KR101666078B1 - 이미지 유사성을 이용한 이미지 센싱 장치 및 방법 - Google Patents

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Abstract

이미지 센서에 있어서, 이미지를 센싱하는 장치 및 방법을 개시한다.
본 실시예의 일 측면에 의하면, 임의의 픽셀의 신호 레벨을 센싱함에 있어, 기 센싱한 기준 픽셀의 신호레벨을 이용하여 기준 픽셀과 임의의 픽셀의 신호 레벨의 차이를 파악함으로써 임의의 픽셀의 신호 레벨을 센싱하는 장치 및 방법을 제공는 데 주된 목적이 있다.

Description

이미지 유사성을 이용한 이미지 센싱 장치 및 방법{Method And Apparatus For Sensing Image Using Image Similarity}
본 실시예는 이미지 센서에 있어서, 이미지 유사성을 이용한 이미지를 센싱하는 장치 및 방법에 관한 것이다.
이 부분에 기술된 내용은 단순히 본 실시예에 대한 배경 정보를 제공할 뿐 종래기술을 구성하는 것은 아니다.
휴대용 카메라 등의 수요 증가에 따라 가장 주목을 받고 있는 것 중의 하나가 CMOS(Complementary Metal Oxide Semiconductor) 이미지센서이다.
도 1은 CMOS 이미지 센서를 개략적으로 도시한 도면이다.
도 1을 참조하면, CMOS 이미지센서는 하나의 포토 다이오드(Photo Diode)와 4개의 트랜지스터들로 구성된 단위 픽셀(Pixel)이 매트릭스 형태로 복수 개 배열된 픽셀어레이(110), 픽셀어레이(110)를 로(Row)단위로 구동하기 위한 로디코더(Row Decoder; 120), 각 칼럼(Column) 당 하나씩 구비되어 상관 이중 샘플링(Correlated Double Sampling; CDS) 동작 및 아날로그 디지털컨버터 동작을 수행하기 위한 리드아웃부(140), 디지털 변환된 픽셀 신호를 저장하기 위한 레지스터부(150) 및 레지스터부(140)에 저장되어 있는 디지털 코드를 외부 장치로 전송하는 컬럼 스캐너(160)를 구비한다.
도 2는 CMOS 이미지 센서에서 픽셀어레이를 개략적으로 도시한 도면이다.
도 3은 CMOS 이미지 센서에서 단위 픽셀로부터 수신되는 신호를 센싱하기 위한 회로 구성을 도시한 도면이다.
도 3에 도시된 바와 같이, 단위 픽셀(310)은 포토 다이오드(PD), 트랜스퍼 트랜지스터(TRt1), 리셋 트랜지스터(TRr1), 드라이버 트랜지스터(TRd1) 및 센싱 트랜지스터(TRs1)를 포함한다. 도 1에는 단위 픽셀(310)만이 컬럼 아날로그 버스(320)에 축적된 전하 등을 전달하는 것으로 도시되어 있으나, 이것은 편의상 단위 픽셀만이 도시된 것이고, 픽셀이 복수 열 및 복수 행으로 배치된 픽셀어레이 내에서 동일한 열에 배치된 복수의 픽셀들은 하나의 컬럼 아날로그 버스를 이용하여 전하를 전달한다.
이러나 이러한 기술에 따르면 임의의 픽셀에 입사되는 광의 크기 및 임의의 픽셀의 주변에 위치한 픽셀에 입사되는 광의 크기는 큰 차이를 갖지 않는 것이 대부분이다. 그런데도 불구하고 각각의 픽셀마다 신호 레벨을 일일이 센싱하기 때문에, 상관 이중 샘플링 동작 및 아날로그 디지털컨버터 동작의 반복이 일어난다. 픽셀어레이 내에 포함된 픽셀의 수가 적은 경우라면 이러한 동작의 반복에 의한 센싱의 지연이 크지 않을 수 있다. 그러나 최근 디스플레이 기술의 발전으로 인해 픽셀어레이가 HD(High Definition) 또는 그 이상이 되면서 무시하지 못할 수준의 센싱의 지연이 일어날 우려가 있다.
본 발명의 실시예들은, 임의의 픽셀의 신호 레벨을 센싱함에 있어, 기 센싱한 픽셀의 신호레벨을 이용하여 기 센싱한 픽셀의 신호레벨과 임의의 픽셀의 신호 레벨의 차이를 파악함으로써 임의의 픽셀의 신호 레벨을 센싱하는 장치 및 방법을 제공하는 데 주된 목적이 있다.
본 실시예의 일 측면에 의하면, 디지털 코드인 디지털 신호데이터를 저장하거나 외부로 출력하는 N비트 제어로직부(N은 자연수), 상기 디지털 신호데이터의 기 설정된 M(M은 자연수)개의 상위비트 및 (N-M)개의 하위비트를 아날로그로 변환하여 DAC 신호데이터를 출력하는 N비트 DAC(Digital to Analog Converter), 여기서 상기 N비트 DAC는 기 설정된 K(K는 자연수)개의 윈도윙비트를 추가로 포함함, 및 상기 DAC 신호데이터와 외부에서 입력된 입력신호데이터의 크기를 비교하고 비교결과를 출력하는 비교부, 여기서 상기 비교부는 (i) 상기 디지털 신호데이터의 기 설정된 M개의 상위비트 중 적어도 하나의 비트와 (ii) 상기 기 설정된 K개의 윈도윙비트 중 적어도 하나의 비트를 비교함, 를 포함하되, 상기 N비트 제어로직부는 상기 비교부의 비교결과에 따라 상기 디지털 신호데이터를 변경하는 것을 특징으로 하는 SAR(Successive Approximation Resister) 아날로그 디지털컨버터를 제공한다.
본 실시예의 다른 일 측면에 의하면, 디지털 코드인 디지털 신호데이터를 저장하거나 외부로 출력하는 N비트 제어로직부(N은 자연수), 상기 디지털 신호데이터를 아날로그로 변환하여 DAC 신호데이터를 출력하고 N개의 캐패시터가 구비된 N비트 DAC(Digital to Analog Converter), 여기서 상기 N개의 캐패시터는 기 설정된 M(M은 자연수)개의 상위 캐패시터 및 (N-M)개의 하위 캐패시터를 포함하고, 상기 N비트 DAC는 기 설정된 K(K는 자연수)개의 윈도윙 캐패시터를 추가로 포함함, 및 상기 DAC 신호데이터와 외부에서 입력된 입력신호데이터의 크기를 비교하고 비교결과를 출력하는 비교부, 여기서 상기 비교부는 (i) 상기 기 설정된 M개의 상위 캐패시터 중 적어도 하나의 캐패시터와 (ii) 상기 기 설정된 K개의 윈도윙 캐패시터 중 적어도 하나의 캐패시터를 비교함, 를 포함하되, 상기 제어로직부는 상기 비교부의 비교결과에 따라 상기 디지털 신호데이터를 변경하는 것을 특징으로 하는 SAR(Successive Approximation Resister) 아날로그 디지털컨버터를 제공한다.
본 실시예의 다른 일 측면에 의하면, 외부로부터 입력되는 빛에 따라 아날로그 신호데이터를 출력하는 픽셀을 복수행 및 복수열의 2차원으로 배열한 픽셀부, 상기 픽셀부에서 대상픽셀과 기준픽셀을 선택하는 로직부, 상기 대상픽셀의 신호데이터를 상관 이중 샘플링하는 CDS(Correlate Double Sampling)부, 상기 CDS부로부터 상관 이중 샘플링된 아날로그 신호데이터를 디지털 신호데이터로 변환하는 아날로그 디지털컨버터, 및 상기 디지털 신호데이터 중 기 설정된 상위비트를 저장하는 메모리부를 포함하되, 상기 아날로그 디지털컨버터는, 디지털 코드인 디지털 신호데이터를 저장하거나 외부로 출력하는 N비트 제어로직부(N은 자연수), 상기 디지털 신호데이터의 기 설정된 M(M은 자연수)개의 상위비트 및 (N-M)개의 하위비트를 아날로그로 변환하여 DAC 신호데이터를 출력하는 N비트 DAC(Digital to Analog Converter), 여기서 상기 N비트 DAC는 기 설정된 K(K는 자연수)개의 윈도윙비트를 추가로 포함함, 및 상기 DAC 신호데이터와 외부에서 입력된 입력신호데이터의 크기를 비교하고 비교결과를 출력하는 비교부, 여기서 상기 비교부는 (i) 상기 기 설정된 M개의 상위비트 중 적어도 하나의 비트와 (ii) 상기 기 설정된 K개의 윈도윙비트 중 적어도 하나의 비트를 비교함, 를 포함하되, 상기 N비트 제어로직부는 상기 비교부의 비교결과에 따라 상기 디지털 신호데이터를 변경하는 것을 특징으로 하는 SAR(Successive Approximation Resister) 아날로그 디지털컨버터를 포함하는 것을 특징으로 하는 CMOS 이미지 센서를 제공한다.
본 실시예의 다른 일 측면에 의하면, CMOS 이미지 센서가 이미지를 센싱하는 방법에 있어서, 적어도 하나 이상의 픽셀을 구비하는 픽셀부에서 외부로부터 입력되는 빛에 따라 아날로그 신호데이터를 출력하는 과정, 상기 아날로그 신호데이터를 상관 이중 샘플링(Correlate Double Sampling, CDS)하는 과정, 상기 아날로그 신호데이터를 디지털 신호데이터로 변환하는 과정, 및 상기 디지털 신호데이터 중 기 설정된 M(M은 자연수)개의 상위비트를 저장하는 과정을 포함하며, 상기 아날로그 신호데이터를 디지털 신호데이터로 변환하는 과정은, 상기 디지털 신호데이터를 저장하거나 외부로 출력하는 과정, 상기 디지털 신호데이터의 기 설정된 M개의 상위비트 및 (N-M)개의 하위비트를 아날로그로 변환하여 DAC 신호데이터를 출력하는 과정, 여기서 상기 디지털 신호데이터는 기 설정된 K(K는 자연수)개의 윈도윙비트를 추가로 포함함, 상기 기 설정된 M개의 상위비트 중 적어도 하나의 비트와 상기 기 설정된 K개의 윈도윙비트 중 적어도 하나의 비트를 비교하는 과정, 상기 DAC 신호데이터와 외부에서 입력된 입력신호데이터의 크기를 비교하고 비교결과를 출력하는 과정, 및 상기 비교결과에 따라 상기 디지털 신호데이터를 변경하는 과정을 포함하는 것을 특징으로 하는 이미지 센싱 방법을 제공한다.
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이상에서 설명한 바와 같이 본 발명의 실시예들에 의하면, 근접한 픽셀의 기 센싱한 신호 레벨을 이용하여 각각의 픽셀의 신호 레벨을 파악하기 때문에, 각각의 픽셀마다 신호 레벨을 일일이 센싱하지 아니하여 그로 인한 상관 이중 샘플링 동작 및 아날로그 디지털컨버터 동작의 반복을 줄일 수 있다. 따라서 이미지 센서는 센싱의 지연을 줄이고 저전력과 고효율로 상관 이중 샘플링 동작 및 아날로그 디지털컨버터 동작하는 효과가 있다. 특히, 픽셀어레이가 HD(High Definition) 또는 그 이상인 경우 그러한 효과가 더욱 두드러진다.
도 1은 CMOS 이미지 센서를 개략적으로 도시한 도면이다.
도 2는 CMOS 이미지 센서에서 픽셀어레이를 개략적으로 도시한 도면이다.
도 3은 CMOS 이미지 센서에서 단위 픽셀로부터 수신되는 신호를 센싱하는 회로 구성을 도시한 도면이다.
도 4는 본 발명의 일 실시예에 따른 CMOS 이미지 센서에서 리드아웃부의 회로 구성을 도시한 블럭도이다.
도 5는 본 발명의 일 실시예에 따른 아날로그 디지털컨버터의 회로 구성을 도시한 블럭도이다.
도 6은 본 발명의 일 실시예에 따른 아날로그 디지털컨버터의 회로 구성을 나타내는 회로도이다.
도 7의 (a) 내지 도 11의 (a)은 본 발명의 일 실시예에 따른 아날로그 디지털컨버터의 비트연산을 설명하기 위한 타이밍 다이어그램이다.
도 7의 (b) 내지 도 11의 (b)은 본 발명의 일 실시예에 따른 아날로그 디지털컨버터의 비트연산을 설명하기 위한 간략한 표이다.
도 12는 본 발명의 다른 실시예에 따른 CMOS 이미지 센서에서 리드아웃부의 회로 구성을 도시한 블럭도이다.
도 13은 본 발명의 또 다른 실시예에 따른 이미지 센싱 방법을 설명하는 절차 흐름도이다.
이하, 본 발명의 일부 실시예 들을 예시적인 도면을 통해 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등이 한정되지 않는다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 '포함', '구비'한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 또한, 명세서에 기재된 '…부', '모듈' 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어나 소프트웨어 또는 하드웨어 및 소프트웨어의 결합으로 구현될 수 있다.
첨부된 도면과 함께 이하에 개시될 상세한 설명은 본 발명의 예시적인 실시형태를 설명하고자 하는 것이며, 본 발명이 실시될 수 있는 유일한 실시형태를 나타내고자 하는 것이 아니다.
도 1은 CMOS 이미지 센서를 개략적으로 도시한 도면이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 CMOS 이미지 센서는 픽셀어레이(110), 로디코더(120), 로직부(130), 리드아웃부(140), 레지스터부(150) 및 컬럼 스캐너(160)를 포함한다.
픽셀어레이(110)는 복수의 픽셀들을 구비한다. 픽셀은 빛이 입사하면 입사하는 빛의 크기에 따라 전하를 출력하는 소자로서, 픽셀어레이(110)는 이러한 픽셀이 2차원적으로 복수의 행과 열이 배치된 구성을 갖는다.
로디코더(120)는 픽셀어레이(110)에서 전하를 출력할 픽셀의 행을 선택하는 역할을 한다. 픽셀어레이(110)의 각각의 행에 존재하는 픽셀에 인가되는 신호를 제어하여 선택된 행에 존재하는 일부 또는 모든 픽셀에서 리드아웃부(140)로 전하를 전달한다.
로직부(130)는 로디코더(120)에 의해 선택된 행에 존재하는 일부 또는 모든 픽셀에서 리드아웃부(140)로 전하를 전달하여 리드아웃부(140)가 전달받은 전하를 토대로 각각의 픽셀의 신호레벨을 판독한 경우, 로디코더는 다음 행을 선택할 필요가 있다. 로직부(130)는 로디코더(120)와 리드아웃부(140)를 연결하며, 리드아웃부(140)가 판독을 완료한 경우 로디코더(120)가 다음 행을 선택하도록 제어하는 역할을 한다.
리드아웃부(140)는 픽셀어레이(110)의 각각의 행 또는 열에 존재하는 픽셀로부터 전하를 수신하는 경우, 수신한 전하를 토대로 각각의 픽셀의 신호레벨을 판독하여 디지털 코드로 변환하는 역할을 한다. 구체적인 구성 및 동작은 다른 도면을 참조하여 후술하기로 한다.
레지스터부(150)는 리드아웃부가 신호레벨 변환한 디지털 코드를 저장하는 역할을 한다.
컬럼 스캐너(160)는 컴퓨터, 이미지 처리 장치 등 외부 장치로부터 디지털 코드의 요청이 있는 경우, 레지스터부에 저장되어 있는 디지털 코드를 외부 장치로 전송하는 역할을 한다.
도 2는 CMOS 이미지 센서에서 픽셀어레이를 개략적으로 도시한 도면이다.
대상픽셀은 리드아웃부(140)가 신호레벨을 판독할 각각의 픽셀을 의미하고, 기준픽셀은 리드아웃부(140)가 대상픽셀의 신호레벨을 판독할 때 축적된 신호전압이 얼마나 차이가 나는지 그 기준이 되는 픽셀을 의미한다.
도 2를 참조하면, 픽셀어레이에 복수의 행이 존재하는 경우, 신호레벨을 판독하고자 하는 대상픽셀과 동일한 열에 위치하며, 이전 행에 위치하는 픽셀을 기준픽셀로 정한다. 정해진 기준픽셀에 축적된 신호전압을 기준으로 대상픽셀에 축적된 신호전압은 얼마나 차이가 나는지 차이를 확인한다. 즉, 대상픽셀에 축적된 신호전압을 독립적으로 파악하는 것이 아니라, 기 파악한 기준픽셀에 축적된 신호전압을 기준으로 대상픽셀에 축적된 신호전압은 그로부터 얼마나 변화하였는지 차이값을 파악한다. 예를 들어, 행 1에 위치한 픽셀 각각에 축적된 신호전압을 파악한 경우, 행 2에 위치한 픽셀은 동일한 열에 위치한 행 1의 픽셀을 기준픽셀로 정하여, 각각의 기준픽셀에 축적된 신호전압을 기준으로 얼마나 차이가 있는지 차이값을 파악한다. 이렇게 파악한 차이값으로부터 행 2에 위치한 픽셀에 축적된 신호전압을 파악한다. 행 3에 위치한 픽셀에 축적된 신호전압도 마찬가지이다. 행 2에 위치하는 픽셀을 기준픽셀로 정하여, 전술한 방법으로 파악한 행 2에 위치하는 픽셀에 축적된 신호전압을 기준으로 차이값을 파악한다.
유사한 방식으로, 픽셀어레이에 복수의 열이 존재하는 경우, 신호레벨을 판독하고자 하는 대상픽셀과 동일한 행에 위치하며, 이전 열에 위치하는 픽셀을 기준픽셀로 정한다. 도 3a를 참조하여 전술한 바와 마찬가지로, 기준픽셀에 축적된 신호전압을 기준으로 대상픽셀에 축적된 신호전압은 그로부터 얼마나 변화하였는지 차이값을 파악한다.
도 2를 참조하면, 행 1에 위치하는 각각의 픽셀은 픽셀에 축적된 신호전압을 파악하며, 행 2부터는 각각의 행의 이전 행에 위치하는 기준픽셀에 축적된 신호전압을 기준으로 그와의 차이값을 파악한다.
도 2를 참조하면, 열 1에 위치하는 각각의 픽셀은 픽셀에 축적된 신호전압을 파악하며, 열 2부터는 각각의 열의 이전 열에 위치하는 기준픽셀에 축적된 신호전압을 기준으로 그와의 차이값을 파악한다.
로직부(130)는 기준픽셀을 대상픽셀이 픽셀어레이(210)의 a(자연수, 2≤a≤M)번째 행에 위치한 경우 a-1번째 행에 위치하는 픽셀, 대상픽셀이 픽셀어레이의 b(자연수, 2≤a≤N)번째 열에 위치한 경우 b-1번째 열에 위치하는 픽셀, 또는 대상픽셀의 행 또는 열과 무관하게 기 설정된 행 또는 열에 위치하는 픽셀 중 하나로 설정할 수 있다.
도 2를 참조하면, 픽셀어레이를 복수의 행을 포함하는 복수의 구획(Segment)로 나눈 후, 각각의 구획 내에 기 설정된 행에 위치하는 픽셀을 기준픽셀로 설정한다. 이때, 기 설정된 행은 각각의 구획의 첫 번째 행으로 설정될 수 있다. 이후, 대상픽셀에 축적된 신호전압은 대상픽셀이 포함된 구획 내의 기준픽셀에 축적된 신호전압을 기준으로 그와의 차이값을 파악한다.
도 2를 참조하면, 픽셀어레이를 복수의 열을 포함하는 복수의 구획(Segment)로 나눈 후, 각각의 구획 내에 기 설정된 열에 위치하는 픽셀을 기준픽셀로 설정한다. 이때, 기 설정된 열은 각각의 구획의 첫 번째 열로 설정될 수 있다. 이후, 대상픽셀에 축적된 신호전압은 대상픽셀이 포함된 구획 내의 기준픽셀에 축적된 신호전압을 기준으로 그와의 차이값을 파악한다.
로직부(130)는 픽셀어레이(110)가 상기 픽셀어레이의 기 설정된 개수의 행 또는 열이 포함되는 복수의 구획으로 구분된 경우, 기준픽셀을 각각의 구획 내에서 설정할 수 있다.
도 3은 CMOS 이미지 센서에서 단위 픽셀로부터 수신되는 신호를 센싱하는 회로 구성을 도시한 도면이다.
도 3에 도시된 바와 같이, 단위 픽셀(310)은 포토 다이오드(PD), 트랜스퍼 트랜지스터(TRt1), 리셋 트랜지스터(TRr1), 드라이버 트랜지스터(TRd1) 및 센싱 트랜지스터(TRs1)를 포함한다. 도 3에는 단위 픽셀(310)만이 컬럼 아날로그 버스(320)에 축적된 전하 등을 전달하는 것으로 도시되어 있으나, 이것은 편의상 단위 픽셀만이 도시된 것이고, 픽셀이 복수 열 및 복수 행으로 배치된 픽셀어레이 내에서 동일한 열에 배치된 복수의 픽셀들은 하나의 컬럼 아날로그 버스를 이용하여 전하를 전달한다.
트랜스퍼 신호(Tx)가 'LOW'인 경우 포토 다이오드는 입사되는 광의 크기에 따라 전하를 축적한다. 트랜스퍼 트랜지스터(TRt1)는 'HIGH' 레벨의 트랜스퍼 신호(Tx)에 의해 포토 다이오드에 축적된 전하를 플로팅 영역(Floating Diffusion; FD)으로 이동하도록 제어한다.
리셋 신호(Rx)가 'LOW'으로 변화한 후 컬럼 아날로그 버스(Column Analogue Bus; 320)에는 플로팅 영역의 오프셋(Offset) 값이 실리게 되어 리드아웃부(Readout)(330)에 저장된다.
리셋 트랜지스터(TRr1)는 'HIGH' 레벨의 리셋 신호(Rx)에 의해 플로팅 영역의 전하를 제거한다. 트랜스퍼 신호(Tx)가 잠시 'LOW'에서 'HIGH'로 다시 'LOW'로 변경되면서 포토 다이오드(PD)의 전하들은 플로팅 영역(FD)으로 넘어와 저장된다. 이렇게 저장된 전하들은 다시 컬럼 아날로그 버스(320)에 실리게 되어 리드아웃부(330)는 오프셋 값과 포토 다이오드(PD)의 신호 값의 차이를 계산함으로써 신호 레벨을 센싱하게 된다. 즉, 드라이버 트랜지스터(TRd1)는 앞서 플로팅 영역(FD)의 전하량에 의하여 바이어스되어 컬럼 아날로그 버스(320)로 축적된 전하량의 크기를 증폭하여 신호를 인가하고, 센싱 트랜지스터(TRs1)는 'HIGH' 레벨의 센싱 신호(Sx)에 의해 플로팅 영역(FD)의 전하량을 컬럼 아날로그 버스(320)에 인가하도록 선택하는 방식으로 이미지를 센싱하는 것이다.
도 4는 본 발명의 일 실시예에 따른 CMOS 이미지 센서에서 리드아웃부(140)의 회로 구성을 도시한 블럭도이다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 리드아웃부(140)는 CDS부(Correlated Double Sampling, 상관 이중 샘플링, 410), 아날로그 디지털컨버터(420), 메모리부(430) 및 DAC(Digital to Analog Converter, 디지털 아날로그 변환기, 440)를 포함한다.
CDS부(410)는 픽셀의 오프셋을 수신한 후 픽셀에 저장된 신호를 수신하여 오프셋이 제거된 신호를 생성하는 역할을 한다. 단순히 픽셀에 저장된 신호만을 수신한다면, 각각의 픽셀 내에 존재하는 픽셀 고유의 오프셋 값이 포함되기 때문에, 동일한 빛이 복수의 픽셀에 조사되더라도 각각의 픽셀마다 출력하는 신호의 값은 달라지게 된다. 이러한 문제를 방지하기 위하여 각각의 픽셀로부터 오프셋만을 수신한 후, 픽셀에 저장된 신호를 수신하는 경우 신호와 오프셋의 차이를 구함으로써 신호에 포함된 오프셋을 제거한다.
아날로그 디지털컨버터(420)는 생성한 대상픽셀의 오프셋이 제거된 신호데이터와 메모리부로부터 DAC로부터 수신한 기준 신호데이터와의 차이값을 기초로 하여 디지털 코드로 된 출력 데이터로 변환하는 역할을 한다.
기준 신호데이터는 기준픽셀로부터 오프셋을 제외한 신호데이터를 의미한다.
이때 기준픽셀은 이전 행 또는 이전 열에 위치하는 픽셀일 수 있고, 동일한 구획 내에 존재하는 기 설정된 행 또는 열에 위치하는 픽셀일 수 있다.
아날로그 기준 신호데이터는 기준픽셀의 오프셋을 제외한 아날로그 신호데이터일 수 있다. 또는 아날로그 기준 신호데이터는 기준픽셀의 오프셋을 제외한 신호데이터의 디지털 코드 중 기 설정된 상위비트의 아날로그 신호일 수 있다.
이미지 센서는 근접한 픽셀 간 신호데이터의 유사성을 이용하여, 대상픽셀의 오프셋이 제거된 신호데이터와 기준 신호데이터와의 차이값을 기초로 하기 때문에 그 차이값이 작을 경우 디지털 코드로 변환하는 동작의 횟수를 줄일 수 있다. 따라서 대상픽셀의 신호를 파악하기 위한 시간이 단축되는 효과가 있다.
아날로그 디지털컨버터(420)에서 변환된 신호데이터는 디지털 코드로 구성되어 메모리부(430)에 저장되는 데이터를 의미한다. 신호데이터는 디지털 코드로 표현되어 있으므로 비트간 연산이 가능하고 비트 중 일부를 비트 연산에 이용할 수 있다.
메모리부(430)는 아날로그 디지털컨버터(420)로부터 디지털 코드로 표현된 신호데이터를 수신하여 저장하는 역할을 한다. 또는 신호데이터의 디지털 코드 중 기 설정된 상위비트를 저장할 수 있다.
여기서 상위비트는 디지털코드의 1개 또는 2개 이상의 비트로 설정할 수 있다.
DAC(440)는 메모리부로부터 기준픽셀의 오프셋을 제거한 신호를 수신하여 아날로그 신호로 변환한 후, 아날로그 디지털컨버터(420)로 전송하는 역할을 한다. DAC(440)는 메모리부로부터 수신한 기준픽셀의 오프셋을 제거한 신호가 디지털 코드로 되어 있으며 아날로그 디지털컨버터(420)는 아날로그 신호를 입력받기 때문에 메모리부로부터 수신한 디지털 코드를 아날로그 신호로 변환한다.
도 5는 본 발명의 일 실시예에 따른 아날로그 디지털컨버터의 회로 구성을 도시한 블럭도이다.
본 발명의 일 실시예에 따른 아날로그 디지털컨버터는 비교기(510), N비트 DAC(Digital to Analog Converter, 520) 및 N비트 제어로직부(530)를 포함한다.
SAR(Successive Approximation Resister) 아날로그 디지털컨버터는 바이너리 서치를 통하여 연속된 아날로그 데이터를 이산된 디지털 표현으로 변환하는 아날로그 디지털컨버터다.
비교부(510)는 N비트 DAC(520)로부터 출력된 신호데이터(VDAC)와 외부에서 입력된 신호데이터(VIN)의 크기를 비교하고 비교결과를 출력한다. 비교기(510)는 각각의 신호데이터 중 기 설정된 상위비트를 제외한 하위비트를 비교할 수 있다.
N비트 DAC(520)는 디지털 코드 형태의 신호데이터를 아날로그로 변환하여 출력한다.
N비트 제어로직부(530)는 N비트 DAC의 신호데이터를 저장하거나 외부로 출력한다. N비트 제어로직부(530)는 비교부의 결과가 기 설정된 범위 내인 경우, 비교부가 각각의 신호데이터 중 기 설정된 상위비트를 제외한 하위비트를 비교하도록 하고, 비교부의 결과가 기 설정된 범위 내가 아닌 경우 각각의 신호데이터를 비교한다.
VIN은 아날로그 디지털컨버터의 비교부에 입력되는 전압을 의미한다.
VDAC는 아날로그 디지털컨버터의 비교부(510)에 입력되고 VIN가 비교되는 전압이다. 디지털 코드를 생성하는 과정에서 아날로그로 비교가 이루어지므로 디지털에서 아날로그로 변환된 전압이다.
VREF는 N비트 DAC의 기준전압이다.
도 6은 본 발명의 일 실시예에 따른 아날로그 디지털컨버터의 연결 관계를 나타내는 회로도이다. 도 7의 (a)는 본 발명의 일 실시예에 따른 아날로그 디지털컨버터의 비트연산을 설명하기 위한 타이밍 다이어그램이다.
아날로그 디지털컨버터는 복수개의 캐패시터와 스위치로 이루어져 있다. 복수개의 캐피시터의 각각의 용량은 같거나 다를 수 있다. N비트의 디지털 코드로 변환하기 위해 N개의 비교 구간이 요구된다.
이하, 각각의 캐패시터와 스위치의 동작을 설명한다.
VIN은 아날로그 디지털컨버터에 입력되는 전압을 의미한다.
VREFP는 VREF의 비반전 전압이고 VREFN는 VREF의 반전 전압이다. 신호값은 VREFN에서 VREFP사이에서 변화한다.
VCM는 공통모드(Common Mode) 전압이다. VCM은 VREFP와 VREFN의 중간값이다.
일반적으로 첫번째 캐패시터(610)는 디지털 로직 하이(High)를 의미하는 1로 세팅된다. 즉 스위치는 VREFP에 연결된다. VDAC는 VREF/2를 의미한다. 비교부(680)는 VIN과 VDAC를 비교하고 VIN이 VDAC보다 큰 경우 1로 세팅되고 스위치는 VREFP에 연결된다, VIN이 VDAC보다 작은 경우 0으로 세팅되고 스위치는 VREFN에 연결된다.
두번째 캐패시터(620)는 1로 세팅된다. 즉 스위치는 VREFP에 연결된다. 캐패시터(610)가 1인 경우 VDAC는 VREF/2+VREF/4를 의미하고 캐패시터(610)가 0인 경우 VDAC는 VREF/4를 의미한다. 비교부(680)는 VIN과 VDAC를 비교하고 VIN이 VDAC보다 큰 경우 1로 세팅되고 스위치는 VREFP에 연결된다, VIN이 VDAC보다 작은 경우 0으로 세팅되고 스위치는 VREFN에 연결된다.
이하 같은 동작을 반복하여 나머지 캐패시터에 해당하는 하위비트의 디지털 코드를 생성하게 된다.
도 6의 (a)를 참조하면, 처음 동작하기 전에 복수개의 캐패시터의 위단자와 아래단자를 VCM으로 연결하여 리셋을 하고 복수개의 캐패시터의 위단자는 VCM에서 분리된다. 이 상태에서 복수개의 캐패시터의 아래단자는 VCM에 연결되어있다.
복수개의 캐패시터의 위단자는 VCM전압으로 나타나 있기 때문에 스위칭 동작이 없이 바로 비교기로 -단자에는 신호값이 입력되고 +단자에는 VCM값이 입력되어 비교를 합니다. 따라서 이를 통해 N비트 DAC에서 최상위비트를 판독하는 캐패시터가 필요없어지는 효과가 있다.
신호값과 VCM을 비교한 비교결과에 따라서 다음 동작시 N비트 DAC의 상위비트 를 VCM에서 VREFP 또는 VREFN 에 연결할 것을 결정하게 됩니다.
이렇게 VCM을 베이스로 동작하여 나머지 캐패시터에 해당하는 하위비트의 디지털 코드를 생성하게 된다.
대상픽셀의 신호데이터를 아날로그에서 디지털로 변환하는 과정에서 근접한 픽셀의 신호데이터와의 차이값을 이용한다. 즉 이미지의 유사성을 이용한다.
신호데이터의 디지털 코드 중 상위비트를 이용하여 하위비트만 비교할 것인지, 아니면 디지털 코드 전체를 비교할 것인지 판단하기 위한 알고리즘이 필요하다. 근접한 픽셀의 신호데이터를 이용하는 것보다 이용하지 않는 것이 유리할 수도 있기 때문이다. 따라서 대상픽셀의 신호데이터가 기준 신호데이터로부터 일정 범위 내에 있는 지 여부를 판단하는데 이를 윈도윙(Windowing) 알고리즘 또는 레인지(Range) 알고리즘이라 한다.
신호데이터가 기 설정된 범위 내에 있는 경우에 근접한 픽셀의 신호데이터와의 차이값을 이용하고, 기 설정된 범위에서 벗어나 있는 경우에 해당 픽셀의 신호데이터를 그대로 아날로그에서 디지털로 변환한다. 근접한 픽셀의 신호데이터와의 차이값은 디지털 코드로 표현된 기준데이터를 이용하므로 기 설정된 상위비트를 이용할 수 있다.
따라서, 복수개의 캐패시터와 관련하여 기 설정된 상위비트 및 기 설정된 범위를 적용할 수 있다. 캐패시터의 개수와 관련하여 기 설정된 상위비트는 1개 또는 2개 이상이 될 수 있고, 기 설정된 범위는 1개 또는 2개 이상이 될 수 있다.
예를 들어, 5비트 SAR 아날로그 디지털컨버터에 대해 설명한다. 설명을 위한 것일 뿐 5비트에 한정하는 것이 아니다.
도 6의 (b)와 도 7을 참조하면, D4는 최상위비트로 5번째 비트로 24를 의미한다. D3은 4번째 비트로 23를 의미한다. D2는 3번째 비트로 22를 의미한다. DR1은 기 설정된 일정 범위로서 윈도윙 범위를 의미한다. DR2는 기 설정된 일정 범위로 윈도윙 범위에 리던던시가 추가될 수 있다. D1은 2번째 비트로 21를 의미한다. D0은 1번째 비트로 20를 의미한다.
여기서 기 설정된 범위, 즉 윈도윙 범위는 N비트 범위 내에서 다양하게 선택할 수 있다. 예에서는 DR1과 DR2를 윈도윙 범위로 보고 D2와 같은 3번째 비트로 22를 의미하도록 한다.
기 설정된 상위비트는 N비트 범위 내에서 다양하게 선택할 수 있다. 예에서는 D4과 D3으로 설정하도록 한다.
기 설정된 범위 내에서 상위비트를 이용할 것인지 판단하는 부분은 상위비트의 적어도 하나(D2) 및 윈도윙비트(DR1, DR2)의 적어도 하나가 사용될 수 있다.
윈도윙비트 DR1을 구하는 구간에서 D2과 DR1의 값이 다르면 기 설정된 범위 내에 있는 것을 의미하고 DR2는 구할 필요가 없다. N비트 제어로직부는 D1을 구하는 구간으로 바로 가도록 한다. 반면에 D2과 DR1의 값이 같으면 윈도윙비트 DR2를 구하게 된다. 윈도윙비트를 구하는 과정에서 사용된 윈도윙비트는 최종 디지털 코드 생성시 사용될 수 있다. 예컨대, 기 설정된 윙도윙비트 DR1, DR2을 상위비트인 D2에 더할 필요가 있다. DR1이 1인 경우 1을 더하고, DR1이 0인 경우 1을 빼서 범위 판단에 따른 D2값을 맞추도록 한다.
DR2을 구하는 구간에서 DR1과 DR2의 값이 다르면 기 설정된 범위 내에 있는 것을 의미하고 다음 윙도윙비트를 구할 필요가 없다. N비트 제어로직부는 D1을 구하는 구간으로 바로 가도록 한다. DR2을 구하는 구간에서 DR1과 DR2의 값이 같으면 기 설정된 범위 내가 아닌 것을 의미한다. 즉, D2, DR1, 및 DR2의 값이 같으면 기 설정된 범위 내가 아닌 것을 의미하고 D1이하 하위비트만을 구할 필요가 없다. N비트 제어로직부는 기 설정된 상위비트인 D4과 D3를 이용하지 아니하고 입력된 신호데이터의 아날로그 디지털 변환을 하도록 한다.
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근접한 픽셀의 신호데이터, 이전 픽셀의 신호데이터, 기준 신호데이터 또는 이전값은 4라고 할 때 기 설정된 상위비트에 해당하는 D4D3은 00이다.
대상픽셀의 신호데이터 또는 대상픽셀의 오프셋을 제외한 신호데이터 또는 VIN은 10.5라고 하고, 윈도윙은 DR1과 DR2 2번 하도록 설정한다.
D2을 구하는 구간(710)에서 DAC의 입력은 0010000이고 VDAC는 4이다. 비교부는 VIN과 VDAC를 비교하고 VIN(10.5)이 VDAC(4)보다 크므로 DAC의 D2는 1이 된다. 두 번째 캐패시터(620)는 VREFP에 연결된다.
DR1을 구하는 구간(720)에서 DAC의 입력은 0011000이고 VDAC는 8이다. 비교부는 VIN과 VDAC를 비교하고 VIN(10.5)이 VDAC(8)보다 크므로 DAC의 DR1은 1이 된다. 세 번째 캐패시터(630)는 VREFP에 연결된다.
DR2을 구하는 구간(730)에서 DAC의 입력은 0011100이고 VDAC는 12이다. 비교부는 VIN과 VDAC를 비교하고 VIN(10.5)이 VDAC(12)보다 작으므로 DAC의 DR2은 0이 된다. 네 번째 캐패시터(640)는 VREFN에 연결된다.
D1을 구하는 구간(740)에서 DAC의 입력은 0011010이고 VDAC는 10이다. 비교부는 VIN과 VDAC를 비교하고 VIN(10.5)이 VDAC(10)보다 크므로 DAC의 D1은 1이 된다. 다섯 번째 캐패시터(650)는 VREFP에 연결된다.
D0을 구하는 구간에서 DAC의 입력은 0011011이고 VDAC는 11이다. 비교부는 VIN과 VDAC를 비교하고 VIN(10.5)이 VDAC(11)보다 작으므로 DAC의 D0은 0이 된다. 여섯 번째 캐패시터(660)는 VREFN에 연결된다.
도 7의 (b)는 본 발명의 일 실시예에 따른 아날로그 디지털컨버터의 비트연산을 설명하기 위한 간략한 표이다.
도 7의 (b)를 참조하면, D4D3(00000)과 DR1(100)을 더하고 D2D1D0(110)를 더한다. 최종 아날로그 디지털컨버터의 출력은 01010이 된다.
도 8의 (a)는 본 발명의 일 실시예에 따른 아날로그 디지털컨버터의 비트연산을 설명하기 위한 타이밍 다이어그램이다.
도 8의 (a)는 도 7의 (a)와 동일한 원리가 적용되므로, 수치만 달리하여 설명한다. VIN은 14.5이고 이전값은 12이고 기 설정된 상위비트에 해당하는 D4D3은 01이다.
D2을 구하는 구간(810)에서 DAC의 입력은 0110000이고 VDAC는 12이다. 비교부는 VIN과 VDAC를 비교하고 VIN(14.5)로 VDAC(12)보다 크므로 DAC의 D2은 1이 된다.
DR1을 구하는 구간(820)에서 DAC의 입력은 0111000이고 VDAC는 16이다. 비교부는 VIN과 VDAC를 비교하고 VIN(14.5)이 VDAC(16)보다 작으므로 DAC의 DR1은 0이 된다.
DR2을 구하는 구간(830)에서는 D2과 DR의 값이 다르므로 기 설정된 범위 내에 있는 것을 의미하고 DAC의 DR2는 구할 필요가 없다. N비트 제어로직부는 D1을 구하는 구간으로 바로 가도록 한다.
D1을 구하는 구간(840)에서 DAC의 입력은 0110X10이고 VDAC는 14이다. 비교부는 VIN과 VDAC를 비교하고 VIN(14.5)이 VDAC(14)보다 크므로 DAC의 D1은 1이 된다.
D0을 구하는 구간(850)에서 DAC의 입력은 0110X11이고 VDAC는 15이다. 비교부는 VIN과 VDAC를 비교하고 VIN(14.5)이 VDAC(15)보다 작으므로 DAC의 D0은 0이 된다.
도 8의 (b)는 본 발명의 일 실시예에 따른 아날로그 디지털컨버터의 비트연산을 설명하기 위한 간략한 표이다.
도 8의 (b)를 참조하면, D4D3(01000)과 D2D1D0(110)를 더한다. 최종 아날로그 디지털컨버터의 출력은 01110이 된다.
도 9의 (a)는 본 발명의 일 실시예에 따른 아날로그 디지털컨버터의 비트연산을 설명하기 위한 타이밍 다이어그램이다.
도 9의 (a)는 도 7의 (a)와 동일한 원리가 적용되므로, 수치만 달리하여 설명한다. VIN은 10.5이고 이전값은 12이고 기 설정된 상위비트에 해당하는 D4D3은 01이다.
D2을 구하는 구간(910)에서 DAC의 입력은 0110000이고 VDAC는 12이다. 비교부는 VIN과 VDAC를 비교하고 VIN(10.5)로 VDAC(12)보다 작으므로 DAC의 D2은 0이 된다.
DR1을 구하는 구간(920)에서 DAC의 입력은 0101000이고 VDAC는 8이다. 비교부는 VIN과 VDAC를 비교하고 VIN(10.5)이 VDAC(8)보다 크므로 DAC의 DR1은 1이 된다.
DR2을 구하는 구간(930)에서는 D2과 DR의 값이 다르므로 기 설정된 범위 내에 있는 것을 의미하고 DAC의 DR2는 구할 필요가 없다. N비트 제어로직부는 D1을 구하는 구간으로 바로 가도록 한다.
D1을 구하는 구간(940)에서 DAC의 입력은 0101X10이고 VDAC는 10이다. 비교부는 VIN과 VDAC를 비교하고 VIN(10.5)이 VDAC(10)보다 크므로 DAC의 D1은 1이 된다.
D0을 구하는 구간(950)에서 DAC의 입력은 0100X11이고 VDAC는 11이다. 비교부는 VIN과 VDAC를 비교하고 VIN(10.5)이 VDAC(11)보다 작으므로 DAC의 D0은 0이 된다.
도 9의 (b)는 본 발명의 일 실시예에 따른 아날로그 디지털컨버터의 비트연산을 설명하기 위한 간략한 표이다.
도 9의 (b)를 참조하면, D4D3(01000)과 D2D1D0(010)를 더한다. 최종 아날로그 디지털컨버터의 출력은 01010이 된다.
도 10의 (a)는 본 발명의 일 실시예에 따른 아날로그 디지털컨버터의 비트연산을 설명하기 위한 타이밍 다이어그램이다.
도 10의 (a)는 도 7의 (a)와 동일한 원리가 적용되므로, 수치만 달리하여 설명한다. VIN은 6.5이고 이전값은 12이고 기 설정된 상위비트에 해당하는 D4D3은 01이다.
D2을 구하는 구간(1010)에서 DAC의 입력은 0110000이고 VDAC는 12이다. 비교부는 VIN과 VDAC를 비교하고 VIN(6.5)로 VDAC(12)보다 작으므로 DAC의 D2은 0이 된다.
DR1을 구하는 구간(1020)에서 DAC의 입력은 0101000이고 VDAC는 8이다. 비교부는 VIN과 VDAC를 비교하고 VIN(6.5)이 VDAC(8)보다 작으므로 DAC의 DR1은 0이 된다.
DR2을 구하는 구간(1030)에서 DAC의 입력은 0100100이고 VDAC는 4이다. 비교부는 VIN과 VDAC를 비교하고 VIN(6.5)이 VDAC(4)보다 작으므로 DAC의 DR2은 1이 된다.
D1을 구하는 구간(1040)에서 DAC의 입력은 0100110이고 VDAC는 6이다. 비교부는 VIN과 VDAC를 비교하고 VIN(6.5)이 VDAC(6)보다 크므로 DAC의 D1은 1이 된다.
D0을 구하는 구간(1050)에서 DAC의 입력은 0100111이고 VDAC는 7이다. 비교부는 VIN과 VDAC를 비교하고 VIN(6.5)이 VDAC(7)보다 작으므로 DAC의 D0은 0이 된다. 도 10의 (b)는 본 발명의 일 실시예에 따른 아날로그 디지털컨버터의 비트연산을 설명하기 위한 간략한 표이다.
도 10의 (b)를 참조하면, D4D3(01000)과 DR1(100)을 빼고 D2D1D0(010)를 더한다. 최종 아날로그 디지털컨버터의 출력은 00110이 된다.
도 11의 (a)는 본 발명의 일 실시예에 따른 아날로그 디지털컨버터의 비트연산을 설명하기 위한 타이밍 다이어그램이다.
도 11의 (a)은 도 7의 (a)와 동일한 원리가 적용되므로, 수치만 달리하여 설명한다. VIN은 16.5이고 이전값은 12이고 기 설정된 상위비트에 해당하는 D4D3은 01이다.
D2을 구하는 구간(1110)에서 DAC의 입력은 0110000이고 VDAC는 12이다. 비교부는 VIN과 VDAC를 비교하고 VIN(16.5)이 VDAC(12)보다 크므로 DAC의 D2은 1이 된다.
DR1을 구하는 구간(1120)에서 DAC의 입력은 0111000이고 VDAC는 16이다. 비교부는 VIN과 VDAC를 비교하고 VIN(16.5)이 VDAC(16)보다 크므로 DAC의 DR1은 1이 된다.
DR2을 구하는 구간(1130)에서 DAC의 입력은 0111100이고 VDAC는 20이다. 비교부는 VIN과 VDAC를 비교하고 VIN(16.5)이 VDAC(20)보다 작으므로 DAC의 DR2은 0이 된다.
D1을 구하는 구간(1140)에서 DAC의 입력은 0111010이고 VDAC는 18이다. 비교부는 VIN과 VDAC를 비교하고 VIN(16.5)이 VDAC(18)보다 작으므로 DAC의 D1은 0이 된다.
D0을 구하는 구간(1150)에서 DAC의 입력은 0111011이고 VDAC는 17이다. 비교부는 VIN과 VDAC를 비교하고 VIN(16.5)이 VDAC(17)보다 작으므로 DAC의 D0은 0이 된다.
도 11의 (b)는 본 발명의 일 실시예에 따른 아날로그 디지털컨버터의 비트연산을 설명하기 위한 간략한 표이다.
도 11의 (b)를 참조하면, D4D3(01000)과 DR1(100)과 D2D1D0(100)를 더한다. 최종 아날로그 디지털컨버터의 출력은 10000이 된다.
도 12는 본 발명의 다른 실시예에 따른 CMOS 이미지 센서에서 리드아웃부의 회로 구성을 도시한 블럭도이다.
도 12를 참조하면, 본 발명의 다른 실시예에 따른 리드아웃부(140)는 CDS부(1210), 아날로그 디지털컨버터(1220), 메모리부(1230) 및 DAC(1240)를 포함한다.
CDS부(1210)는 픽셀의 오프셋을 수신한 후 픽셀에 저장된 신호를 수신하여 오프셋이 제거된 신호를 생성하는 역할을 한다. 단순히 픽셀에 저장된 신호만을 수신한다면, 각각의 픽셀 내에 존재하는 픽셀 고유의 오프셋 값이 포함되기 때문에, 동일한 빛이 복수의 픽셀에 조사되더라도 각각의 픽셀마다 출력하는 신호의 값은 달라지게 된다. 이러한 문제를 방지하기 위하여 각각의 픽셀로부터 오프셋만을 수신한 후, 픽셀에 저장된 신호를 수신하는 경우 신호와 오프셋의 차이를 구함으로써 신호에 포함된 오프셋을 제거한다.
CDS부(1210)는 생성한 대상픽셀의 오프셋이 제거된 신호데이터와 DAC로부터 수신한 기준 신호데이터와의 차이값을 기초로 하여 오프셋이 제거된 신호를 생성한다.
기준 신호데이터는 기준픽셀로부터 오프셋을 제외한 신호데이터를 의미한다.
이때 기준픽셀은 이전 행 또는 이전 열에 위치하는 픽셀일 수 있고, 동일한 구획 내에 존재하는 기 설정된 행 또는 열에 위치하는 픽셀일 수 있다.
아날로그 기준 신호데이터는 기준픽셀의 오프셋을 제외한 아날로그 신호데이터일 수 있다. 또는 아날로그 기준 신호데이터는 기준픽셀의 오프셋을 제외한 신호데이터의 디지털 코드 중 기 설정된 상위비트의 아날로그 신호일 수 있다.
대상픽셀의 오프셋이 제거된 신호데이터와 기준 신호데이터와의 차이값을 기초로 하기 때문에 그 차이값이 작을 경우 디지털 코드로 변환하는 동작의 횟수를 줄일 수 있다. 따라서 대상픽셀의 신호를 파악하기 위한 시간이 단축되는 효과가 있다. 이는 근접한 픽셀 간 신호데이터의 유사성을 이용하는 것이다.
아날로그 디지털컨버터(1220)는 아날로그 신호데이터를 디지털 코드로 변환하는 역할을 한다.
아날로그 디지털컨버터(1220)에 변환된 신호데이터는 디지털 코드로 되어있고 메모리부(1230)에 저장하게 되는 데이터를 의미한다. 출력 데이터는 디지털 코드로 되어 있으므로 비트간 연산이 가능하고 상위비트를 이용할 수 있다.
메모리부(1230)는 아날로그 디지털컨버터로부터 디지털 코드로 된 출력 데이터를 수신하여 기준 신호데이터로 저장하는 역할을 한다. 또는 디지털 코드로 된 신호데이터의 기 설정된 상위비트를 저장할 수 있다. DAC(1240)을 거쳐 CDS부(1210)에서 대상픽셀의 신호데이터와의 차이값의 기초가 되는 기준데이터를 저장한다.
DAC(1240)는 메모리부로부터 기준픽셀의 오프셋을 제거한 신호를 수신하여 아날로그 신호로 변환한 후, CDS부(1210)로 전송하는 역할을 한다.
DAC(1240)는 메모리부로부터 수신한 기준픽셀의 오프셋을 제거한 신호가 디지털 코드로 되어 있으며 CDS부(1210)는 아날로그 신호를 입력받기 때문에 메모리부로부터 수신한 디지털 코드를 아날로그 신호로 변환한다.
도 13은 본 발명의 또 다른 실시예에 따른 이미지 센싱 방법을 설명하는 절차 흐름도이다.
도 13을 참조하면, 적어도 하나 이상의 픽셀을 구비하는 픽셀부에서 외부로부터 입력되는 빛에 따라 아날로그 신호데이터를 출력한다(S1310). 이때 출력되는 아날로그 신호데이터는 CDS부로부터 오프셋이 제거된 아날로그 신호일 수 있다.
아날로그 신호데이터가 기 설정된 범위 내인지 여부 판단한다(S1320). 신호데이터의 디지털 코드 중 상위비트를 이용하여 하위비트만 비교할 것인지, 아니면 디지털 코드 전체를 비교할 것인지 판단하기 위한 알고리즘이 필요하다. 근접한 픽셀의 신호데이터를 이용하는 것보다 이용하지 않는 것이 유리할 수도 있기 때문이다.
아날로그 신호데이터가 기 설정된 범위 내인 경우에 기 설정된 상위비트를 제외한 하위비트를 이용하여 디지털 신호데이터로 변환한다(S1330).근접한 픽셀의 신호데이터와의 차이값을 이용하는 것이다. 근접한 픽셀의 신호데이터와의 차이값은 디지털 코드로 표현된 기준데이터를 이용하므로 기 설정된 상위비트를 이용할 수 있다. 기 설정된 상위비트는 저장된 디지털 신호데이터일 수 있다.
기 설정된 범위에서 벗어나 있는 경우에 아날로그 신호데이터를 디지털 신호데이터로 변환한다(S1340). 대상픽셀의 신호데이터를 그대로 아날로그에서 디지털로 변환한다.
디지털 신호데이터 중 기 설정된 상위비트를 저장한다(S1350).
도 13에서는 과정 S1310 내지 과정 S1350을 순차적으로 실행하는 것으로 기재하고 있으나, 이는 본 발명의 일 실시예의 기술 사상을 예시적으로 설명한 것에 불과한 것이다. 다시 말해, 본 발명의 일 실시예가 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 일 실시예의 본질적인 특성에서 벗어나지 않는 범위에서 도 13에 기재된 순서를 변경하여 실행하거나 과정 S1310 내지 과정 S1350 중 하나 이상의 과정을 병렬적으로 실행하는 것으로 다양하게 수정 및 변형하여 적용 가능할 것이므로, 도 13은 시계열적인 순서로 한정되는 것은 아니다.
한편, 도 13에 도시된 흐름도의 각 구간은 컴퓨터로 읽을 수 있는 기록매체에 컴퓨터가 읽을 수 있는 코드로서 구현하는 것이 가능하다. 컴퓨터가 읽을 수 있는 기록매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록장치를 포함한다. 즉, 컴퓨터가 읽을 수 있는 기록매체는 마그네틱 저장매체(예를 들면, 롬, 플로피 디스크, 하드디스크 등), 광학적 판독 매체(예를 들면, 시디롬, 디브이디 등) 및 캐리어 웨이브(예를 들면, 인터넷을 통한 전송)와 같은 저장매체를 포함한다. 또한 컴퓨터가 읽을 수 있는 기록매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어 분산방식으로 컴퓨터가 읽을 수 있는 코드가 저장되고 실행될 수 있다.
이상의 설명은 본 실시예의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 실시예가 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 실시예들은 본 실시예의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 실시예의 기술 사상의 범위가 한정되는 것은 아니다. 본 실시예의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 실시예의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
110, 210: 픽셀어레이 120: 로디코더
130: 로직부 140, 330: 리드아웃부
150: 레지스터부 160: 컬럼 스캐너
310: 픽셀 320: 컬럼 어드레스 버스
410, 1210: CDS부 420, 1220: 아날로그 디지털컨버터
430, 1230: 메모리부 440,1240: DAC
510, 680: 비교부 520: N비트 DAC
530: N비트 제어로직부

Claims (18)

  1. 디지털 코드인 디지털 신호데이터를 저장하거나 외부로 출력하는 N비트 제어로직부(N은 자연수);
    상기 디지털 신호데이터의 기 설정된 M(M은 자연수)개의 상위비트 및 (N-M)개의 하위비트를 아날로그로 변환하여 DAC 신호데이터를 출력하는 N비트 DAC(Digital to Analog Converter), 여기서 상기 N비트 DAC는 기 설정된 K(K는 자연수)개의 윈도윙비트를 추가로 포함함; 및
    상기 DAC 신호데이터와 외부에서 입력된 입력신호데이터의 크기를 비교하고 비교결과를 출력하는 비교부, 여기서 상기 비교부는 (i) 상기 디지털 신호데이터의 기 설정된 M개의 상위비트 중 적어도 하나의 비트와 (ii) 상기 기 설정된 K개의 윈도윙비트 중 적어도 하나의 비트를 비교함, 를 포함하되,
    상기 N비트 제어로직부는 상기 비교부의 비교결과에 따라 상기 디지털 신호데이터를 변경하는 것을 특징으로 하는 SAR(Successive Approximation Resister) 아날로그 디지털컨버터.
  2. 제 1 항에 있어서,
    상기 비교부는 (i) 상기 기 설정된 M개의 상위비트 중 적어도 하나의 비트값 및 (ii) 상기 기 설정된 K개의 윈도윙비트 중 적어도 하나의 비트값이 상이하면, 상기 DAC 신호데이터 및 상기 입력신호데이터의 기 설정된 M개의 상위비트를 제외한 (N-M)개의 하위비트를 비교하는 것을 특징으로 하는 SAR(Successive Approximation Resister) 아날로그 디지털컨버터.
  3. 제 1 항에 있어서,
    상기 비교부는 (i) 상기 기 설정된 M개의 상위 비트 중 적어도 하나의 비트값 및 (ii) 상기 기 설정된 K개의 윈도윙 비트 중 적어도 하나의 비트값이 동일하면, 상기 기 설정된 K개의 윈도윙 비트 중 두 개의 비트를 비교하고,
    상기 기 설정된 K개의 윈도윙 비트 중 두 개의 비트값이 상이하면, 상기 DAC 신호데이터 및 상기 입력신호데이터의 기 설정된 M개의 상위비트를 제외한 (N-M)개의 하위비트를 비교하는 것을 특징으로 하는 SAR(Successive Approximation Resister) 아날로그 디지털컨버터.
  4. 디지털 코드인 디지털 신호데이터를 저장하거나 외부로 출력하는 N비트 제어로직부(N은 자연수);
    상기 디지털 신호데이터를 아날로그로 변환하여 DAC 신호데이터를 출력하고 N개의 캐패시터가 구비된 N비트 DAC(Digital to Analog Converter), 여기서 상기 N개의 캐패시터는 기 설정된 M(M은 자연수)개의 상위 캐패시터 및 (N-M)개의 하위 캐패시터를 포함하고, 상기 N비트 DAC는 기 설정된 K(K는 자연수)개의 윈도윙 캐패시터를 추가로 포함함; 및
    상기 DAC 신호데이터와 외부에서 입력된 입력신호데이터의 크기를 비교하고 비교결과를 출력하는 비교부, 여기서 상기 비교부는 (i) 상기 기 설정된 M개의 상위 캐패시터 중 적어도 하나의 캐패시터와 (ii) 상기 기 설정된 K개의 윈도윙 캐패시터 중 적어도 하나의 캐패시터를 비교함, 를 포함하되,
    상기 제어로직부는 상기 비교부의 비교결과에 따라 상기 디지털 신호데이터를 변경하는 것을 특징으로 하는 SAR(Successive Approximation Resister) 아날로그 디지털컨버터.
  5. 제 4 항에 있어서,
    상기 비교부는 (i) 상기 기 설정된 M개의 상위 캐패시터 중 적어도 하나의 캐패시터 값 및 (ii) 상기 기 설정된 K개의 윈도윙 캐패시터 중 적어도 하나의 캐패시터 값이 상이하면, 상기 DAC 신호데이터 및 상기 입력신호데이터의 기 설정된 M개의 상위 캐패시터를 제외한 (N-M)개의 하위 캐패시터를 비교하는 것을 특징으로 하는 SAR(Successive Approximation Resister) 아날로그 디지털컨버터.
  6. 제 4 항에 있어서,
    상기 비교부는 (i) 상기 기 설정된 M개의 상위 캐패시터 중 적어도 하나의 캐패시터 값 및 (ii) 상기 기 설정된 K개의 윈도윙 캐패시터 중 적어도 하나의 캐패시터 값이 동일하면, 상기 기 설정된 K개의 윈도윙 캐패시터 중 두 개의 캐패시터를 비교하고,
    상기 기 설정된 K개의 윈도윙 캐패시터 중 두 개의 캐패시터 값이 상이하면, 상기 DAC 신호데이터 및 상기 입력신호데이터의 기 설정된 M개의 상위 캐패시터를 제외한 (N-M)개의 하위 캐패시터를 비교하는 것을 특징으로 하는 SAR(Successive Approximation Resister) 아날로그 디지털컨버터.
  7. 외부로부터 입력되는 빛에 따라 아날로그 신호데이터를 출력하는 픽셀을 복수행 및 복수열의 2차원으로 배열한 픽셀부;
    상기 픽셀부에서 대상픽셀과 기준픽셀을 선택하는 로직부;
    상기 대상픽셀의 신호데이터를 상관 이중 샘플링하는 CDS(Correlate Double Sampling)부;
    상기 CDS부로부터 상관 이중 샘플링된 아날로그 신호데이터를 디지털 신호데이터로 변환하는 아날로그 디지털컨버터; 및
    상기 디지털 신호데이터 중 기 설정된 상위비트를 저장하는 메모리부를 포함하되,
    상기 아날로그 디지털컨버터는,
    디지털 코드인 디지털 신호데이터를 저장하거나 외부로 출력하는 N비트 제어로직부(N은 자연수);
    상기 디지털 신호데이터의 기 설정된 M(M은 자연수)개의 상위비트 및 (N-M)개의 하위비트를 아날로그로 변환하여 DAC 신호데이터를 출력하는 N비트 DAC(Digital to Analog Converter), 여기서 상기 N비트 DAC는 기 설정된 K(K는 자연수)개의 윈도윙비트를 추가로 포함함; 및
    상기 DAC 신호데이터와 외부에서 입력된 입력신호데이터의 크기를 비교하고 비교결과를 출력하는 비교부, 여기서 상기 비교부는 (i) 상기 기 설정된 M개의 상위비트 중 적어도 하나의 비트와 (ii) 상기 기 설정된 K개의 윈도윙비트 중 적어도 하나의 비트를 비교함, 를 포함하되,
    상기 N비트 제어로직부는 상기 비교부의 비교결과에 따라 상기 디지털 신호데이터를 변경하는 것을 특징으로 하는 SAR(Successive Approximation Resister) 아날로그 디지털컨버터
    를 포함하는 것을 특징으로 하는 CMOS 이미지 센서.
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  16. CMOS 이미지 센서가 이미지를 센싱하는 방법에 있어서,
    적어도 하나 이상의 픽셀을 구비하는 픽셀부에서 외부로부터 입력되는 빛에 따라 아날로그 신호데이터를 출력하는 과정;
    상기 아날로그 신호데이터를 상관 이중 샘플링(Correlate Double Sampling, CDS)하는 과정;
    상기 아날로그 신호데이터를 디지털 신호데이터로 변환하는 과정; 및
    상기 디지털 신호데이터 중 기 설정된 M(M은 자연수)개의 상위비트를 저장하는 과정을 포함하며,
    상기 아날로그 신호데이터를 디지털 신호데이터로 변환하는 과정은,
    상기 디지털 신호데이터를 저장하거나 외부로 출력하는 과정;
    상기 디지털 신호데이터의 기 설정된 M개의 상위비트 및 (N-M)개의 하위비트를 아날로그로 변환하여 DAC 신호데이터를 출력하는 과정, 여기서 상기 디지털 신호데이터는 기 설정된 K(K는 자연수)개의 윈도윙비트를 추가로 포함함;
    상기 기 설정된 M개의 상위비트 중 적어도 하나의 비트와 상기 기 설정된 K개의 윈도윙비트 중 적어도 하나의 비트를 비교하는 과정;
    상기 DAC 신호데이터와 외부에서 입력된 입력신호데이터의 크기를 비교하고 비교결과를 출력하는 과정; 및
    상기 비교결과에 따라 상기 디지털 신호데이터를 변경하는 과정을 포함하는 것을 특징으로 하는 이미지 센싱 방법.
  17. 제 16 항에 있어서,
    (i) 상기 기 설정된 M개의 상위비트 중 적어도 하나의 비트값 및 (ii) 상기 기 설정된 K개의 윈도윙비트 중 적어도 하나의 비트값이 상이하면, 상기 DAC 신호데이터 및 상기 입력신호데이터의 기 설정된 M개의 상위비트를 제외한 (N-M)개의 하위비트를 비교하는 것을 특징으로 하는 이미지 센싱 방법.
  18. 제 16 항에 있어서,
    (i) 상기 기 설정된 M개의 상위 비트 중 적어도 하나의 비트값 및 (ii) 상기 기 설정된 K개의 윈도윙 비트 중 적어도 하나의 비트값이 동일하면, 상기 기 설정된 K개의 윈도윙 비트 중 두 개의 비트를 비교하고,
    상기 기 설정된 K개의 윈도윙 비트 중 두 개의 비트값이 상이하면, 상기 DAC 신호데이터 및 상기 입력신호데이터의 기 설정된 M개의 상위비트를 제외한 (N-M)개의 하위비트를 비교하는 것을 특징으로 하는 이미지 센싱 방법.
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