KR20200112039A

KR20200112039A - 이미지 센싱 장치

Info

Publication number: KR20200112039A
Application number: KR1020190031884A
Authority: KR
Inventors: 김현준
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2019-03-20
Filing date: 2019-03-20
Publication date: 2020-10-05
Also published as: CN111726551A; CN111726551B; US20200304744A1; US11317048B2; DE102019218679A1

Abstract

본 발명의 일실시예는 이미지 센싱 장치에 관한 것으로, 픽셀신호를 샘플링하고 샘플링된 픽셀신호를 제1 노드로 출력하기 위한 제1 샘플링회로; 램프신호를 샘플링하고 샘플링된 램프신호를 제2 노드로 출력하기 위한 제2 샘플링회로; 상기 제1 노드와 상기 제2 노드에 접속되고, 신호변환구간 동안 상기 샘플링된 픽셀신호와 상기 샘플링된 램프신호에 기초하여 상기 픽셀신호에 대응하는 디지털신호를 생성하기 위한 신호처리회로; 및 상기 제2 노드에 접속되고, 이전 디지털신호에 포함된 복수의 비트 중 적어도 하나의 이전 상위 비트에 기초하여 현재 샘플링된 램프신호의 시작 레벨을 결정하기 위한 결정회로를 포함하는 이미지 센싱 장치를 제공한다.

Description

이미지 센싱 장치{IMAGE SENSING DEVICE}

본 발명은 반도체 설계 기술에 관한 것으로, 더욱 상세하게는 이미지 센싱 장치에 관한 것이다.

이미지 센싱 장치는 빛에 반응하는 반도체의 성질을 이용하여 이미지를 캡쳐(capture)하는 소자이다. 이미지 센싱 장치는 크게 CCD(Charge Coupled Device)를 이용한 이미지 센싱 장치와, CMOS(Complementary Metal Oxide Semiconductor)를 이용한 이미지 센싱 장치로 구분될 수 있다. 최근에는 아날로그 및 디지털 제어회로를 하나의 집적회로(IC) 위에 직접 구현할 수 있는 장점으로 인하여 CMOS를 이용한 이미지 센싱 장치가 많이 이용되고 있다.

본 발명의 실시예는 픽셀신호를 디지털신호로 변환(즉, analog to digital conversion; ADC)할 때 속도 및 전력 측면에서 개선된 이미지 센싱 장치 및 그의 동작 방법을 제공한다.

본 발명의 일 측면에 따르면, 이미지 센싱 장치는 픽셀신호를 샘플링하고 샘플링된 픽셀신호를 제1 노드로 출력하기 위한 제1 샘플링회로; 램프신호를 샘플링하고 샘플링된 램프신호를 제2 노드로 출력하기 위한 제2 샘플링회로; 상기 제1 노드와 상기 제2 노드에 접속되고, 신호변환구간 동안 상기 샘플링된 픽셀신호와 상기 샘플링된 램프신호에 기초하여 상기 픽셀신호에 대응하는 디지털신호를 생성하기 위한 신호처리회로; 및 상기 제2 노드에 접속되고, 이전 디지털신호에 포함된 복수의 비트 중 적어도 하나의 이전 상위 비트에 기초하여 현재 샘플링된 램프신호의 시작 레벨을 결정하기 위한 결정회로를 포함할 수 있다.

상기 결정회로는 코오스(coarse) 구간 동안 상기 현재 샘플링된 램프신호의 시작 레벨을 결정할 수 있고, 상기 램프신호는 상기 코오스 구간 이후의 파인(fine) 구간 동안 램핑할 수 있다.

상기 결정회로는 상기 이전 디지털신호의 상위 비트에 대응하는 제1 전압 레벨을 상기 제2 노드에 반영하기 위한 제1 DAC(digital to analog converter)를 포함할 수 있다.

상기 이미지 센싱 장치는, 상기 제2 노드에 접속되고, 상기 샘플링된 픽셀신호의 전압 레벨을 기준으로 상기 현재 샘플링된 램프신호의 시작 레벨의 유효성을 검사하기 위한 검사회로; 및 상기 제2 노드에 접속되고, 상기 검사회로의 검사결과에 기초하여 상기 현재 샘플링된 램프신호의 시작 레벨을 조절하기 위한 쉬프팅회로를 더 포함할 수 있다.

상기 쉬프팅회로는 상기 현재 샘플링된 램프신호의 시작 레벨을 코오스(coarse) 단위로 조절할 수 있고, 상기 램프신호는 상기 코오스 단위에 대응하는 전압 범위에서 파인(fine) 단위로 램핑할 수 있다.

상기 검사회로는 상기 유효성을 검사하기 위해 기설정된 제2 전압 레벨을 상기 제2 노드에 반영하기 위한 제2 DAC를 포함할 수 있고, 상기 쉬프팅회로는 상기 현재 샘플링된 램프신호의 시작 레벨을 조절하기 위해 기설정된 제3 전압 레벨을 상기 제2 노드에 반영하기 위한 제3 DAC를 포함할 수 있다.

상기 제2 전압 레벨과 상기 제3 전압 레벨은 동일할 수 있다.

상기 이미지 센싱 장치는, 상기 제2 노드에 접속되고, 상기 샘플링된 픽셀신호의 전압 레벨을 기준으로 상기 현재 샘플링된 램프신호의 시작 레벨의 유효성을 검사하기 위한 검사회로; 및 상기 제1 노드에 접속되고, 상기 검사회로의 검사결과에 기초하여 현재 샘플링된 픽셀신호의 전압 레벨을 조절하기 위한 쉬프팅회로를 더 포함할 수 있다.

상기 쉬프팅회로는 상기 현재 샘플링된 픽셀신호의 전압 레벨을 코오스(coarse) 단위로 조절할 수 있고, 상기 램프신호는 상기 코오스 단위에 대응하는 전압 범위에서 파인(fine) 단위로 램핑할 수 있다.

상기 검사회로는 상기 유효성을 검사하기 위해 기설정된 제2 전압 레벨을 상기 제2 노드에 반영하기 위한 제2 DAC를 포함할 수 있고, 상기 쉬프팅회로는 상기 현재 샘플링된 픽셀신호의 전압 레벨을 조절하기 위해 기설정된 제3 전압 레벨을 상기 제1 노드에 반영하기 위한 제3 DAC를 포함할 수 있다.

상기 제2 전압 레벨과 상기 제3 전압 레벨은 동일할 수 있다.

상기 신호처리회로는, 상기 샘플링된 픽셀신호와 상기 샘플링된 램프신호를 비교하고 그 비교결과에 대응하는 비교신호를 생성하기 위한 비교회로; 상기 신호변환구간 중 코오스(coarse) 구간 동안 상기 비교신호에 기초하여 제1 및 제2 코오스 제어신호를 생성하고, 상기 신호변환구간 중 파인(fine) 구간 동안 상기 비교신호에 기초하여 파인 제어신호를 생성하기 위한 제어회로; 상기 제1 코오스 제어신호에 기초하여 상기 이전 상위 비트를 상기 결정회로에게 출력하고, 상기 제2 코오스 제어신호에 기초하여 상기 이전 상위 비트에 단위 상위 비트를 반영함으로써 상기 이전 상위 비트를 현재 상위 비트로서 업데이트하기 위한 상위 비트 생성회로; 상기 제2 코오스 제어신호에 기초하여 상기 단위 상위 비트를 생성하기 위한 카운트 비트 생성회로; 및 상기 파인 제어신호에 기초하여 상기 디지털신호에 포함된 상기 복수의 비트 중 나머지 하위 비트를 생성하기 위한 하위 비트 생성회로를 포함할 수 있다.

본 발명의 다른 측면에 따르면, 이미지 센싱 장치의 동작 방법은, 신호변환구간 중 코오스(coarse) 구간 동안 이전 디지털신호에 포함된 이전 상위 비트에 기초하여 현재 램프신호의 시작 레벨을 결정하는 단계; 상기 신호변환 구간 중 파인(fine) 구간 동안, 상기 시작 레벨로부터 기설정된 타겟 레벨까지 램핑하는 상기 현재 램프신호와 입사광에 대응하는 전압 레벨을 가지는 현재 픽셀신호에 기초하여 현재 하위 비트를 생성하는 단계; 및 상기 현재 하위 비트와 상기 이전 상위 비트에 기초하여 상기 현재 픽셀신호에 대응하는 현재 디지털신호를 생성하는 단계를 포함할 수 있다.

상기 현재 램프신호의 시작 레벨을 결정하는 단계는 상기 이전 상위 비트에 대응하는 제1 전압 레벨을 상기 현재 램프신호의 생성 노드에 반영할 수 있다.

이미지 센싱 장치의 동작 방법은, 상기 상기 코오스 구간 동안, 상기 현재 램프신호의 시작 레벨의 유효성을 검사하는 단계; 상기 코오스 구간 동안, 상기 유효성을 검사하는 단계의 검사결과에 기초하여 상기 현재 램프신호의 시작 레벨을 조절하는 단계; 및 상기 코오스 구간 동안, 상기 이전 상위 비트에 단위 상위 비트를 반영함으로써 상기 이전 상위 비트를 현재 상위 비트로서 업데이트하는 단계를 더 포함할 수 있다.

상기 현재 램프신호의 시작 레벨은 코오스(coarse) 단위로 조절될 수 있고, 상기 현재 램프신호는 상기 코오스 단위에 대응하는 전압 범위에서 파인(fine) 단위로 램핑할 수 있다.

상기 유효성을 검사하는 단계는 상기 현재 램프신호의 생성 노드에 기설정된 제2 전압 레벨을 반영할 수 있고, 상기 현재 램프신호의 시작 레벨을 조절하는 단계는 상기 현재 램프신호의 생성 노드에 기설정된 제3 전압 레벨을 반영할 수 있다.

상기 제2 전압 레벨과 상기 제3 전압 레벨은 동일할 수 있다.

이미지 센싱 장치의 동작 방법은, 상기 코오스 구간 동안, 상기 현재 램프신호의 시작 레벨의 유효성을 검사하는 단계; 상기 코오스 구간 동안, 상기 유효성을 검사하는 단계의 검사결과에 기초하여 상기 현재 픽셀신호의 전압 레벨을 조절하는 단계; 및 상기 코오스 구간 동안, 상기 이전 상위 비트에 단위 상위 비트를 반영함으로써 상기 이전 상위 비트를 현재 상위 비트로서 업데이트하는 단계를 더 포함할 수 있다.

상기 현재 픽셀신호의 전압 레벨은 코오스(coarse) 단위로 조절될 수 있고, 상기 현재 램프신호는 상기 코오스 단위에 대응하는 전압 범위에서 파인(fine) 단위로 램핑할 수 있다.

상기 유효성을 검사하는 단계는 상기 현재 램프신호의 생성 노드에 기설정된 제2 전압 레벨을 반영할 수 있고, 상기 현재 픽셀신호의 전압 레벨을 조절하는 단계는 상기 현재 픽셀신호의 생성 노드에 기설정된 제3 전압 레벨을 반영할 수 있다.

상기 제2 전압 레벨과 상기 제3 전압 레벨은 동일할 수 있다.

본 발명의 실시예는 픽셀신호를 디지털신호로 변환(즉, analog to digital conversion; ADC)할 때 고속 및 저전력이 가능한 효과가 있다. 특히, 본 발명의 실시예는 고속으로 움직이는 이미지를 촬영할 때 더욱 탁월한 효과를 발휘할 수 있다.

도 1은 본 발명의 제1 실시예에 따른 이미지 센싱 장치의 블록 구성도이다.
도 2는 도 1에 도시된 신호처리회로의 내부 구성도이다.
도 3은 도 1에 도시된 결정회로, 검사회로, 및 쉬프팅회로의 내부 구성도이다.
도 4 내지 도 6은 도 1에 도시된 이미지 센싱 장치의 동작을 설명하기 위한 도면들이다.
도 7은 본 발명의 제2 실시예에 따른 이미지 센싱 장치의 블록 구성도이다.
도 8은 도 7에 도시된 신호처리회로의 내부 구성도이다.
도 9는 도 7에 도시된 결정회로 및 검사회로의 내부 구성도이다.
도 10은 도 7에 도시된 쉬프팅회로의 내부 구성도이다.
도 11 내지 도 13은 도 7에 도시된 이미지 센싱 장치의 동작을 설명하기 위한 도면들이다.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.

그리고 명세서 전체에서, 어떤 부분이 다른 부분과 "접속"되어 있다고 할 때 이는 "직접적으로 접속"되어 있는 경우뿐만 아니라 그 중간에 다른 소자를 사이에 두고 "전기적으로 접속"되어 있는 경우도 포함한다. 또한, 어떤 부분이 어떤 구성요소를 "포함" 또는 "구비"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함하거나 구비할 수 있는 것을 의미한다. 또한, 명세서 전체의 기재에 있어서 일부 구성요소들을 단수형으로 기재하였다고 해서, 본 발명이 그에 국한되는 것은 아니며, 해당 구성요소가 복수 개로 이루어질 수 있음을 알 것이다.

도 1에는 본 발명의 제1 실시예에 따른 이미지 센싱 장치가 블록 구성도로 도시되어 있다.

도 1을 참조하면, 본 발명의 제1 실시예에 따른 이미지 센싱 장치가 블록 구성도로 도시되어 있다.

도 1을 참조하면, 이미지 센싱 장치(100)는 제1 샘플링부(110), 제2 샘플링부(120), 신호처리회로(130), 결정회로(140), 검사회로(150), 및 쉬프팅회로(160)를 포함할 수 있다.

제1 샘플링부(110)는 픽셀신호(VPX)를 샘플링하고 샘플링된 픽셀신호(VPXS)를 제1 노드로 출력할 수 있다. 예컨대, 제1 샘플링부(110)는 커패시터(C1)를 포함할 수 있다. 픽셀신호(VPX)는 입사광에 대응하는 전압 레벨을 가질 수 있다. 픽셀신호(VPX)는 신호변환구간(A/D) 동안 픽셀 어레이(도면에 미도시)로부터 출력될 수 있다.

제2 샘플링부(120)는 램프신호(VRM)를 샘플링하고 샘플링된 램프신호(VRMS)를 제2 노드(NN)로 출력할 수 있다. 예컨대, 제2 샘플링부(120)는 커패시터(C2)를 포함할 수 있다. 램프신호(VRM)는 신호변환구간(A/D) 중 코오스(coarse) 구간(ØM, ØMC, ØMS, …) 이후의 파인(fine) 구간(ØRAMP) 동안만 파인 단위로 램핑하도록 설계될 수 있다.

신호처리회로(130)는 상기 제1 노드와 제2 노드(NN)에 접속될 수 있다. 신호처리회로(130)는 신호변환구간(A/D) 동안 샘플링된 픽셀신호(VPXS)와 샘플링된 램프신호(VRMS)에 기초하여 픽셀신호(VPX)에 대응하는 디지털신호(DPX)를 생성할 수 있다. 신호처리회로(130)는 신호변환구간(A/D) 동안 이전 디지털신호에 포함된 복수의 비트(bit) 중 적어도 하나의 이전 상위 비트(MSBs<1:M>)를 결정회로(140)에게 출력할 수 있다. 상기 이전 디지털신호는 이전 신호변환구간 동안 신호처리회로(130)에 의해 생성된 디지털신호(DPX)일 수 있다. 신호처리회로(130)는 신호변환구간(A/D) 동안 검사 제어신호(CK_CTRL)를 검사회로(150)에게 출력할 수 있다. 신호처리회로(130)는 신호변환구간(A/D) 동안 적어도 하나의 쉬프팅 제어신호(SF_CTRL<1:Z>)를 쉬프팅회로(160)에게 출력할 수 있다.

결정회로(140)는 제2 노드(NN)에 접속될 수 있다. 결정회로(140)는 이전 상위 비트(MSBs<1:M>)에 기초하여 현재 샘플링된 램프신호(VRMS)의 시작 레벨을 결정할 수 있다. 예컨대, 결정회로(140)는 신호변환구간(A/D) 중 초기 코오스 구간(ØM) 동안 현재 샘플링된 램프신호(VRMS)의 시작 레벨을 결정할 수 있다.

검사회로(150)는 제2 노드(NN)에 접속될 수 있다. 검사회로(150)는 검사 제어신호(CK_CTRL)에 기초하여 샘플링된 픽셀신호(VPXS)의 전압 레벨을 기준으로 현재 샘플링된 램프신호(VRMS)의 시작 레벨의 유효성을 검사할 수 있다. 예컨대, 검사회로(150)는 신호변환구간(A/D) 중 제1 후기 코오스 구간(ØMC) 동안 현재 샘플링된 램프신호(VRMS)의 시작 레벨의 유효성을 검사할 수 있다. 상기 유효성은 샘플링된 램프신호(VRMS)의 시작 레벨과 샘플링된 픽셀신호(VPXS)의 전압 레벨 간의 차이가 기설정된 범위 내에 있는지를 확인하는 것이다. 상기 기설정된 범위는 코오스 단위(1MSB)에 대응하는 전압 범위일 수 있다. 예컨대, 만약 결정회로(140)에게 '3 bits'의 이전 상위 비트(MSBs<1:3>)가 입력되도록 설계되었다면, 코오스 단위(1MSB)는 샘플링된 픽셀신호(VPXS)의 허용 전압 범위의 1/8에 대응할 수 있다.

쉬프팅회로(160)는 제2 노드(NN)에 접속될 수 있다. 쉬프팅회로(160)는 쉬프팅 제어신호(SF_CTRL<1:Z>)에 기초하여 현재 샘플링된 램프신호(VRMS)의 시작 레벨을 조절(즉, 쉬프트)할 수 있다. 예컨대, 쉬프팅회로(160)는 신호변환구간(A/D) 중 제2 후기 코오스 구간(ØMS) 동안 검사회로(150)의 검사결과에 따라 현재 샘플링된 램프신호(VRMS)의 시작 레벨을 코오스 단위(1MSB)로 증가시키거나 또는 감소시킬 수 있다.

도 2에는 도 1에 도시된 신호처리회로(130)의 블록 구성도가 도시되어 있다.

도 2를 참조하면, 신호처리회로(130)는 비교회로(131), 제어회로(133), 하위 비트 생성회로(135), 상위 비트 생성회로(137), 및 카운트 비트 생성회로(139)를 포함할 수 있다.

비교회로(131)는 비교 제어신호(CM_CTRL)에 기초하여, 샘플링된 픽셀신호(VPXS)와 샘플링된 램프신호(VRMS)를 비교하고 그 비교결과에 대응하는 비교신호(VC)를 생성할 수 있다. 예컨대, 기본적으로, 비교회로(131)는 신호변환구간(A/D) 중 초기 코오스 구간(ØM) 동안 샘플링된 픽셀신호(VPXS)와 샘플링된 램프신호(VRMS)를 비교하고 그 비교결과에 대응하는 비교신호(VC)를 생성할 수 있고, 신호변환구간(A/D) 중 파인 구간(ØRAMP) 동안 샘플링된 픽셀신호(VPXS)와 샘플링된 램프신호(VRMS)를 비교하고 그 비교결과에 대응하는 비교신호(VC)를 생성할 수 있다. 추가적으로, 비교회로(131)는 신호변환구간(A/D) 중 제1 후기 코오스 구간(ØMC) 동안 샘플링된 픽셀신호(VPXS)와 샘플링된 램프신호(VRMS)를 비교하고 그 비교결과에 대응하는 비교신호(VC)를 생성할 수 있다.

제어회로(133)는 신호변환구간(A/D) 중 코오스 구간(ØM, ØMC, ØMS) 동안 비교신호(VC)에 대응하는 제1 및 제2 코오스 제어신호(CS_CTRL1, CS_CTRL2)를 생성할 수 있고, 신호변환구간(A/D) 중 파인 구간(ØRAMP) 동안 비교신호(VC)에 대응하는 파인 제어신호(FN_CTRL)를 생성할 수 있다. 제어회로(133)는 코오스 구간(ØM, ØMC, ØMS) 중 제1 및 제2 후기 코오스 구간(ØMC, ØMS) 동안 비교신호(VC)에 대응하는 검사 제어신호(CK_CTRL) 및 쉬프팅 제어신호(SF_CTRL<1:Z>)를 생성할 수 있다.

하위 비트 생성회로(135)는 파인 제어신호(FN_CTRL)에 기초하여 디지털신호(DPX)에 포함된 상기 복수의 비트 중 나머지 하위 비트(LSBs)를 생성할 수 있다. 예컨대, 하위 비트 생성회로(135)는 카운터를 포함할 수 있다. 상기 카운터는 신호변환구간(A/D) 중 파인 구간(ØRAMP) 동안 파인 제어신호(FN_CTRL)를 카운팅하고 그 카운팅결과에 대응하는 하위 비트(LSBs)를 생성할 수 있다.

상위 비트 생성회로(137)는 제1 코오스 제어신호(CS_CTRL1)에 기초하여 초기 코오스 구간(ØM) 동안 이전 상위 비트(MSBs<1:M>)를 결정회로(140)에게 출력할 수 있다. 상위 비트 생성회로(137)는 파인 제어신호(FN_CTRL)에 기초하여 파인 구간(ØRAMP) 동안 이전 상위 비트(MSBs<1:M>)에 카운트 비트(CNT)를 반영함으로써 이전 상위 비트(MSBs<1:M>)를 현재 상위 비트(MSBs)로서 업데이트할 수 있다. 예컨대, 상위 비트 생성회로(137)는 래치와 가감산기(adder-subtracter)를 포함할 수 있다. 상기 래치는 이전 상위 비트(MSBs<1:M>)와 현재 상위 비트(MSBs)를 저장할 수 있다. 상기 가감산기는 이전 상위 비트(MSBs<1:M>)와 카운트 비트(CNT)를 더하거나 또는 이전 상위 비트(MSBs<1:M>)에서 카운트 비트(CNT)를 빼줌으로써 현재 상위 비트(MSBs)를 생성할 수 있다.

카운트 비트 생성회로(139)는 제2 코오스 제어신호(CS_CTRL2)에 기초하여 제2 후기 코오스 구간(ØMS) 동안 카운트 비트(CNT)를 생성할 수 있다. 예컨대, 카운트 비트 생성회로(139)는 제2 코오스 제어신호(CS_CTRL2)의 활성화 횟수에 대응하는 카운트 비트(CNT)를 생성할 수 있다. 제2 코오스 제어신호(CS_CTRL2)의 활성화 횟수는 현재 샘플링된 램프신호(VRMS)의 시작 레벨을 조절한 횟수(즉, 쉬프팅한 횟수)를 의미한다. 예컨대, 카운트 비트 생성회로(139)는 카운터를 포함할 수 있다.

도 3에는 도 1에 도시된 결정회로(140), 검사회로(150), 및 쉬프팅회로(160)의 내부 구성도가 도시되어 있다.

도 3을 참조하면, 결정회로(140)는 이전 상위 비트(MSBs<1:M>)에 대응하는 제1 전압 레벨(즉, 상기 시작 레벨)을 제2 노드(NN)에 반영할 수 있다. 예컨대, 결정회로(140)는 제1 DAC(digital to analog converter)를 포함할 수 있다. 상기 제1 DAC는 복수의 디코더(DEC11, DEC12, …, DEC1M), 복수의 스위치 그룹(SG11, SG12, …, SG1M), 및 복수의 커패시터(C11, C12, …, C1M)를 포함할 수 있다. 이하에서는 설명의 편의를 위해 제1 디코더(DEC11), 제1 스위치 그룹(SG11), 및 제1 커패시터(C11)를 대표적으로 설명한다. 제1 디코더(DEC11)는 제1 이전 상위 비트(MSBs<1>)에 기초하여 제1 스위치 그룹(SG11)을 제어할 수 있다. 제1 스위치 그룹(SG11)은 제1 디코더(DEC11)의 제어에 따라 복수의 전압(VDD, VCM, VSS) 중 어느 하나를 제1 커패시터(C11)의 일단으로 제공할 수 있다. 복수의 전압(VDD, VCM, VSS)은 전원전압(VDD), 기준전압(VCM), 및 접지전압(VSS)을 포함할 수 있다. 기준전압(VCM)은 전원전압(VDD)과 접지전압(VSS)의 중간 레벨을 가지는 전압일 수 있다. 제1 커패시터(C11)는 자신의 일단의 전압 레벨의 변화량을 타단(즉, 제2 노드(NN))에 반영할 수 있다.

검사회로(150)는 상기 유효성을 검사하기 위해 기설정된 제2 전압 레벨을 제2 노드(NN)에 반영할 수 있다. 예컨대, 검사회로(150)는 제2 DAC를 포함할 수 있다. 상기 제2 DAC는 적어도 하나의 디코더(DEC21), 적어도 하나의 스위치 그룹(SG21), 및 적어도 하나의 커패시터(C21)를 포함할 수 있다. 디코더(DEC21)는 검사 제어신호(CK_CTRL)에 기초하여 스위치 그룹(SG21)을 제어할 수 있다. 스위치 그룹(SG21)은 디코더(DEC21)의 제어에 따라 복수의 전압(VDD, VCM, VSS) 중 어느 하나를 커패시터(C21)의 일단으로 제공할 수 있다. 커패시터(C21)는 자신의 일단의 전압 레벨의 변화량을 타단(즉, 제2 노드(NN))에 반영할 수 있다. 이와 같이 설계된 경우, 검사회로(150)는 스위치 그룹(SG21)을 통해 기준전압(VCM)에서 전원전압(VDD)으로 공급 전압을 변경함으로써 제2 노드(NN)의 전압 레벨을 상기 제2 전압 레벨만큼 증가시킬 수 있다. 반면, 검사회로(150)는 스위치 그룹(SG21)을 통해 기준전압(VCM)에서 접지전압(VSS)으로 공급 전압을 변경함으로써 제2 노드(NN)의 전압 레벨을 상기 제2 전압 레벨만큼 감소시킬 수 있다.

쉬프팅회로(160)는 현재 샘플링된 램프신호(VRM)의 시작 레벨을 조절하기 위해 기설정된 제3 전압 레벨을 제2 노드(NN)에 반영할 수 있다. 예컨대, 쉬프팅회로(160)는 제3 DAC를 포함할 수 있다. 상기 제3 DAC는 복수의 디코더(DEC31, DEC32, …, DEC3Z), 복수의 스위치 그룹(SG31, SG32, …, SG3Z), 및 복수의 커패시터(C31, C32, …, C3Z)를 포함할 수 있다. 복수의 커패시터(C31, C32, …, C3Z)는 동일한 용량을 가질 수 있다. 복수의 커패시터(C31, C32, …, C3Z) 각각의 용량은 상기 제1 DAC에 포함된 복수의 커패시터(C11, C12, …, C1M) 중 어느 하나의 용량과 동일할 수 있다. 이하에서는 설명의 편의를 위해 제1 디코더(DEC31), 제1 스위치 그룹(SG31), 및 제1 커패시터(C31)를 대표적으로 설명한다. 제1 디코더(DEC31)는 제1 쉬프팅 제어신호(SF_CTRL<1>)에 기초하여 제1 스위치 그룹(SG31)을 제어할 수 있다. 제1 스위치 그룹(SG31)은 제1 디코더(DEC31)의 제어에 따라 복수의 전압(VDD, VCM, VSS) 중 어느 하나를 제1 커패시터(C31)의 일단으로 제공할 수 있다. 제1 커패시터(C31)는 자신의 일단의 전압 레벨의 변화량을 타단(즉, 제2 노드(NN))에 반영할 수 있다.

한편, 결정회로(140)에 포함된 복수의 커패시터(C11, C12, …, C1M)는 동일한 용량(capacitance)을 가지도록 설계될 수도 있고 서로 다른 용량을 가지도록 설계될 수도 있다. 검사회로(150)에 포함된 커패시터(C21)와 쉬프팅회로(160)에 포함된 복수의 커패시터(C31, C32, …, C3Z)는 결정회로(140)에 포함된 복수의 커패시터(C11, C12, …, C1M) 중 어느 하나의 커패시터와 동일한 용량을 가지도록 설계될 수 있다. 예컨대, 상기 어느 하나의 커패시터는 복수의 커패시터(C11, C12, …, C1M) 중 가장 작은 용량을 가질 수 있다.

이하, 상기와 같은 구성을 가지는 본 발명의 실시예에 따른 이미지 센싱 장치(100)의 동작을 도 4 내지 도 6을 참조하여 설명한다.

도 4에는 본 발명의 실시예에 따른 이미지 센싱 장치(100)의 동작 방법을 설명하기 위한 흐름도가 도시되어 있다.

도 4를 참조하면, 신호변환구간(A/D) 중 초기 코오스 구간(ØM) 동안, 결정회로(140)는 이전 상위 비트(MSBs<1:M>)에 기초하여 현재 샘플링된 램프신호(VRMS)의 시작 레벨을 결정할 수 있다(S101).

신호변환구간(A/D) 중 제1 후기 코오스 구간(ØMC) 동안, 검사회로(150)는 현재 샘플링된 램프신호(VRMS)의 시작 레벨의 유효성을 검사할 수 있다(S103).

만약 유효성을 검사한 결과 현재 샘플링된 램프신호(VRMS)의 시작 레벨이 유효하고(S105의 "Yes") 현재 램프신호의 시작 레벨이 조절되지 않았다면(S107의 "No"), 신호변환구간(A/D) 중 파인 구간(ØRAMP) 동안 신호처리회로(130)는 현재 샘플링된 픽셀신호(VPXS)의 현재 하위 비트를 생성하고(S109) 이전 상위 비트(MSBs<1:M>)를 현재 상위 비트(MSBs)로서 생성함(S111)으로써 현재 디지털신호(DPX)를 생성할 수 있다(S113).

만약 유효성을 검사한 결과 현재 샘플링된 램프신호(VRMS)의 시작 레벨이 유효하지 않다면(S105의 "No"), 신호변환구간(A/D) 중 제2 후기 코오스 구간(ØMS) 동안 쉬프팅회로(160)는 현재 샘플링된 램프신호(VRMS)의 시작 레벨을 조절할 수 있다(S115). 그리고, 제2 후기 코오스 구간(ØMS) 동안, 카운트 비트 생성회로(139)는 현재 샘플링된 램프신호(VRMS)의 시작 레벨을 조절한 횟수를 카운트하고 카운트 비트(CNT)를 생성할 수 있다(S117).

신호변환구간(A/D) 중 제1 후기 코오스 구간(ØMC)에 다시 진입하면, 검사회로(150)는 현재 샘플링된 램프신호(VRMS)의 조절된 시작 레벨의 유효성을 다시 검사할 수 있고(S103), 검사 결과에 따라 제107단계(S107) 또는 제115단계(S115)가 실시될 수 있다. 즉, 상기 조절된 시작 레벨이 유효할 때까지 제103단계(S103), 제105단계(S105), 제115단계(S115), 및 제117단계(S117)가 반복적으로 실시될 수 있다. 한편, 유효성을 검사한 결과 현재 샘플링된 램프신호(VRMS)의 시작 레벨이 유효하고(S105의 "Yes") 현재 샘플링된 램프신호(VRMS)의 시작 레벨이 조절되었다면(S107의 "Yes"), 신호변환구간(A/D) 중 파인 구간(ØRAMP) 동안 신호처리회로(130)는 현재 샘플링된 픽셀신호(VPXS)의 현재 하위 비트를 생성하고(S119) 카운트 비트(CNT)를 이전 상위 비트(MSBs<1:M>)에 반영하여 현재 상위 비트(MSBs)를 생성함(S121)으로써 현재 디지털신호(DPX)를 생성할 수 있다(S121).

도 5 및 도 6에는 도 4에 도시된 이미지 센싱 장치(100)의 동작 방법을 부연 설명하기 위한 그래프 도면들이 도시되어 있다. 도 5 및 도 6에는 현재 샘플링된 픽셀신호(VPXS)의 전압 레벨이 현재 샘플링된 램프신호(VRMS)의 시작 레벨보다 높은 경우가 예로 들어 도시되어 있음에 유의한다. 도 5 및 도 6에서, 'VPX[n]'은 현재 샘플링된 픽셀신호를 나타내고, 'VPX[n-1]'은 이전 샘플링된 픽셀신호를 나태내고, 'SL'은 이전 샘플링된 픽셀신호(VPX[n-1])의 상위 비트(즉, 상기 이전 상위 비트)(MSBs<1:M>)에 대응하는 상기 시작 레벨을 나타낸다.

도 5에는 현재 샘플링된 램프신호(VRMS)의 시작 레벨이 유효한 경우를 부연 설명하기 위한 그래프 도면이 도시되어 있다.

도 5를 참조하면, 신호변환구간(A/D) 중 초기 코오스 구간(ØM) 동안, 결정회로(140)는 이전 상위 비트(MSBs<1:M>)에 기초하여 현재 샘플링된 램프신호(VRMS)의 시작 레벨(SL)을 결정할 수 있다(A). 예컨대, 결정회로(140)는 이전 상위 비트(MSBs<1:M>)에 대응하는 제1 전압 레벨(즉, 시작 레벨(SL))을 현재 샘플링된 램프신호(VRMS)의 생성 노드(NN)에 반영할 수 있다. 이때, 비교회로(131)는 현재 샘플링된 램프신호(VRMS)의 시작 레벨(SL)과 현재 샘플링된 픽셀신호(VPXS[n])의 전압 레벨을 비교하고 그 비교결과에 대응하는 비교신호(VC)를 생성할 수 있고, 제어회로(133)는 비교신호(VC)에 기초하여 검사 제어신호(CK_CTRL)를 생성할 수 있다. 예컨대, 현재 샘플링된 픽셀신호(VPXS[n])의 전압 레벨이 현재 샘플링된 램프신호(VRMS)의 시작 레벨(SL)보다 높으므로, 제어회로(133)는 전압 레벨 증가를 나타내는 검사 제어신호(CK_CTRL)를 생성할 수 있다.

신호변환구간(A/D) 중 제1 후기 코오스 구간(ØMC) 동안, 검사회로(150)는 현재 샘플링된 램프신호(VRMS)의 시작 레벨(SL)의 유효성을 검사할 수 있다(B). 예컨대, 검사회로(150)는 전압 레벨 증가를 나타내는 검사 제어신호(CK_CTRL)에 따라 현재 샘플링된 램프신호(VRMS)의 생성 노드(NN)를 기설정된 제2 전압 레벨만큼 증가시킬 수 있다. 비교회로(131)는 현재 샘플링된 램프신호(VRMS)의 전압 레벨(즉, 상기 시작 레벨(SL)과 상기 제2 전압 레벨을 합한 레벨)과 현재 샘플링된 픽셀신호(VPXS[n])의 전압 레벨을 비교하고 그 비교결과에 대응하는 비교신호(VC)를 생성할 수 있고, 제어회로(133)는 비교신호(VC)에 기초하여 검사회로(150)를 초기화할 수 있다. 이때, 현재 샘플링된 픽셀신호(VPXS[n])의 전압 레벨이 현재 샘플링된 램프신호(VRMS)의 전압 레벨(즉, 상기 시작 레벨(SL)과 상기 제2 전압 레벨을 합한 레벨)보다 낮으므로, 상기 시작 레벨(SL)은 유효하다. 검사회로(150)는 초기화됨에 따라 현재 샘플링된 램프신호(VRMS)의 전압 레벨을 이전 상태의 레벨(즉, 시작 레벨(SL))로 되돌릴 수 있다.

신호변환구간(A/D) 중 파인 구간(ØRAMP) 동안, 현재 샘플링된 램프신호(VRMS)는 시작 레벨(SL)부터 기설정된 타겟 레벨까지 파인 단위로 램핑하고, 비교회로(131)는 현재 샘플링된 램프신호(VRMS)와 현재 샘플링된 픽셀신호(VPX[n])를 비교하고 그 비교결과에 대응하는 비교신호(VC)를 생성한다(C). 상기 타겟 레벨과 시작 레벨(SL)의 차이는 코오스 단위(1MSB)에 대응하는 전압 레벨일 수 있다. 신호변환구간(A/D) 중 파인 구간(ØRAMP) 동안, 제어회로(133)는 비교신호(VC)에 대응하는 파인 제어신호(FN_CTRL)를 생성하면, 하위 비트 생성회로(135)는 파인 제어신호(FN_CTRL)에 기초하여 현재 샘플링된 픽셀신호(VPXS[n])의 하위 비트(즉, 상기 현재 하위 비트)(LSBs)를 생성할 수 있다.

도 6에는 현재 샘플링된 램프신호(VRMS)의 시작 레벨이 유효하지 않은 경우를 부연 설명하기 위한 그래프 도면이 도시되어 있다.

도 6을 참조하면, 신호변환구간(A/D) 중 초기 코오스 구간(ØM) 동안, 결정회로(140)는 이전 상위 비트(MSBs<1:M>)에 기초하여 현재 샘플링된 램프신호(VRMS)의 시작 레벨(SL)을 결정할 수 있다(A). 예컨대, 결정회로(140)는 이전 상위 비트(MSBs<1:M>)에 대응하는 제1 전압 레벨(즉, 시작 레벨(SL))을 현재 샘플링된 램프신호(VRMS)의 생성 노드(NN)에 반영할 수 있다. 이때, 비교회로(131)는 현재 샘플링된 램프신호(VRMS)의 시작 레벨(SL)과 현재 샘플링된 픽셀신호(VPXS[n])의 전압 레벨을 비교하고 그 비교결과에 대응하는 비교신호(VC)를 생성할 수 있고, 제어회로(133)는 비교신호(VC)에 기초하여 검사 제어신호(CK_CTRL)를 생성할 수 있다. 예컨대, 현재 샘플링된 픽셀신호(VPXS[n])의 전압 레벨이 현재 샘플링된 램프신호(VRMS)의 시작 레벨(SL)보다 높으므로, 제어회로(133)는 전압 레벨 증가를 나타내는 검사 제어신호(CK_CTRL)를 생성할 수 있다.

신호변환구간(A/D) 중 제1 후기 코오스 구간(ØMC) 동안, 검사회로(150)는 현재 샘플링된 램프신호(VRMS)의 시작 레벨(SL)의 유효성을 검사할 수 있다(B). 예컨대, 검사회로(150)는 전압 레벨 증가를 나타내는 검사 제어신호(CK_CTRL)에 따라 현재 샘플링된 램프신호(VRMS)의 생성 노드(NN)를 기설정된 제2 전압 레벨만큼 증가시킬 수 있다. 비교회로(131)는 현재 샘플링된 램프신호(VRMS)의 전압 레벨(즉, 상기 시작 레벨(SL)과 상기 제2 전압 레벨을 합한 레벨)과 현재 샘플링된 픽셀신호(VPXS[n])의 전압 레벨을 비교하고 그 비교결과에 대응하는 비교신호(VC)를 생성할 수 있고, 제어회로(133)는 비교신호(VC)에 기초하여 검사회로(150)를 초기화하고 전압 레벨 증가를 나타내는 쉬프팅 제어신호(SF_CTRL<1:Z>)를 생성할 수 있다. 이때, 현재 샘플링된 픽셀신호(VPXS[n])의 전압 레벨이 현재 샘플링된 램프신호(VRMS)의 전압 레벨(즉, 상기 시작 레벨(SL)과 상기 제2 전압 레벨을 합한 레벨)보다 높으므로, 상기 시작 레벨(SL)은 유효하지 않다. 검사회로(150)는 초기화됨에 따라 현재 샘플링된 램프신호(VRMS)의 전압 레벨을 이전 상태의 레벨(즉, 시작 레벨(SL))로 되돌릴 수 있다.

신호변환구간(A/D) 중 제2 후기 코오스 구간(ØMS) 동안, 쉬프팅회로(160)는 전압 레벨 증가를 나타내는 쉬프팅 제어신호(SF_CTRL<1:Z>)에 기초하여 현재 샘플링된 램프신호(VRMS)의 생성 노드(NN)를 기설정된 제3 전압 레벨만큼 증가시킬 수 있다(C). 예컨대, 상기 제3 전압 레벨은 상기 제2 전압 레벨과 같고 코오스 단위(1MSB)에 대응하는 레벨일 수 있다.

신호변환구간(A/D) 중 제1 후기 코오스 구간(ØMC)에 다시 진입하면, 검사회로(150)는 현재 샘플링된 램프신호(VRMS)의 전압 레벨(즉, 상기 시작 레벨(SL)과 상기 제3 전압 레벨을 합한 레벨)의 유효성을 검사할 수 있다(D). 예컨대, 검사회로(150)는 전압 레벨 증가를 나타내는 검사 제어신호(CK_CTRL)에 따라 현재 샘플링된 램프신호(VRMS)의 생성 노드(NN)를 상기 제2 전압 레벨만큼 증가시킬 수 있다. 비교회로(131)는 현재 샘플링된 램프신호(VRMS)의 전압 레벨(즉, 상기 시작 레벨(SL)과 상기 제3 전압 레벨와 상기 제2 전압 레벨을 합한 레벨)과 현재 샘플링된 픽셀신호(VPXS[n])의 전압 레벨을 비교하고 그 비교결과에 대응하는 비교신호(VC)를 생성할 수 있고, 제어회로(133)는 비교신호(VC)에 기초하여 검사회로(150)를 초기화할 수 있다. 이때, 현재 샘플링된 픽셀신호(VPXS[n])의 전압 레벨이 현재 샘플링된 램프신호(VRMS)의 전압 레벨(즉, 상기 시작 레벨(SL)과 상기 제3 전압 레벨와 상기 제2 전압 레벨을 합한 레벨)보다 낮으므로, 상기 전압 레벨(즉, 상기 시작 레벨(SL)과 상기 제3 전압 레벨을 합한 레벨)은 유효하다. 검사회로(150)는 초기화됨에 따라 현재 샘플링된 램프신호(VRMS)의 전압 레벨을 이전 상태의 레벨(즉, 상기 시작 레벨(SL)과 상기 제3 전압 레벨을 합한 레벨)로 되돌릴 수 있다.

신호변환구간(A/D) 중 파인 구간(ØRAMP) 동안, 현재 샘플링된 램프신호(VRMS)는 조절된 시작 레벨(즉, 상기 시작 레벨(SL)과 상기 제3 전압 레벨을 합한 레벨)부터 기설정된 타겟 레벨까지 파인 단위로 램핑하고, 비교회로(131)는 현재 샘플링된 램프신호(VRMS)와 현재 샘플링된 픽셀신호(VPX[n])를 비교하고 그 비교결과에 대응하는 비교신호(VC)를 생성한다(E). 상기 타겟 레벨과 시작 레벨(SL)의 차이는 코오스 단위(1MSB)에 대응하는 전압 레벨일 수 있다. 신호변환구간(A/D) 중 파인 구간(ØRAMP) 동안, 제어회로(133)는 비교신호(VC)에 대응하는 파인 제어신호(FN_CTRL)를 생성하면, 하위 비트 생성회로(135)는 파인 제어신호(FN_CTRL)에 기초하여 현재 샘플링된 픽셀신호(VPXS[n])의 하위 비트(즉, 상기 현재 하위 비트)(LSBs)를 생성할 수 있고, 상위 비트 생성회로(137)는 파인 제어신호(FN_CTRL)에 기초하여 시작 레벨(SL)의 조절 횟수에 대응하는 카운트 비트(CNT)를 이전 상위 비트(MSBs<1:M>)에 반영함으로써 현재 샘플링된 픽셀신호(VPXS[n])의 상위 비트(즉, 상기 현재 상위 비트)(MSBs)를 생성할 수 있다.

도 7에는 본 발명의 제2 실시예에 따른 이미지 센싱 장치가 블록 구성도로 도시되어 있다.

도 7을 참조하면, 이미지 센싱 장치(200)는 제1 샘플링부(210), 제2 샘플링부(220), 신호처리회로(230), 결정회로(240), 검사회로(250), 및 쉬프팅회로(260)를 포함할 수 있다.

제1 샘플링부(210), 제2 샘플링부(220), 신호처리회로(230), 결정회로(240), 및 검사회로(250)는 본 발명의 제1 실시예에서 설명된 제1 샘플링부(110), 제2 샘플링부(120), 신호처리회로(130), 결정회로(140), 및 검사회로(150)와 동일하므로, 제1 샘플링부(210), 제2 샘플링부(220), 신호처리회로(230), 결정회로(240), 및 검사회로(250)에 대한 설명은 생략한다.

쉬프팅회로(260)는 제1 노드(PP)에 접속될 수 있다. 제1 노드(PP)는 샘플링된 픽셀신호(VPXS)의 생성 노드일 수 있다. 쉬프팅회로(260)는 쉬프팅 제어신호(SF_CTRL<1:Z>)에 기초하여 샘플링된 픽셀신호(VPXS)의 시작 레벨을 조절할 수 있다. 예컨대, 쉬프팅회로(260)는 신호변환구간(A/D) 중 제2 후기 코오스 구간(ØMS) 동안 검사회로(250)의 검사결과에 따라 현재 샘플링된 픽셀신호(VPXS)의 시작 레벨을 코오스 단위(1MSB)로 증가시키거나 또는 감소시킬 수 있다.

도 8에는 도 7에 도시된 신호처리회로(230)의 내부 구성도가 도시되어 있다.

도 8을 참조하면, 신호처리회로(230)는 비교회로(231), 제어회로(233), 하위 비트 생성회로(235), 상위 비트 생성회로(237), 및 카운트 비트 생성회로(239)를 포함할 수 있다.

비교회로(231), 제어회로(233), 하위 비트 생성회로(235), 상위 비트 생성회로(237), 및 카운트 비트 생성회로(239)는 본 발명의 제1 실시예에서 설명된 비교회로(131), 제어회로(133), 하위 비트 생성회로(135), 상위 비트 생성회로(137), 및 카운트 비트 생성회로(139)와 동일하므로, 그들에 대한 자세한 설명은 생략한다.

도 9에는 도 7에 도시된 결정회로(240) 및 검사회로(250)의 내부 구성도가 도시되어 있고, 도 10에는 도 7에 도시된 쉬프팅회로(260)의 내부 구성도가 도시되어 있다.

결정회로(240), 검사회로(250), 및 쉬프팅회로(260)의 내부 구성은 본 발명의 제1 실시예에서 설명된 결정회로(140), 검사회로(150), 및 쉬프팅회로(160)와 동일하므로, 결정회로(240), 검사회로(250), 및 쉬프팅회로(260)의 내부 구성에 대한 자세한 설명은 생략한다.

이하, 상기와 같은 구성을 가지는 본 발명의 제2 실시예에 따른 이미지 센싱 장치(200)의 동작을 도 11 내지 도 13을 참조하여 설명한다.

도 11에는 본 발명의 제2 실시예에 따른 이미지 센싱 장치(200)의 동작 방법을 설명하기 위한 흐름도가 도시되어 있다.

도 11을 참조하면, 제201단계에서 제213단계(S201 ~ S213)는 본 발명의 제1 실시예에서 설명된 제101단계에서 제113단계(S101 ~ S113)와 거의 동일하므로, 제201단계에서 제213단계(S201 ~ S213)에 대한 자세한 설명은 생략한다. 참고로, 제201단계에서 제213단계(S201 ~ S213)는 현재 샘플링된 램프신호(VRMS)의 시작 레벨이 유효한 경우에 따른 이미지 센싱 장치(200)의 동작 방법이다. 이하에서는, 현재 샘플링된 램프신호(VRMS)의 시작 레벨이 유효하지 않은 경우에 따른 이미지 센싱 장치(200)의 동작 방법을 설명한다.

제205단계(S205)에서, 만약 유효성을 검사한 결과 현재 샘플링된 램프신호(VRMS)의 시작 레벨이 유효하지 않다면(S205의 "No"), 신호변환구간(A/D) 중 제2 후기 코오스 구간(ØMS) 동안 쉬프팅회로(260)는 현재 샘플링된 픽셀신호(VPXS)의 전압 레벨을 조절할 수 있다(S215). 그리고, 제2 후기 코오스 구간(ØMS) 동안, 카운트 비트 생성회로(239)는 현재 샘플링된 픽셀신호(VPXS)의 전압 레벨을 조절한 횟수를 카운트하고 카운트 비트(CNT)를 생성할 수 있다(S217).

신호변환구간(A/D) 중 제1 후기 코오스 구간(ØMC)에 다시 진입하면, 검사회로(250)는 현재 샘플링된 램프신호(VRMS)의 조절된 시작 레벨의 유효성을 다시 검사할 수 있고(S203), 검사 결과에 따라 제207단계(S207) 또는 제215단계(S215)가 실시될 수 있다. 즉, 상기 조절된 시작 레벨이 유효할 때까지 제203단계(S203), 제205단계(S205), 제215단계(S215), 및 제217단계(S217)가 반복적으로 실시될 수 있다. 한편, 유효성을 검사한 결과 현재 샘플링된 램프신호(VRMS)의 시작 레벨이 유효하고(S205의 "Yes") 현재 샘플링된 픽셀신호(VPXS)의 전압 레벨이 조절되었다면(S207의 "Yes"), 신호변환구간(A/D) 중 파인 구간(ØRAMP) 동안 신호처리회로(230)는 현재 샘플링된 픽셀신호(VPXS)의 현재 하위 비트를 생성하고(S219) 카운트 비트(CNT)를 이전 상위 비트(MSBs<1:M>)에 반영하여 현재 상위 비트(MSBs)를 생성함(S221)으로써 현재 디지털신호(DPX)를 생성할 수 있다(S213).

도 12 및 도 13에는 도 11에 도시된 이미지 센싱 장치(200)의 동작 방법을 부연 설명하기 위한 그래프 도면들이 도시되어 있다. 도 12 및 도 13에는 현재 샘플링된 픽셀신호(VPXS)의 전압 레벨이 현재 샘플링된 램프신호(VRMS)의 시작 레벨보다 높은 경우가 예로 들어 도시되어 있음에 유의한다. 도 12 및 도 13에서, 'VPX[n]'은 현재 샘플링된 픽셀신호를 나타내고, 'VPX[n-1]'은 이전 샘플링된 픽셀신호를 나태내고, 'SL'은 이전 샘플링된 픽셀신호(VPX[n-1])의 상위 비트(즉, 상기 이전 상위 비트)(MSBs<1:M>)에 대응하는 상기 시작 레벨을 나타낸다.

도 12에는 현재 샘플링된 램프신호(VRMS)의 시작 레벨이 유효한 경우를 부연 설명하기 위한 그래프 도면이 도시되어 있고, 도 13에는 현재 샘플링된 램프신호(VRMS)의 시작 레벨이 유효하지 않은 경우를 부연 설명하기 위한 그래프 도면이 도시되어 있다.

현재 샘플링된 램프신호(VRMS)의 시작 레벨이 유효한 경우는 본 발명의 제1 실시예에서 설명된 경우와 거의 동일하므로 그에 대한 자세한 설명은 생략한다. 이하에서는 현재 샘플링된 램프신호(VRMS)의 시작 레벨이 유효하지 않은 경우에 대하여 설명한다.

도 13을 참조하면, 신호변환구간(A/D) 중 초기 코오스 구간(ØM) 동안, 결정회로(240)는 이전 상위 비트(MSBs<1:M>)에 기초하여 현재 샘플링된 램프신호(VRMS)의 시작 레벨(SL)을 결정할 수 있다(A). 예컨대, 결정회로(240)는 이전 상위 비트(MSBs<1:M>)에 대응하는 제1 전압 레벨(즉, 시작 레벨(SL))을 현재 샘플링된 램프신호(VRMS)의 생성 노드(NN)에 반영할 수 있다. 이때, 비교회로(231)는 현재 샘플링된 램프신호(VRMS)의 시작 레벨(SL)과 현재 샘플링된 픽셀신호(VPXS[n])의 전압 레벨을 비교하고 그 비교결과에 대응하는 비교신호(VC)를 생성할 수 있고, 제어회로(233)는 비교신호(VC)에 기초하여 검사 제어신호(CK_CTRL)를 생성할 수 있다. 예컨대, 현재 샘플링된 픽셀신호(VPXS[n])의 전압 레벨이 현재 샘플링된 램프신호(VRMS)의 시작 레벨(SL)보다 높으므로, 제어회로(233)는 전압 레벨 증가를 나타내는 검사 제어신호(CK_CTRL)를 생성할 수 있다.

신호변환구간(A/D) 중 제1 후기 코오스 구간(ØMC) 동안, 검사회로(250)는 현재 샘플링된 램프신호(VRMS)의 시작 레벨(SL)의 유효성을 검사할 수 있다(B). 예컨대, 검사회로(150)는 전압 레벨 증가를 나타내는 검사 제어신호(CK_CTRL)에 따라 현재 샘플링된 램프신호(VRMS)의 생성 노드(NN)를 기설정된 제2 전압 레벨만큼 증가시킬 수 있다. 상기 제2 전압 레벨은 코오스 단위(1MSB)에 대응하는 전압 레벨일 수 있다. 비교회로(231)는 현재 샘플링된 램프신호(VRMS)의 전압 레벨(즉, 상기 시작 레벨(SL)과 상기 제2 전압 레벨을 합한 레벨)과 현재 샘플링된 픽셀신호(VPXS[n])의 전압 레벨을 비교하고 그 비교결과에 대응하는 비교신호(VC)를 생성할 수 있고, 제어회로(233)는 비교신호(VC)에 기초하여 검사회로(250)를 초기화하고 전압 레벨 감소를 나타내는 쉬프팅 제어신호(SF_CTRL<1:Z>)를 생성할 수 있다. 이때, 현재 샘플링된 픽셀신호(VPXS[n])의 전압 레벨이 현재 샘플링된 램프신호(VRMS)의 전압 레벨(즉, 상기 시작 레벨(SL)과 상기 제2 전압 레벨을 합한 레벨)보다 높으므로, 상기 시작 레벨(SL)은 유효하지 않다. 검사회로(250)는 초기화됨에 따라 현재 샘플링된 램프신호(VRMS)의 전압 레벨을 이전 상태의 레벨(즉, 시작 레벨(SL))로 되돌릴 수 있다.

신호변환구간(A/D) 중 제2 후기 코오스 구간(ØMS) 동안, 쉬프팅회로(260)는 전압 레벨 감소를 나타내는 쉬프팅 제어신호(SF_CTRL<1:Z>)에 기초하여 현재 샘플링된 픽셀신호(VPXS)의 생성 노드(PP)를 기설정된 제3 전압 레벨만큼 감소시킬 수 있다(C). 예컨대, 상기 제3 전압 레벨은 코오스 단위(1MSB)에 대응하는 전압 레벨일 수 있다.

신호변환구간(A/D) 중 제1 후기 코오스 구간(ØMC)에 다시 진입하면, 검사회로(250)는 현재 샘플링된 램프신호(VRMS)의 전압 레벨(즉, 상기 시작 레벨(SL)과 상기 제3 전압 레벨을 합한 레벨)의 유효성을 검사할 수 있다(D). 예컨대, 검사회로(250)는 전압 레벨 증가를 나타내는 검사 제어신호(CK_CTRL)에 따라 현재 샘플링된 램프신호(VRMS)의 생성 노드(NN)를 상기 제2 전압 레벨만큼 증가시킬 수 있다. 비교회로(231)는 현재 샘플링된 램프신호(VRMS)의 전압 레벨(즉, 상기 시작 레벨(SL)과 상기 제2 전압 레벨을 합한 레벨)과 현재 샘플링된 픽셀신호(VPXS[n])의 조절된 전압 레벨을 비교하고 그 비교결과에 대응하는 비교신호(VC)를 생성할 수 있고, 제어회로(233)는 비교신호(VC)에 기초하여 검사회로(250)를 초기화할 수 있다. 이때, 현재 샘플링된 픽셀신호(VPXS[n])의 조절된 전압 레벨이 현재 샘플링된 램프신호(VRMS)의 전압 레벨(즉, 상기 시작 레벨(SL)과 상기 제2 전압 레벨을 합한 레벨)보다 낮으므로, 현재 샘플링된 픽셀신호(VPXS[n])의 조절된 전압 레벨과 비교했을 때 상기 시작 레벨은 유효하다. 검사회로(250)는 초기화됨에 따라 현재 샘플링된 램프신호(VRMS)의 전압 레벨을 이전 상태의 레벨(즉, 상기 시작 레벨(SL))로 되돌릴 수 있다.

신호변환구간(A/D) 중 파인 구간(ØRAMP) 동안, 현재 샘플링된 램프신호(VRMS)는 시작 레벨(SL)부터 기설정된 타겟 레벨까지 파인 단위로 램핑하고, 비교회로(231)는 현재 샘플링된 램프신호(VRMS)와 현재 샘플링된 픽셀신호(VPX[n])를 비교하고 그 비교결과에 대응하는 비교신호(VC)를 생성한다(E). 신호변환구간(A/D) 중 파인 구간(ØRAMP) 동안, 제어회로(233)는 비교신호(VC)에 대응하는 파인 제어신호(FN_CTRL)를 생성하면, 하위 비트 생성회로(235)는 파인 제어신호(FN_CTRL)에 기초하여 현재 샘플링된 픽셀신호(VPXS[n])의 하위 비트(즉, 상기 현재 하위 비트)(LSBs)를 생성할 수 있고, 상위 비트 생성회로(237)는 파인 제어신호(FN_CTRL)에 기초하여 현재 샘플링된 픽셀신호(VPX[n])의 전압 레벨의 조절 횟수에 대응하는 카운트 비트(CNT)를 이전 상위 비트(MSBs<1:M>)에 반영함으로써 현재 샘플링된 픽셀신호(VPXS[n])의 상위 비트(즉, 상기 현재 상위 비트)(MSBs)를 생성할 수 있다.

이와 같은 본 발명의 실시예들에 따르면, 픽셀신호를 디지털신호로 변환할 때 이전 상위 비트를 이용함으로써 저전력 및 고속 동작을 실현할 수 있는 이점이 있다.

본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.

100 : 이미지 센싱 장치 110 : 제1 샘플링회로
120 : 제2 샘플링회로 130 : 신호처리회로
140 : 결정회로 150 : 검사회로
160 : 쉬프팅회로

Claims

픽셀신호를 샘플링하고 샘플링된 픽셀신호를 제1 노드로 출력하기 위한 제1 샘플링회로;
램프신호를 샘플링하고 샘플링된 램프신호를 제2 노드로 출력하기 위한 제2 샘플링회로;
상기 제1 노드와 상기 제2 노드에 접속되고, 신호변환구간 동안 상기 샘플링된 픽셀신호와 상기 샘플링된 램프신호에 기초하여 상기 픽셀신호에 대응하는 디지털신호를 생성하기 위한 신호처리회로; 및
상기 제2 노드에 접속되고, 이전 디지털신호에 포함된 복수의 비트 중 적어도 하나의 이전 상위 비트에 기초하여 현재 샘플링된 램프신호의 시작 레벨을 결정하기 위한 결정회로
를 포함하는 이미지 센싱 장치.
제1항에 있어서,
상기 결정회로는 코오스(coarse) 구간 동안 상기 현재 샘플링된 램프신호의 시작 레벨을 결정하고,
상기 램프신호는 상기 코오스 구간 이후의 파인(fine) 구간 동안 램핑하는 이미지 센싱 장치.
제1항에 있어서,
상기 결정회로는 상기 이전 디지털신호의 상위 비트에 대응하는 제1 전압 레벨을 상기 제2 노드에 반영하기 위한 제1 DAC(digital to analog converter)를 포함하는 이미지 센싱 장치.
제1항에 있어서,
상기 제2 노드에 접속되고, 상기 샘플링된 픽셀신호의 전압 레벨을 기준으로 상기 현재 샘플링된 램프신호의 시작 레벨의 유효성을 검사하기 위한 검사회로; 및
상기 제2 노드에 접속되고, 상기 검사회로의 검사결과에 기초하여 상기 현재 샘플링된 램프신호의 시작 레벨을 조절하기 위한 쉬프팅회로를 더 포함하는 이미지 센싱 장치.
제4항에 있어서,
상기 쉬프팅회로는 상기 현재 샘플링된 램프신호의 시작 레벨을 코오스(coarse) 단위로 조절하고,
상기 램프신호는 상기 코오스 단위에 대응하는 전압 범위에서 파인(fine) 단위로 램핑하는 이미지 센싱 장치.
제4항에 있어서,
상기 검사회로는 상기 유효성을 검사하기 위해 기설정된 제2 전압 레벨을 상기 제2 노드에 반영하기 위한 제2 DAC를 포함하고,
상기 쉬프팅회로는 상기 현재 샘플링된 램프신호의 시작 레벨을 조절하기 위해 기설정된 제3 전압 레벨을 상기 제2 노드에 반영하기 위한 제3 DAC를 포함하는 이미지 센싱 장치.
제6항에 있어서,
상기 제2 전압 레벨과 상기 제3 전압 레벨은 동일한 이미지 센싱 장치.
제1항에 있어서,
상기 제2 노드에 접속되고, 상기 샘플링된 픽셀신호의 전압 레벨을 기준으로 상기 현재 샘플링된 램프신호의 시작 레벨의 유효성을 검사하기 위한 검사회로; 및
상기 제1 노드에 접속되고, 상기 검사회로의 검사결과에 기초하여 현재 샘플링된 픽셀신호의 전압 레벨을 조절하기 위한 쉬프팅회로를 더 포함하는 이미지 센싱 장치.
제8항에 있어서,
상기 쉬프팅회로는 상기 현재 샘플링된 픽셀신호의 전압 레벨을 코오스(coarse) 단위로 조절하고,
상기 램프신호는 상기 코오스 단위에 대응하는 전압 범위에서 파인(fine) 단위로 램핑하는 이미지 센싱 장치.
제8항에 있어서,
상기 검사회로는 상기 유효성을 검사하기 위해 기설정된 제2 전압 레벨을 상기 제2 노드에 반영하기 위한 제2 DAC를 포함하고,
상기 쉬프팅회로는 상기 현재 샘플링된 픽셀신호의 전압 레벨을 조절하기 위해 기설정된 제3 전압 레벨을 상기 제1 노드에 반영하기 위한 제3 DAC를 포함하는 이미지 센싱 장치.
제10항에 있어서,
상기 제2 전압 레벨과 상기 제3 전압 레벨은 동일한 이미지 센싱 장치.
제1항에 있어서,
상기 신호처리회로는,
상기 샘플링된 픽셀신호와 상기 샘플링된 램프신호를 비교하고 그 비교결과에 대응하는 비교신호를 생성하기 위한 비교회로;
상기 신호변환구간 중 코오스(coarse) 구간 동안 상기 비교신호에 기초하여 제1 및 제2 코오스 제어신호를 생성하고, 상기 신호변환구간 중 파인(fine) 구간 동안 상기 비교신호에 기초하여 파인 제어신호를 생성하기 위한 제어회로;
상기 제1 코오스 제어신호에 기초하여 상기 이전 상위 비트를 상기 결정회로에게 출력하고, 상기 파인 제어신호에 기초하여 상기 이전 상위 비트에 카운트 비트를 반영함으로써 상기 이전 상위 비트를 현재 상위 비트로서 업데이트하기 위한 상위 비트 생성회로;
상기 제2 코오스 제어신호에 기초하여 상기 카운트 비트를 생성하기 위한 카운트 비트 생성회로; 및
상기 파인 제어신호에 기초하여 상기 디지털신호에 포함된 상기 복수의 비트 중 나머지 하위 비트를 생성하기 위한 하위 비트 생성회로를 포함하는 이미지 센싱 장치.
신호변환구간 중 코오스(coarse) 구간 동안 이전 디지털신호에 포함된 이전 상위 비트에 기초하여 현재 램프신호의 시작 레벨을 결정하는 단계;
상기 신호변환 구간 중 파인(fine) 구간 동안, 상기 시작 레벨로부터 기설정된 타겟 레벨까지 램핑하는 상기 현재 램프신호와 입사광에 대응하는 전압 레벨을 가지는 현재 픽셀신호에 기초하여 현재 하위 비트를 생성하는 단계; 및
상기 현재 하위 비트와 상기 이전 상위 비트에 기초하여 상기 현재 픽셀신호에 대응하는 현재 디지털신호를 생성하는 단계
를 포함하는 이미지 센싱 장치의 동작 방법.
제13항에 있어서,
상기 현재 램프신호의 시작 레벨을 결정하는 단계는 상기 이전 상위 비트에 대응하는 제1 전압 레벨을 상기 현재 램프신호의 생성 노드에 반영하는 이미지 센싱 장치의 동작 방법.
제13항에 있어서,
상기 코오스 구간 동안, 상기 현재 램프신호의 시작 레벨의 유효성을 검사하는 단계;
상기 코오스 구간 동안, 상기 유효성을 검사하는 단계의 검사결과에 기초하여 상기 현재 램프신호의 시작 레벨을 조절하는 단계; 및
상기 코오스 구간 동안, 상기 이전 상위 비트에 단위 상위 비트를 반영함으로써 상기 이전 상위 비트를 현재 상위 비트로서 업데이트하는 단계를 더 포함하는 이미지 센싱 장치의 동작 방법.
제15항에 있어서,
상기 현재 램프신호의 시작 레벨은 코오스(coarse) 단위로 조절되고,
상기 현재 램프신호는 상기 코오스 단위에 대응하는 전압 범위에서 파인(fine) 단위로 램핑하는 이미지 센싱 장치의 동작 방법.
제15항에 있어서,
상기 유효성을 검사하는 단계는 상기 현재 램프신호의 생성 노드에 기설정된 제2 전압 레벨을 반영하고,
상기 현재 램프신호의 시작 레벨을 조절하는 단계는 상기 현재 램프신호의 생성 노드에 기설정된 제3 전압 레벨을 반영하는 이미지 센싱 장치의 동작 방법.
제17항에 있어서,
상기 제2 전압 레벨과 상기 제3 전압 레벨은 동일한 이미지 센싱 장치의 동작 방법.
제13항에 있어서,
상기 코오스 구간 동안, 상기 현재 램프신호의 시작 레벨의 유효성을 검사하는 단계;
상기 코오스 구간 동안, 상기 유효성을 검사하는 단계의 검사결과에 기초하여 상기 현재 픽셀신호의 전압 레벨을 조절하는 단계; 및
상기 코오스 구간 동안, 상기 이전 상위 비트에 단위 상위 비트를 반영함으로써 상기 이전 상위 비트를 현재 상위 비트로서 업데이트하는 단계를 더 포함하는 이미지 센싱 장치의 동작 방법.
제19항에 있어서,
상기 현재 픽셀신호의 전압 레벨은 코오스(coarse) 단위로 조절되고,
상기 현재 램프신호는 상기 코오스 단위에 대응하는 전압 범위에서 파인(fine) 단위로 램핑하는 이미지 센싱 장치의 동작 방법.
제19항에 있어서,
상기 유효성을 검사하는 단계는 상기 현재 램프신호의 생성 노드에 기설정된 제2 전압 레벨을 반영하고,
상기 현재 픽셀신호의 전압 레벨을 조절하는 단계는 상기 현재 픽셀신호의 생성 노드에 기설정된 제3 전압 레벨을 반영하는 이미지 센싱 장치의 동작 방법.
제21항에 있어서,
상기 제2 전압 레벨과 상기 제3 전압 레벨은 동일한 이미지 센싱 장치의 동작 방법.