KR101377270B1 - 리플 카운터를 포함하는 이미지 센서와 상기 이미지 센서의 동작 방법 - Google Patents

리플 카운터를 포함하는 이미지 센서와 상기 이미지 센서의 동작 방법 Download PDF

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Abstract

이미지 센서가 개시된다. 상기 이미지 센서는 제1제어 신호와 제2제어신호를 발생하는 컨트롤러, 및 각각이 상기 제1제어 신호의 적어도 일부에 기초하여 발생한 다수의 동작 제어 신호들 각각에 응답하여 정지 동작 또는 카운트 동작을 수행하고, 상기 제2제어 신호에 응답하여 상기 카운트 동작을 업-카운트 동작 또는 다운 카운트 동작으로 수행하는 다수의 업/다운 리플 카운터들을 포함한다. 상기 이미지 센서는 각각이 상기 컨트롤러로부터 출력되는 제3제어 신호와 제4제어 신호에 응답하여 상기 다수의 업/다운 리플 카운터들 각각으로부터 출력되는 카운트 값들 각각을 수신하고 쉬프트하는 다수의 메모리 체인들을 더 포함한다.
이미지 센서, CMOS 이미지 센서, CIS, 리플 카운터, ADC

Description

리플 카운터를 포함하는 이미지 센서와 상기 이미지 센서의 동작 방법{Image sensor having ripple counter and method of operating the image sensor}
본 발명은 이미지 센싱 기술에 관한 것으로, 보다 상세하게는 카운트 동작시 데이터가 변하는 것을 방지할 수 있는 업/다운 리플 카운터를 포함하는 CMOS 이미지 센서, 및 상기 CMOS 이미지 센서의 동작 방법에 관한 것이다.
또한, 본 발명은 CMOS 이미지 센서에 포함되는 아날로그-디지털 변환 회로의 사이즈를 줄이고, 동작 속도를 높일 수 있는 CMOS 이미지 센서에 관한 것이다.
일반적으로, 반도체 장치 중에서 이미지 센서(image sensor)는 광학 영상 (optical image)을 전기적 신호로 변환하는 반도체 장치이다. 상기 이미지 센서로는 전하의 결합을 이용하는 CCD(Charge Coupled Device; CCD)와 CMOS(complementary metal-oxide semiconductor) 이미지 센서(CIS)가 널리 사용된다.
일반적으로 상기 CMOS 이미지 센서는 CCD에 비해 저 전압 동작이 가능하고, 소비 전력이 작으며, 또한 표준 CMOS 공정을 사용하여 집적화에 유리한 장점으로 인해 현재 많은 분야에서 널리 사용되고 있으며, 향후에도 계속해서 많은 분야에서 CCD를 대체할 것으로 여겨진다.
상기 CMOS 이미지 센서는 CCD와 달리 APS(Active Pixel Sensor) 어레이 (Array)에서 출력되는 아날로그 신호를 디지털 신호로 변환하는 동작이 필요하다. 따라서 이러한 변환을 위해서, 상기 CMOS 이미지 센서는 아날로그-디지털 변환기 (Analog to Digital Converter; ADC)를 사용한다.
상기 CMOS 이미지 센서는 아날로그-디지털 변환 방식에 따라 싱글(Single) ADC 방식과 칼럼(Column) ADC 방식으로 나눠진다. 싱글 ADC 방식은 고속으로 동작하는 하나의 ADC를 사용하여 정해진 시간 내에 모든 칼럼들로부터 출력된 아날로그 화소신호들을 디지털 신호들로 변환하는 방식으로, ADC가 구현된 칩 면적은 줄일 수 있는 장점은 있지만 고속으로 동작하여야 하므로 전력 소모가 큰 단점이 있다.
이에 반해, 칼럼 ADC 방식은 간단한 구조의 ADC를 칼럼마다 배치하는 방식으로, 상기 싱글 ADC 방식에 비하여 전력 소모는 작지만, 상기 ADC가 구현된 칩 면적은 APS 어레이의 칼럼의 수가 증가할수록 커지는 문제가 있다.
결국, 칼럼 ADC 방식을 사용하는 ADC의 사이즈를 줄임으로써 칩 면적을 줄일 수 있는 방법이 요구된다.
도 1은 일반적인 CMOS 이미지 센서의 개략적인 블락도를 나타낸다. 도 1을 참조하면, CMOS 이미지 센서(1)는 타이밍 컨트롤러(3), 로우 드라이버(Row Driver; 5), APS 어레이(7), 기준 전압 발생기(9), 및 다수의 ADC들(11-1, 11-2, 11-3, ..., 11-n; n은 자연수)을 포함한다.
다수의 ADC들(11-1, 11-2, 11-3, ...,11-n) 각각은 각각의 비교기(13-1, 13-2, 13-3, ...,13-n), 각각의 업/다운 리플 카운터(15-1, 15-2, 15-3, ...,15-n), 및 각각의 메모리 장치(17-1, 17-2, 17-3, ..., 17-n)를 포함한다. 각각의 비교기(13-1, 13-2, 13-3,..., 13-n)는 상기 APS 어레이(7)의 각각의 컬럼을 통하여 출력되는 화소 신호와 기준 전압 발생기(9)로부터 출력되는 램프 신호(Vramp)를 수신하여 비교하여 비교 결과를 출력한다.
각각의 업/다운 리플 카운터(15-1, 15-2, 15-3, ..., 15-n)는 각각의 비교기(13-1, 13-2, 13-3, ..., 13-n)로부터 출력되는 비교 신호의 상태 천이 시간을 클락신호(CLK)에 기초하여 카운트한다. 각각의 업/다운 리플 카운터(15-1, 15-2, 15-3, ..., 15-n)는 지시신호(DIR)에 응답하여 업 카운터 또는 다운 카운터로서 동작한다.
각각의 업/다운 리플 카운터(15-1, 15-2, 15-3, ...,15-n)에서 카운트 동작에서 정지 동작으로 스위칭하는 순간 또는 그 반대 순간에 각각의 업/다운 리플 카운터(15-1, 15-2, 15-3, ...,15-n)의 출력 값들, 즉 카운트 값들이 변하는 문제가 있다. 따라서, 이러한 스위칭 순간에 각각의 업/다운 리플 카운터(15-1, 15-2, 15-3, ..., 15-n)의 카운트 값들이 변하는 것을 방지할 수 있는 방법이 필요하다.
각각의 메모리 장치(17-1, 17-2, 17-3,...,17-n)는 제1전송 제어 신호(TX1)에 응답하여 각각의 업/다운 리플 카운터(15-1, 15-2, 15-3, ..., 15-n)로부터 출력된 카운트 값들을 수신하여 저장하고 제2전송 제어 신호(TX2)에 응답하여 저장된 카운트 값들을 데이터 버스(DBUS)를 통하여 감지 증폭기(19)를 통하여 출력한다.
각각의 업/다운 리플 카운터(15-1, 15-2, 15-3, ..., 15-n) 및 각각의 메모리 장치(17-1, 17-2, 17-3, ...,17-n)는 다수의 플립 플롭들로 구현된다. 즉, 각각의 업/다운 리플 카운터(15-1, 15-2, 15-3, ...,15-n) 및 각각의 메모리 장치(17-1, 17-2, 17-3, ...,17-n)는 화소 신호들을 디지털 신호들로 변환하기 위한 데이터 비트 수 만큼의 플립 플롭들을 포함해야만 한다. 또한, 상기 APS 어레이(7)의 해상도가 증가할수록, 상기 APS 어레이(7)의 칼럼의 수는 증가한다. 따라서, ADC들이 차지하는 면적도 증가하게 된다.
결국, 각각의 업/다운 리플 카운터(15-1, 15-2, 15-3, ..., 15-n) 및 각각의 메모리 장치(17-1, 17-2, 17-3, ...,17-n)가 차지하는 레이아웃 면적이 증가하게 된다. 따라서, 각각의 업/다운 리플 카운터(15-1, 15-2, 15-3, ...,15-n)의 레이아웃 면적 및 각각의 메모리 장치(17-1, 17-2, 17-3, ...,17-n)의 레이아웃 면적을 줄일 수 있는 방법이 요구된다.
또한, 각각의 메모리 장치(17-1, 17-2, 17-3,...,17-n)는 각각의 업/다운 리플 카운터(15-1, 15-2, 15-3, ..., 15-n)로부터 출력된 카운트 값을 데이터 버스 (DBUS)를 통하여 감지 증폭기(19)로 출력하고, 상기 감지 증폭기(19)는 수신된 카운트 값을 감지하고 증폭하여 증폭 결과를 출력한다.
도 1에 도시된 바와 같이, 각각의 ADC(11-1, 11-2, 11-3, ..., 11-n)에 포함된 각각의 메모리 장치(17-1, 17-2, 17-3, ..., 17-n)는 상기 데이터 버스(DBUS)를 이용하여 카운트 값을 출력한다. 상기 감지 증폭기(19)에서 볼 때, 상기 데이터 버스(DBUS)는 상당히 큰 부하를 가지게 된다.
따라서, 각각의 메모리 장치(17-1, 17-2, 17-3,...,17-n)로부터 출력되는 카운트 값의 전송 속도가 느려지는 문제가 있다. 그러므로, 각각의 메모리 장치(17-1, 17-2, 17-3,...,17-n)에서 감지 증폭기(19)로 전송되는 데이터의 속도를 증가시킬 수 있는 방법이 요구된다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 카운트 동작에서 정지 동작으로 스위칭하는 순간 또는 그 반대의 경우에 업/다운 리플 카운터의 출력 값들이 변하는 것을 방지할 수 있는 업/다운 리플 카운터 및 그 동작 방법을 제공하는 것이다.
또한, 크기가 작고 데이터 전송 속도를 증가시킬 수 있는 이미지 센서, 및 상기 이미지 센서의 동작 방법을 제공하는 것이다.
본 발명의 실시예에 따른 이미지 센서는 제1제어 신호와 제2제어신호를 발생하는 컨트롤러; 및 각각이 상기 제1제어 신호의 적어도 일부에 기초하여 발생한 다수의 동작 제어 신호들 각각에 응답하여 정지 동작 또는 카운트 동작을 수행하고, 상기 제2제어 신호에 응답하여 상기 카운트 동작을 업-카운트 동작 또는 다운 카운트 동작으로 수행하는 다수의 업/다운 리플 카운터들을 포함한다.
상기 이미지 센서는 각각이 상기 컨트롤러로부터 출력되는 제3제어 신호와 제4제어 신호에 응답하여 상기 다수의 업/다운 리플 카운터들 각각으로부터 출력되는 카운트 값들 각각을 수신하고 수신된 카운트 값들 각각을 쉬프트하는 다수의 메모리 체인들을 더 포함한다.
상기 다수의 업/다운 리플 카운터들 각각은 래치; 및 상기 다수의 동작 제어 신호들 중에서 대응되는 동작 제어 신호에 응답하여 상기 래치의 출력 단자 또는 상보 출력 단자를 상기 래치의 입력 단자와 접속하고, 제2제어 신호에 응답하여 이전 래치의 출력 단자 또는 상보 출력 단자와 상기 래치의 클락 단자를 접속하고 상기 래치의 출력 단자 또는 상보 출력 단자와 다음 래치의 클락 단자를 접속하는 스위치 회로를 포함한다.
상기 다수의 업/다운 리플 카운터들 각각은 N(N>2인 자연수)개의 래치들; 및 상기 다수의 동작 제어 신호들 중에서 대응되는 동작 제어 신호에 응답하여 상기 N개의 래치들 각각의 출력 신호 또는 상보 출력 신호를 상기 N개의 래치들 각각의 입력신호로서 피드백하고, 상기 제2제어신호에 응답하여 상기 N개의 래치들 각각의 출력 단자 또는 상보 출력 단자와 상기 N개의 래치들 각각의 다음 래치의 클락 단자와 접속하는 스위치 회로를 포함한다.
상기 다수의 업/다운 리플 카운터들 각각은 다수의 래치들; 및 상기 제2제어신호에 응답하여 상기 다수의 래치들 중에서 제1 래치의 출력 단자들 각각과 제2 래치의 입력 단자들 각각을 접속하고 상기 제2 래치의 출력 단자들 각각과 제3 래치의 입력 단자들 각각을 접속하거나 또는 상기 제1 래치의 상기 출력 단자들 각각과 상기 제2 래치의 상기 입력 단자들 각각을 크로스-접속하고 상기 제2 래치의 상기 출력 단자들 각각과 상기 제3 래치의 상기 입력 단자들 각각을 크로스 접속하는 스위치 회로를 포함한다. 상기 다수의 래치들 각각은 SR 플립 플롭이다.
상기 제2래치는 상기 제2래치의 상기 출력 단자와 상기 상보 출력 단자 사이에 접속된 에지 트리거드 래치; 및 상기 다수의 동작 제어 신호들 중에서 대응되는 동작 제어 신호, 및 상기 제2 래치의 상기 입력 단자들을 통하여 입력된 신호들에 기초하여 상기 제2 래치의 상기 출력 단자들 각각의 전압 레벨을 제어하기 위한 레벨 제어 회로를 포함한다.
상기 이미지 센서는 각각이 상기 제1제어 신호, 및 다수의 픽셀들 각각으로부터 출력된 이미지 신호에 응답하여 상기 다수의 동작 제어 신호들 각각을 발생하기 위한 다수의 논리 게이트 회로들을 더 포함한다. 상기 다수의 논리 게이트 회로들 각각은 논리 합 게이트 회로이다.
본 발명의 실시예에 따른 이미지 센서는 제1제어신호와 제2제어 신호를 발생하기 위한 컨트롤러; 각각이 기준 신호와 다수의 픽셀들 각각으로부터 출력된 이미지 신호를 비교하고 비교 신호를 출력하는 다수의 비교 회로들; 각각이 상기 제1제어신호와 상기 다수의 비교 회로들 각각으로부터 출력된 비교 신호에 응답하여 동작 제어 신호를 발생하는 다수의 동작 제어 신호 발생 회로들; 및 각각이 상기 다수의 동작 제어 신호 발생 회로들 각각으로부터 출력된 동작 제어 신호에 응답하여 정지 동작 또는 카운트 동작을 수행하고, 상기 제2제어 신호에 응답하여 상기 카운트 동작을 업-카운트 동작 또는 다운 카운트 동작으로 수행하는 다수의 업/다운 리플 카운터들을 포함한다.
상기 이미지 센서는 각각이 상기 컨트롤러로부터 출력되는 제3제어 신호와 제4제어 신호에 응답하여 상기 다수의 업/다운 리플 카운터들 각각으로부터 출력되는 카운트 값들 각각을 수신하고 수신된 카운트 값들 각각을 쉬프트하는 다수의 메모리 체인들을 포함한다.
상기 이미지 센서는 상기 기준 신호인 램프 신호 또는 DC 신호를 발생하기 위한 기준 신호 발생기를 더 포함한다. 상기 다수의 동작 제어 신호 발생 회로들 각각은 논리 합 게이트 회로이다.
본 발명의 실시예에 따른 업/다운 리플 카운터의 동작 방법은 제1제어신호의 적어도 일부를 이용하여 발생한 동작 제어 신호에 응답하여 정지 동작 또는 카운트 동작을 수행하는 단계; 및 제2제어 신호에 응답하여 상기 카운트 동작을 업-카운트 동작 또는 다운-카운트 동작으로 수행하는 단계를 포함한다.
상기 업/다운 리플 카운터의 동작 방법은 기준 신호와 픽셀로부터 출력된 이미지 신호를 비교하고 비교 신호를 출력하는 단계; 및 상기 비교 신호와 상기 제1제어 신호를 논리 합하여 상기 동작 제어 신호를 발생하는 단계를 더 포함한다.
본 발명의 실시예에 따른 이미지 센서의 동작 방법은 다수의 업/다운 리플 카운터들 각각이 컨트롤러로부터 출력된 제1제어 신호의 적어도 일부에 기초하여 발생한 다수의 동작 제어 신호들 각각에 응답하여 정지 동작 또는 카운트 동작을 수행하는 단계; 및 상기 다수의 업/다운 리플 카운터들 각각이 상기 컨트롤러로부터 출력된 제2제어 신호에 응답하여 상기 카운트 동작을 업-카운트 동작 또는 다운 카운트 동작으로 수행하는 단계를 포함한다.
상기 이미지 센서의 동작 방법은 다수의 메모리 체인들 각각이 상기 컨트롤러로부터 출력되는 제3제어 신호와 제4제어 신호에 응답하여 상기 다수의 업/다운 리플 카운터들 각각으로부터 출력되는 카운트 값들 각각을 수신하고 수신된 카운트 값들 각각을 쉬프트하는 단계를 더 포함한다.
본 발명에 따른 업/다운 리플 카운터 및 상기 업/다운 리플 카운터의 동작 방법은 스위칭 시에 상기 업/다운 리플 카운터의 출력 값들이 변하는 것을 방지할 수 있는 효과가 있다.
또한, 본 발명에 따른 이미지 센서의 크기는 감소하고, 데이터 전송 속도는 증가하는 효과가 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 실시예에 따른 CMOS 이미지 센서의 개략적인 블락도이다. 도 2를 참조하면, 상기 CMOS 이미지 센서(20)는 타이밍 컨트롤러(3), 로우 드라이버(5), 액티브 픽셀 센서(Active Pixel Sensor; APS) 어레이(7), 기준 신호 발생기(9), 컨트롤러(40), 및 ADC 블락(30)을 포함한다.
상기 타이밍 컨트롤러(3)는 로우 드라이버(5), 기준 신호 발생기(9), 및 컨트롤러(40)의 동작을 제어하기 위한 다수의 제어 신호들을 발생한다.
상기 로우 드라이버(5)는 상기 타이밍 컨트롤러(3)로부터 출력되는 어드레스 신호에 기초하여 APS 어레이(7)에 구현된 픽셀들의 동작을 제어하기 위한 다수의 제어 신호들(RX, TX, 및 Sel)을 발생한다.
상기 APS 어레이(7)에 구현된 각각의 픽셀은 다수의 제어 신호들(RX, TX, 및 Sel)에 기초하여 화소 신호들, 예컨대 리셋 신호와 이미지 신호를 각각의 컬럼으로 출력한다.
상기 기준 신호 발생기(9)는 상기 타이밍 컨트롤러(3)로부터 출력되는 제어 신호에 기초하여 기준 신호인 램프 신호(Vramp) 또는 DC 신호를 발생한다.
상기 컨트롤러(40)는 상기 타이밍 컨트롤러(3)로부터 출력되는 제어 신호에 기초하여 상기 ADC 블락(30)을 제어하기 위한 다수의 제어 신호들(CNTSP, DIR, CLK, TX1, 및 TX2)을 발생한다.
상기 다수의 제어 신호들은 상기 ADC 블락(30)에 구현된 각각의 업/다운 리플 카운터들(35-1, 35-2, 35-3, ..., 35-n; n은 자연수)의 동작을 제어하기 위한 제1제어 신호(CNTSP)와 제2제어 신호(DIR), 및 각각의 메모리 체인의 동작을 제어하기 위한 제3제어 신호(TX1)와 제4제어 신호(TX2)를 포함한다.
상기 ADC 블락(30)은 다수의 유닛 ADC(31-1, 31-2, 31-3,..., 31-n)를 포함한다. 상기 다수의 유닛 ADC(31-1, 31-2, 31-3, ..., 31-n) 각각은 상기 APS 어레이(7)의 각각의 컬럼으로부터 출력되는 아날로그 화소 신호를 디지털 신호로 변환한다.
상기 다수의 유닛 ADC(31-1, 31-2, 31-3,..., 31-n) 각각은 각각의 비교 기(13-1, 13-2, 13-3, ..., 13-n), 각각의 논리합 회로(33-1, 33-2, 33-3, ..., 33-n), 각각의 업/다운 리플 카운터(35-1, 35-2, 35-3, ..., 35-n), 및 각각의 메모리 장치(37-1, 37-2, 37-3, ..., 37-n)를 포함한다.
상기 각각의 비교기(13-1, 13-2, 13-3, ..., 13-n)는 상기 APS 어레이(7)의 각각의 컬럼을 통하여 출력되는 화소 신호와 상기 기준 신호 발생기(9)로부터 출력되는 기준 신호(Vramp)를 수신하고, 수신된 화소 신호와 기준 신호(Vramp)를 비교하고 비교 결과를 출력한다.
예컨대, 상기 비교기(13-1)는 상기 기준 신호(Vramp)의 전압 레벨이 상기 화소 신호의 전압 레벨보다 높은 경우 제1레벨(예컨대, 로우 레벨, 또는 데이터 '0')을 갖는 신호를 출력하고, 상기 기준 신호(Vramp)의 전압 레벨이 상기 화소 신호의 전압 레벨과 같게 되면 제2레벨(예컨대, 하이 레벨, 또는 데이터 '1')을 갖는 신호를 출력한다. 그러나 그 입력 단자들의 극성에 따라 그 반대일 수도 있다.
각각의 논리합 회로(33-1, 33-2, 33-3, ..., 33-n)는 상기 컨트롤러(40)로부터 출력되는 제1제어 신호(CNTSP)와 각각의 비교기(13-1, 13-2, 13-3, 및 13-n)로부터 출력되는 비교신호에 응답하여 각각의 동작 제어 신호(CT1, CT2, CT3, ..., CTn)를 출력한다.
예컨대, 상기 제1제어 신호(CNTSP) 또는 상기 비교기(13-1)의 출력 신호 중에서 어느 하나가 제2레벨(예컨대, 하이 레벨)을 갖는 경우, 상기 논리합 회로(33-1)는 제2레벨(예컨대, 하이 레벨)을 갖는 동작 제어 신호(CT1)를 출력한다. 따라서, 상기 업/다운 리플 카운터(35-1)는 정지 동작을 수행한다.
각각의 업/다운 리플 카운터(35-1, 35-2, 35-3,..., 35-n)는 각각의 동작 제어 신호(CT1, CT2, CT3, ..., CTn)에 응답하여 정지 동작 또는 카운트 동작을 수행한다. 예컨대, 각각의 동작 제어 신호(CT1, CT2, CT3,..., CTn)가 제1 레벨을 갖는 경우, 각각의 업/다운 리플 카운터(35-1, 35-2, 35-3, 및 35-n)는 카운트 동작을 수행하고, 각각의 동작 제어 신호(CT1, CT2, CT3, ..., CTn)가 제2 레벨을 갖는 경우, 각각의 업/다운 리플 카운터(35-1, 35-2, 35-3, 및 35-n)는 정지 동작을 수행한다.
또한, 각각의 업/다운 리플 카운터(35-1, 35-2, 35-3,..., 35-n)는 컨트롤러(40)로부터 출력되는 제2제어 신호(DIR)에 응답하여 다운-카운트 (down-count) 동작 또는 업-카운트(up-count) 동작을 수행한다.
예컨대, 각각의 업/다운 리플 카운터(35-1, 35-2, 35-3,..., 35-n)는 제1레벨을 갖는 제2 제어 신호(DIR)에 응답하여 다운-카운트 동작을 수행하고, 제2레벨을 갖는 제2 제어 신호(DIR)에 기초하여 업-카운트 동작을 수행한다. 그러나 반대로 동작할 수도 있다.
각각의 메모리 장치(37-1, 37-2, 37-3,..., 37-n)는 상기 컨트롤러(40)로부터 출력되는 제3제어 신호(TX1)와 제4제어 신호(TX2)에 응답하여 각각의 업/다운 리플 카운터(35-1, 35-2, 35-3, ..., 35-n)로부터 출력되는 카운트 값들 중에서 LSB(CNT1[0], CNT2[0], CNT3[0],..., CNTn[0])를 수신하여 저장하고, 상기 컨트롤러 (40)로부터 출력되는 제3제어 신호(TX1)와 제4제어 신호(TX2)에 응답하여 저장된 LSB를 순차적으로 쉬프트시켜 외부로 출력한다.
메모리 체인은 서로 직렬로 접속된 n개의 메모리 장치들(37-1, 37-2, 37-3,..., 37-n)을 포함한다. 따라서, 각각의 업/다운 리플 카운터(35-1, 35-2, 35-3, ..., 5-n)가 11비트 업/다운 카운터일 경우, 메모리 체인들의 수는 11개이다.
각각의 메모리 장치(37-1, 37-2, 37-3,..., 37-n)는 서로 직렬로 접속되어 있으므로, 하나의 메모리 체인은 각각의 업/다운 리플 카운터(35-1, 35-2, 35-3, ..., 35-n)로부터 출력되는 LSB(CNT1[0], CNT2[0], CNT3[0], ..., CNTn[0])를 수신하여 제3제어 신호(TX1)과 제4제어신호(TX2)에 응답하여 순차적으로 쉬프트시켜 출력한다.
또한, 다른 메모리 체인은 업/다운 리플 카운터(35-1, 35-2, 35-3, ..., 35-n)로부터 출력되는 특정 한 비트(CNT1[1], CNT2[1], CNT3[1], ..., CNTn[1])를 수신하여 제3제어 신호(TX1)과 제4제어신호(TX2)에 응답하여 순차적으로 쉬프트시킬 수 있다. 또한, 또 다른 메모리 체인은 업/다운 리플 카운터(35-1, 35-2, 35-3, ..., 35-n)로부터 출력되는 MSB(CNT1[10], CNT2[10], CNT3[10], ..., CNTn[10])를 수신하여 제3제어 신호(TX1)과 제4제어신호(TX2)에 응답하여 순차적을 쉬프트시킬 수 있다.
즉, 각각의 메모리 체인은 각각의 업/다운 리플 카운터(35-1, 35-2, 35-3, ..., 35-n)로부터 출력되는 카운트 값들(CNTn[0:10], n=1,2, ...) 각각을 제3제어 신호(TX1)와 제4제어 신호(TX2)에 응답하여 쉬프트시킬 수 있다. 각각의 메모리 체인은 카운트 값들 중에서 특정한 디지트를 시리얼로 출력할 수 있다.
도 3은 본 발명의 실시예에 따른 리플 카운터의 회로도를 나타내는 도면이 다. 각각의 업/다운 리플 카운터(35-1, 35-2, 35-3,..., 35-n)의 구조 및 동작은 서로 동일하므로, 도 2에 도시된 첫번째 업/다운 리플 카운터(35-1)의 구조와 동작을 예로 들어 설명하고자 한다.
도 2와 도 3을 참조하면, 상기 업/다운 리플 카운터(35-1)는 다수의 래치들 (50-1, 50-2, 50-3, ..., 50-m; m은 자연수, 예컨대 m=11), 및 다수의 스위치 회로들을 포함한다. 상기 다수의 스위치 회로들은 제1스위치들(51-1, 51-2, 51-3,..., 51-m), 및 다수의 제2 스위치들(53-1, 53-2, ..., 53-k; k는 자연수, k<m)을 포함한다. 다수의 스위치 회로들은 하나의 스위치 블락을 구성한다.
각각의 래치(50-1, 50-2, 50-3, ..., 50-m)는 각각의 제1스위치(51-1, 51-2, 51-3, ..., 51-m)의 동작과 클락 신호(CLK)에 기초하여 제1 출력 단자(Q)의 출력 신호 또는 제2 출력 단자(QB)의 출력 신호를 수신하여 래치한다.
각각의 제1스위치(51-1, 51-2, 51-3,..., 51-m)는 동작 제어 신호(CT1 또는 CT1b)에 응답하여 각각의 래치(50-1, 50-2, 50-3, ..., 50-m)의 출력 신호 또는 반전 출력 신호를 각각의 래치(50-1, 50-2, 50-3, ..., 50-m)의 입력 신호로서 피드백한다.
예컨대, 상기 동작 제어 신호(CT1)가 제1 레벨을 갖는 경우 각각의 제1스위치(51-1, 51-2, 51-3, ..., 51-m)는 각각의 래치(50-1, 50-2, 50-3,..., 50-m)의 제2 출력 단자(QB)와 입력 단자(D)를 접속시키고, 상기 동작 제어 신호(CT1)가 제2 레벨을 갖는 경우, 각각의 제1스위치(51-1, 51-2, 51-3, ..., 51-m)는 각각의 래치(50-1, 50-2, 50-3, ..., 50-m)의 제1 출력 단자(Q)와 입력 단자(D)를 접속시킨 다.
따라서, 상기 업/다운 리플 카운터(35-1)는 제1레벨을 갖는 동작 제어 신호 (CT1)에 응답하여 카운트 동작을 수행하고, 제2레벨을 갖는 동작 제어 신호(CT1)에 응답하여 정지 동작, 예컨대 데이터 홀드 동작을 수행한다.
각각의 제2스위치 회로(53-1, 53-2, ..., 53-k)는 상기 제2제어 신호(DIR)에 응답하여 상기 각각의 래치 (50-1, 50-2, 50-3,...)의 제1 출력단자(Q) 또는 제2 출력 단자(QB)와 대응하는 다음 래치(50-2, 50-3, ..., 50-m)의 클락 단자(CK)와 접속시킨다.
예컨대, 각각의 제2스위치 회로(53-1과 53-2)는 제1레벨을 갖는 제2제어 신호(DIR)에 응답하여 각각의 래치(50-1과 50-2)의 제1 출력 단자(Q)를 대응되는 다음 래치(50-2와 50-3)의 클락 단자(CK)를 접속시키고, 제2레벨을 갖는 상기 제2제어 신호(DIR)에 응답하여 각각의 래치(50-1과 50-2)의 제2 출력 단자(QB)와 대응되는 다음 래치(50-2와 50-3)의 클락 단자(CK)를 접속시킨다.
따라서, 상기 업/다운 리플 카운터(35-1)는 제1레벨을 갖는 상기 제2제어 신호(DIR)에 응답하여 다운-카운트 동작을 수행하고, 제2레벨을 갖는 상기 제2제어 신호(DIR)에 응답하여 업-카운트 동작을 수행할 수 있다.
도 4는 본 발명의 다른 실시예에 따른 업/다운 리플 카운터의 회로도를 나타내고, 도 5는 도 4에 도시된 업/다운 리플 카운터를 구성하는 래치의 회로도이다. 도 4에 도시된 업/다운 리플 카운터(35-1)는 다수의 SR 플립 플롭들(55-1, 55-2, 55-3, ..., 55-m)로 구현된다.
도 4와 도 5를 참조하면, 상기 업/다운 리플 카운터(35-1)는 다수의 래치들 (55-1, 55-2, 55-3, ..., 55-m), 및 스위치 블락을 포함한다. 상기 스위치 블락은 다수의 스위치 회로들(57-1, 57-2,..., 57-k)을 포함한다.
각각의 래치(55-1, 55-2, 55-3,..., 55-m)는 동작 제어 신호(CT1)에 기초하여 카운트 동작 또는 정지 동작을 수행하고, 상기 제2제어 신호(DIR)에 기초하여 다운 카운트 동작 또는 업 카운트 동작을 수행한다.
상기 스위치 블락은, 제1레벨(예컨대, 로우 레벨)을 갖는 상기 제2제어 신호(DIR)에 응답하여, 상기 다수의 래치들(55-1, 55-2, 55-3,..., 55-m) 중에서 제1래치(55-1)의 출력 단자들(Q와 QB) 각각과 제2래치(55-2)의 입력 단자들(CK와 CKb) 각각을 접속하고, 상기 제2래치(55-2)의 출력 단자들(Q와 QB) 각각과 제3래치(55-3)의 입력 단자들 (CK와 CKb) 각각을 접속한다.
또한, 상기 스위치 블락은, 제2레벨(예컨대, 하이 레벨)을 갖는 상기 제2제어 신호(DIR)에 응답하여, 상기 제1래치(55-1)의 상기 출력 단자들(Q와 QB) 각각과 상기 제2래치(55-2)의 상기 입력 단자들(CK와 CKb) 각각을 크로스-접속하고 상기 제2래치(55-2)의 상기 출력 단자들(Q와 QB) 각각과 상기 제3래치(55-3)의 상기 입력 단자들(CK와 CKb) 각각을 크로스-접속한다.
예컨대, 상기 제1스위치 회로(57-1)는 제1레벨을 갖는 제2제어 신호(DIR)에 응답하여 제1래치(55-1)의 출력 단자들(Q와 QB) 각각을 제2래치(55-2)의 입력 단자들(CK와 CKb) 각각을 접속시키고, 상기 제2 스위치 회로(57-2)는 제1레벨을 갖는 제2제어 신호(DIR)에 응답하여 상기 제2래치(55-2)의 출력 단자들(Q와 QB) 각각을 제3래치(55-3)의 입력 단자들(CK와 CKb) 각각을 접속시킨다. 따라서, 상기 업/다운 리플 카운터(35-1)는 다운 카운트 동작을 수행한다.
또한, 상기 제1스위치 회로(57-1)는 제2레벨을 갖는 제2제어 신호(DIR)에 응답하여 상기 제1래치(55-1)의 출력 단자들(Q와 QB) 각각과 상기 제2래치(55-2)의 입력 단자들(CK와 CKb) 각각을 크로스-접속시키고, 상기 제2 스위치 회로(57-2)는 제2레벨을 갖는 제2제어 신호(DIR)에 응답하여 상기 제2래치(55-2)의 출력 단자들 (Q와 QB) 각각과 제3래치(55-3)의 입력 단자들(CK와 CKb) 각각을 크로스-접속시킨다. 따라서, 상기 업/다운 리플 카운터(35-1)는 업-카운트 동작을 수행한다.
각각의 래치(55-1, 55-2, 55-3, 55-m)의 구조 및 동작은 서로 동일하므로, 도 4와 도 5를 참조하여 제2래치(55-2)의 동작을 설명한다.
상기 래치(55-2)는 직렬로 접속된 두 개의 인버터들을 이용하여 구현된 에지 트리거드 래치(59)와 다수의 NMOSFET들(N1 ~ N11)로 구현된 레벨 제어 회로(61)를 포함한다. 레벨 제어 회로(61)는 동작 제어 신호(CT1)와 상보 동작 제어 신호 (CT1b), 및 이전 래치(55-1)의 출력 단자들(Q와 QB)을 통하여 입력된 신호들 (Phi1과 Phi2) 각각의 전압 레벨에 기초하여 에지 트리거드 래치(59)의 출력 단자들(Q 및 Qb) 각각의 전압 레벨을 제어한다.
제1NMOSFET(N1), 및 제2NMOSFET(N2)는 제2레벨을 가지는 동작 제어 신호 (CT1)에 응답하여 턴온되므로, 제1노드(ND1)와 제2노드(ND2) 각각의 전압은 접지 전압이 된다.
따라서, 제3NMOSFET(N3)와 제4NMOSFET(N4) 각각은 제1노드(ND1)와 제2노드 (ND2) 각각의 전압에 응답하여 오프되므로, 에지 트리거드 래치(59)의 출력 단자들(Q와 QB)각각은 이전에 래치된 각각의 데이터를 홀드한다.
그러나, 동작 제어 신호(CT1)가 제1레벨일 때, 제1NMOSFET(N1)와 제2NMOSFET (N2)는 제1레벨을 가지는 동작 제어 신호(CT1)에 응답하여 오프되고, 제5NMOSFET (N5)와 제6NMOSFET(N6)는 제2레벨을 가지는 상보 동작 제어 신호(CT1b)에 응답하여 턴-온된다.
에지 트리거드 래치(59)는 제1레벨 제어 신호(Phi1)가 제1레벨일 때 이전에 래치한 데이터를 유지하고 제1레벨 제어 신호(Phi1)가 제1레벨에서 제2레벨로 천이하는 순간에 이전에 래치된 데이터 값들 각각을 반전시킨다. 이러한 동작에 기초하여, 업/다운 리플 카운터(35-1)는 업 카운트 동작 또는 다운 카운트 동작을 수행할 수 있다.
예컨대, 제9NMOSFET(N9)와 제10NMOSFET(N10)는 제1레벨을 갖는 제1레벨 제어 신호(Phi1)에 응답하여 오프되므로, 제7NMOSFET(N7)와 제8NMOSFET(N8)가 제2레벨을 갖는 제2레벨 제어 신호(Phi2)에 응답하여 턴-온되더라도 에지 트리거드 래치 (59)의 출력 단자들(Q 및 QB) 각각의 전압 레벨은 변하지 않는다. 따라서, 에지 트리거드 래치(59)는 제1레벨 제어 신호(Phi1)가 제1레벨일 때, 이전에 래치한 각각의 데이터를 그대로 유지한다.
그러나, 제1레벨 제어 신호(Phi1)가 제1레벨에서 제2레벨로 천이하는 순간, 제9NMOSFET(N9)와 제10NMOSFET(N10)는 제2레벨을 갖는 제1레벨 제어 신호(Phi1)에 응답하여 턴-온되므로, 에지 트리거드 래치(59)의 출력 단자들(Q와 QB) 각각의 전 압 레벨은 토글한다.
예컨대, 에지 트리거드 래치(59)의 출력 단자(Q)의 전압 레벨이 하이 레벨일 때, 제1레벨 제어 신호(Phi1)가 제1레벨에서 제2레벨로 천이하는 순간 NMOSFET들 (N4와 N10)각각은 턴-온되므로 에지 트리거드 래치(59)의 출력 단자(Q)의 전압 레벨은 하이 레벨에서 로우 레벨로 천이하고 에지 트리거드 래치(59)의 상보 출력 단자(QB)의 전압 레벨은 로우 레벨에서 하이 레벨로 천이한다.
반대로, 에지 트리거드 래치(59)의 상보 출력 단자(QB)의 전압 레벨이 하이 레벨일 때, 제1레벨 제어 신호(Phi1)가 제1레벨에서 제2레벨로 천이하는 순간 NMOSFET들(N3와 N9)각각은 턴-온되므로 에지 트리거드 래치(59)의 상보 출력 단자 (QB)의 전압 레벨은 하이 레벨에서 로우 레벨로 천이하고 에지 트리거드 래치(59)의 출력 단자(Q)의 전압 레벨은 로우 레벨에서 하이 레벨로 천이한다.
제11NMOSFET(N11)은 제2레벨을 갖는 리셋 신호(RES)에 응답하여 턴-온된다. 따라서 에지 트리거드 래치(59)의 출력 단자(Q)의 전압 레벨은 접지 레벨로 된다.
도 6은 다수의 메모리 장치들을 포함하는 메모리 체인의 실시예를 나타낸다. 도 6을 참조하면, 상기 메모리 체인은 직렬로 접속된 다수의 메모리 장치들(37-1, 37-2, ..., 37-n)을 포함한다.
상기 메모리 체인은 다수의 제1래치들(63-1, 63-2, ...,63-n), 다수의 제2래치들(67-1, 67-2, ...), 다수의 제1스위치들(65-1, 65-2, ..., 65-n), 다수의 제2스위치들(69-1, 69-2, ...), 및 다수의 제3스위치들(71-1, 71-2, ..., 71-k)을 포함한다.
각각의 제1스위치(65-1, 65-2, ..., 65-n)는 도 2에 도시된 각각의 업/다운 리플 카운터(35-1, 35-2, 35-3, ..., 35-n)로부터 출력되는 카운트 값들 중에서 LSB(CNT1[0], CNT2[0], ..., CNTn[0])을 수신하고, 수신된 LSB(CNT1[0], CNT2[0], ..., CNTn[0])을 제2레벨을 가지는 제3제어 신호(TX1)에 응답하여 각각의 제1래치(63-1, 63-2, ..., 63-n)로 출력한다.
각각의 제1래치(63-1, 63-2, ..., 63-n)는 수신된 LSB(CNT1[0], CNT2[0], ..., CNTn[0])을 래치 신호(LAT)에 응답하여 래치한다. 상기 래치 신호(LAT)는 제3제어 신호(TX1)와 제4제어 신호(TX2)의 조합, 예컨대 부정 논리합에 기초하여 발생될 수 있다.
래치(63-1)에 래치된 LSB(CNT1[0])는 제4제어 신호(TX2)와 제4상보 제어 신호(TX2b)에 응답하여 래치(67-1)를 경유하여 다음 래치(63-2)로 전송되고 이와 동시에 래치(63-2)에 래치된 LSB(CNT2[0])는 제4제어 신호(TX2)와 제4상보 제어 신호 (TX2b)에 응답하여 래치(67-2)를 경유하여 다음 래치로 전송된다.
즉, 마지막 래치(63-n)를 제외한 각각의 제1래치(63-1, 63-2, ...) 에 래치된 LSB(CNT1[0], CNT2[0], ...)는 래치 신호(LAT)와 제4상보 제어신호(TX2b)에 응답하여 각각의 제2래치(67-1, 67-2, ...)에 래치된 후, 각각의 제2래치(67-1, 67-2, ...)에 래치된 LSB(CNT1[0], CNT2[0], ...)는 제4제어 신호(TX2)에 응답하여 첫번째 래치(63-1)를 제외한 각각의 제1래치(63-1, 63-2, ..., 63-n)에 래치된다.
메모리 체인 방식으로 직렬로 접속된 각각의 메모리 장치(37-1, 37-2, ..., 37-n)는 제3제어신호(TX1)와 래치 신호(LAT)에 응답하여 각각의 업/다운 리플 카운 터(35-1, 35-2, 35-3, ..., 35-n)로부터 출력되는 각각의 LSB(CNT1[0], CNT2[0], ..., CNTn[0])을 래치한 후, 제4제어 신호(TX2)와 제4상보 제어신호(TX2b)와 래치 신호(LAT)에 응답하여 각각의 메모리 장치(37-1, 37-2, 37-3, ..., 37-n)에 래치된 LSB(CNT1[0], CNT2[0],...CNTn[0])을 다음 메모리 장치(37-2, 37-3, ..., 37-n)로 순차적으로 쉬프트시킨다.
즉, 도 1을 참조하여 설명한 일반적인 CMOS 이미지 센서에서는 데이터 버스 (DBUS) 통하여 각각의 데이터, 즉, 카운트 값들이 출력 되지만, 본 발명의 실시예에 따른 CMOS 이미지 센서에서는 각각의 메모리 체인을 이용하여 각각의 카운트 값을 순차적으로 쉬프트시켜 시리얼로 출력한다. 따라서 본 발명의 실시예에 따른 CMOS 이미지 센서의 데이터 전송 속도는 증가한다.
도 7은 다수의 메모리 장치들을 포함하는 메모리 체인의 다른 실시예를 나타내고, 도 8은 도 7에 도시된 메모리 장치의 회로를 나타낸다.
도 7과 도 8을 참조하면, 각각의 업/다운 리플 카운터(35-1, 35-2, 35-3, ..., 35-n)의 카운트 값들 중에서 LSB를 처리하기 위한 메모리 체인은 서로 직렬로접속된 다수의 메모리 장치들(37-1, 37-2,..., 37-n)을 포함한다.
각각의 메모리 장치(37-1, 37-2, ..., 37-n)는 제3제어 신호(TX1)와 각각의 래치(55-1, 55-2, 55-3, ..., 55-n)에 래치된 각각의 데이터(Q와 QB)에 응답하여 각각의 래치(55-1, 55-2, 55-3, ..., 55-n)에 래치된 각각의 데이터(Q와 QB)를 래치한다.
메모리 장치(37-2)는 레벨 트리거드 래치(81)와 레벨 제어 회로(83)을 포함 한다. 레벨 트리거드 래치(81)는 직렬로 접속된 두 개의 인버터들을 포함하며, 레벨 제어 회로(83)는 다수의 NMOSFET들(N12~N21)을 포함한다.
레벨 제어 회로(83)는 제3제어신호(TX1)와 각각의 래치(55-1, 55-2, 55-3, ..., 55-n)로부터 출력된 출력 신호들 각각에 응답하여 레벨 트리거드 래치(81)의 각각의 출력 단자(Q와 QB)의 전압 레벨을 조절한다.
예컨대, 래치(55-2)의 출력 단자(Q)의 전압 레벨이 하이 레벨이고 상보 출력 단자(QB)의 전압 레벨이 로우 레벨이고 제3제어신호(TX1)의 레벨이 하이 레벨인 경우, 각각의 NMOSFET(N12, N14, 및 N15)는 턴-온되고 NMOSFET(N13)은 턴-오프된다. 따라서, 레벨 트리거드 래치(81)의 상보 출력 단자(QB)의 전압 레벨이 로우 레벨로 되므로 레벨 트리거드 래치(81)의 출력 단자(Q)의 전압 레벨은 하이 레벨로 된다.
또한, 래치(55-2)의 출력 단자(Q)의 전압 레벨이 로우 레벨이고 상보 출력 단자(QB)의 전압 레벨이 하이 레벨이고 제3제어신호(TX1)의 레벨이 하이 레벨인 경우, 각각의 NMOSFET(N13, N14, 및 N15)는 턴-온되고 NMOSFET(N12)은 턴-오프된다. 따라서, 레벨 트리거드 래치(81)의 출력 단자(Q)의 전압 레벨이 로우 레벨로 되므로 레벨 트리거드 래치(81)의 상보 출력 단자(QB)의 전압 레벨은 하이 레벨로 된다.
마지막 메모리 장치(37-n)를 제외한 각각의 메모리 장치(37-1, 37-2, ...)는 제4제어신호(TX2)에 응답하여 다음 메모리 장치(37-2, ..., 37-n)로 래치된 데이터를 쉬프트한다.
예컨대, 메모리 장치(37-1)의 출력 단자(Q)의 전압 레벨이 하이 레벨이고 상 보 출력 단자(QB)의 전압 레벨이 로우 레벨이고, 래치(55-2)의 출력 단자(Q)의 전압 레벨이 로우 레벨이고 상보 출력 단자(QB)의 전압 레벨이 하이 레벨인 경우, 레벨 트리거드 래치(81)의 출력 단자(Q)의 전압 레벨은 로우 레벨이고 레벨 트리거드 래치(81)의 상보 출력 단자(Q)의 전압 레벨은 하이 레벨이다.
제4상보 제어신호(TX2b)가 하이 레벨을 갖는 경우, 노드(ND3)의 전압 레벨은 하이 레벨이고 노드(ND4)의 전압 레벨은 로우 레벨이다. 제4제어 신호(TX2)가 로우 레벨에서 하이 레벨로 천이하는 경우, 레벨 트리거드 래치(81)의 상보 출력 단자(QB)의 전압 레벨은 하이 레벨에서 로우 레벨로 천이한다. 따라서, 레벨 트리거드 래치(81)의 출력 단자(Q)의 전압 레벨은 로우 레벨에서 하이 레벨로 천이한다. 즉, 메모리 장치(37-1)에 래치된 각각의 데이터는 제4상보 제어신호(TX2b)와 제4제어 신호(TX2)에 응답하여 메모리 장치(37-2)로 쉬프트된다.
즉, 각각의 메모리 장치(37-1, 37-2, ..., 37-n)는 제3제어신호(TX1)와 각각의 래치(55-1, 55-2, 55-3, ..., 55-n)에 래치된 각각의 데이터에 응답하여 각각의 래치(55-1, 55-2, 55-3, ..., 55-n)에 래치된 각각의 데이터를 래치하고, 마지막 메모리 장치(37-n)을 제외하고 각각의 메모리 장치(37-1, 37-2, 37-3, ...)에 래치된 각각의 데이터는 제4상보 제어신호(TX2b)와 제4제어신호(TX2b)에 응답하여 다음 메모리 장치(37-2, ..., 37-n)로 쉬프트된다.
본 발명의 실시예에 따른 이미지 센서는 도 4와 도 8에 도시된 바와 같이 SR 플립 플롭들을 사용함으로써, 마스터 슬래이브 D-플립 플롭을 사용하는 종래의 이미지 센서에 비하여 트랜지스터들의 개수를 현저히 감소시킬 수 있다. 따라서 이미 지 센서의 칩 사이즈를 줄일 수 있는 효과가 있다.
또한, 본 발명의 실시 예에 따른 이미지 센서는 메모리 체인을 사용함으로써 각각의 업/다운 리플 카운터로부터 출력된 각각의 데이터를 상기 메모리 체인을 통하여 쉬프트 시키고, 마지막 메모리 장치를 통하여 시리얼로 출력함으로써 데이터 버스의 로드를 줄일 수 있다. 따라서 이미지 센서의 데이터 출력 속도를 향상 시킬 수 있다.
도 1은 일반적인 CMOS 이미지 센서의 개략적인 블락도를 나타낸다.
도 2는 본 발명의 실시예에 따른 CMOS 이미지 센서의 개략적인 블락도를 나타낸다.
도 3은 본 발명의 일 실시예에 따른 리플 카운터의 회로도를 나타낸다.
도 4는 본 발명의 다른 실시예에 따른 리플 카운터의 회로도를 나타낸다.
도 5는 도 4에 도시된 리플 카운터의 래치의 회로도를 나타낸다.
도 6은 다수의 메모리 장치들을 포함하는 메모리 체인의 실시예를 나타낸다.
도 7은 다수의 메모리 장치들을 포함하는 메모리 체인의 다른 실시예를 나타낸다.
도 8은 도 7에 도시된 메모리 장치의 회로도를 나타낸다.

Claims (17)

  1. 제1제어 신호와 제2제어신호를 발생하는 컨트롤러; 및
    각각이 상기 제1제어 신호의 적어도 일부에 기초하여 발생한 다수의 동작 제어 신호들 각각에 응답하여 정지 동작 또는 카운트 동작을 수행하고, 상기 제2제어 신호에 응답하여 상기 카운트 동작을 업-카운트 동작 또는 다운 카운트 동작으로 수행하는 다수의 업/다운 리플 카운터들을 포함하며,
    상기 다수의 업/다운 리플 카운터들 각각은,
    래치; 및
    상기 다수의 동작 제어 신호들 중에서 대응되는 동작 제어 신호에 응답하여 상기 래치의 출력 단자 또는 상보 출력 단자를 상기 래치의 입력 단자와 접속하고, 상기 제2제어 신호에 응답하여 이전 래치의 출력 단자 또는 상보 출력 단자와 상기 래치의 클락 단자를 접속하고 상기 래치의 출력 단자 또는 상보 출력 단자와 다음 래치의 클락 단자를 접속하는 스위치 블락을 포함하는 이미지 센서.
  2. 제1항에 있어서, 상기 이미지 센서는,
    각각이 상기 컨트롤러로부터 출력되는 제3제어 신호와 제4제어 신호에 응답하여 상기 다수의 업/다운 리플 카운터들 각각으로부터 출력되는 카운트 값들 각각을 수신하고 수신된 카운트 값들 각각을 쉬프트하는 다수의 메모리 체인들을 더 포함하는 이미지 센서.
  3. 삭제
  4. 제1제어 신호와 제2제어신호를 발생하는 컨트롤러; 및
    각각이 상기 제1제어 신호의 적어도 일부에 기초하여 발생한 다수의 동작 제어 신호들 각각에 응답하여 정지 동작 또는 카운트 동작을 수행하고, 상기 제2제어 신호에 응답하여 상기 카운트 동작을 업-카운트 동작 또는 다운 카운트 동작으로 수행하는 다수의 업/다운 리플 카운터들을 포함하며,
    상기 다수의 업/다운 리플 카운터들 각각은,
    N(N>2인 자연수)개의 래치들; 및
    상기 다수의 동작 제어 신호들 중에서 대응되는 동작 제어 신호에 응답하여 상기 N개의 래치들 각각의 출력 신호 또는 상보 출력 신호를 상기 N개의 래치들 각각의 입력 신호로서 피드백하고, 상기 제2제어신호에 응답하여 상기 N개의 래치들 각각의 출력 단자 또는 상보 출력 단자와 상기 N개의 래치들 각각의 다음 래치의 클락 단자와 접속하는 스위치 블락을 포함하는 이미지 센서.
  5. 제1제어 신호와 제2제어신호를 발생하는 컨트롤러; 및
    각각이 상기 제1제어 신호의 적어도 일부에 기초하여 발생한 다수의 동작 제어 신호들 각각에 응답하여 정지 동작 또는 카운트 동작을 수행하고, 상기 제2제어 신호에 응답하여 상기 카운트 동작을 업-카운트 동작 또는 다운 카운트 동작으로 수행하는 다수의 업/다운 리플 카운터들을 포함하며,
    상기 다수의 업/다운 리플 카운터들 각각은,
    다수의 래치들; 및
    상기 제2제어신호에 응답하여 상기 다수의 래치들 중에서 제1 래치의 출력 단자들 각각과 제2 래치의 입력 단자들 각각을 접속하고 상기 제2 래치의 출력 단자들 각각과 제3 래치의 입력 단자들 각각을 접속하거나 또는 상기 제1 래치의 상기 출력 단자들 각각과 상기 제2 래치의 상기 입력 단자들 각각을 크로스-접속하고 상기 제2 래치의 상기 출력 단자들 각각과 상기 제3 래치의 상기 입력 단자들 각각을 크로스-접속하는 스위치 블락을 포함하는 이미지 센서.
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 제1제어신호와 제2제어 신호를 발생하기 위한 컨트롤러;
    각각이 기준 신호와 다수의 픽셀들 각각으로부터 출력된 이미지 신호를 비교하고 비교 신호를 출력하는 다수의 비교 회로들;
    각각이 상기 제1제어신호와 상기 다수의 비교 회로들 각각으로부터 출력된 비교 신호에 응답하여 동작 제어 신호를 발생하는 다수의 동작 제어 신호 발생 회로들; 및
    각각이 상기 다수의 동작 제어 신호 발생 회로들 각각으로부터 출력된 상기 동작 제어 신호에 응답하여 정지 동작 또는 카운트 동작을 수행하고, 상기 제2제어 신호에 응답하여 상기 카운트 동작을 업-카운트 동작 또는 다운 카운트 동작으로 수행하는 다수의 업/다운 리플 카운터들을 포함하며,
    상기 다수의 업/다운 리플 카운터들 각각은,
    래치; 및
    상기 다수의 동작 제어 신호들 중에서 대응되는 동작 제어 신호에 응답하여 상기 래치의 출력 단자 또는 상보 출력 단자를 상기 래치의 입력 단자와 접속하고, 상기 제2제어 신호에 응답하여 이전 래치의 출력 단자 또는 상보 출력 단자와 상기 래치의 클락 단자를 접속하고 상기 래치의 출력 단자 또는 상보 출력 단자와 다음 래치의 클락 단자를 접속하는 스위치 블락을 포함하는 이미지 센서.
  11. 제10항에 있어서, 상기 이미지 센서는,
    각각이 상기 컨트롤러로부터 출력되는 제3제어 신호와 제4제어 신호에 응답하여 상기 다수의 업/다운 리플 카운터들 각각으로부터 출력되는 카운트 값들 각각을 수신하고 수신된 카운트 값들 각각을 쉬프트하는 다수의 메모리 체인들을 포함하는 이미지 센서.
  12. 제10항에 있어서, 상기 이미지 센서는,
    상기 기준 신호인 램프 신호 또는 DC 신호를 발생하기 위한 기준 신호 발생기를 더 포함하는 이미지 센서.
  13. 삭제
  14. 삭제
  15. 삭제
  16. 다수의 업/다운 리플 카운터들 각각이 컨트롤러로부터 출력된 제1제어 신호의 적어도 일부에 기초하여 발생한 다수의 동작 제어 신호들 각각에 응답하여 정지 동작 또는 카운트 동작을 수행하는 단계; 및
    상기 다수의 업/다운 리플 카운터들 각각이 상기 컨트롤러로부터 출력된 제2제어 신호에 응답하여 상기 카운트 동작을 업-카운트 동작 또는 다운 카운트 동작으로 수행하는 단계를 포함하며,
    상기 다수의 업/다운 리플 카운터들 각각은,
    스위치 블록을 이용하여, 상기 다수의 동작 제어 신호들 중에서 대응되는 동작 제어 신호에 응답하여 래치의 출력 단자 또는 상보 출력 단자를 상기 래치의 입력 단자와 접속하고, 상기 제2제어 신호에 응답하여 이전 래치의 출력 단자 또는 상보 출력 단자와 상기 래치의 클락 단자를 접속하고 상기 래치의 출력 단자 또는 상보 출력 단자와 다음 래치의 클락 단자를 접속하는 이미지 센서의 동작 방법.
  17. 삭제
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