CN101378465A - 具有纹波计数器的图像传感器及操作图像传感器的方法 - Google Patents

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Abstract

图像传感器的示范实施例可以包括控制器和多个上/下波纹计数器。所述控制器可以生成第一控制信号和第二控制信号。每个所述上/下波纹计数器可以响应于至少部分基于所述第一控制信号而生成的多个操作控制信号中对应的一个操作控制信号来执行停止操作或计数操作。基于所述第二控制信号，所述计数操作可以是上计数操作或下计数操作。图像传感器还可以包括多个存储器链。每个所述存储器链可以接收从上/下波纹计数器输出的计数值，并可以响应于从控制器输出的第三控制信号和第四控制信号来移动所接收的计数值。

Description

具有纹波计数器的图像传感器及操作图像传感器的方法
相关申请的交叉引用
本发明要求2007年8月29日在韩国知识产权局提交的韩国专利申请10-2008-0086980的权益，通过引用将其公开内容整体并入于此。
技术领域
示范实施例涉及图像传感技术，且更具体地，涉及具有上/下纹波计数器的CMOS图像传感器，该上/下纹波计数器可以防止在计数操作期间的数据改变。而且，示范实施例涉及一种CMOS图像传感器，其可以允许减小被包括在CMOS图像传感器中的模拟-数字转换电路的尺寸，并增加CMOS图像传感器的操作速度。
背景技术
半导体设备的图像传感器通常将光学图像转换为电信号。使用电荷的耦合的电荷耦合设备(CCD)和CMOS图像传感器(CIS)被广泛地用作图像传感器。通常，因为CIS通常可以实现低电压操作，并相比于CCD消耗更少的功率，因此其被广泛地用在各种领域中。而且，一些人认为使用标准CMOS工艺的CIS有利于集成，且将来可以在许多领域中取代CCD。
CIS不像CCD，CIS需要将从有源像素传感器(APS)阵列输出的模拟信号转换为数字信号的操作。因此，为了转换，CIS使用模拟-数字转换器(ADC)。
例如，CIS根据传统的模拟-数字转换方法可以包括单ADC类型和/或列ADC类型。单ADC类型通过使用高速操作的单ADC，在期望和/或预定时间段内将从所有列输出的模拟像素信号转换为数字信号。单ADC可以具有减小嵌入了ADC的芯片的尺寸的优点。但是，由于单ADC通常在高速操作，因此功耗通常高。
在列ADC类型中，为每列布置具有简单结构的ADC。因此，功耗通常小于单ADC类型的功耗。但是，嵌入了ADC的芯片的尺寸随着APS阵列的列的数量增加而增加。
图1是示意地例示传统CMOS图像传感器的方框图。参考图1，CMOS图像传感器1包括定时控制器3、行驱动器5、APS阵列7、参考电压发生器9和多个ADC 11-1、11-2、11-3......、11-n，其中“n”是自然数。控制逻辑生成多个控制信号(DIR、CLK、TX1和TX2)。
每个ADC包括比较器、上/下波纹计数器和存储器设备。参考图1，ADC11-1包括比较器13-1、上/下波纹计数器15-1和存储器设备17-1；ADC11-2包括比较器13-2、上/下波纹计数器15-2和存储器设备17-2；ADC11-3包括比较器13-3、上/下波纹计数器15-3和存储器设备17-3；......；ADC11-n包括比较器13-n、上/下波纹计数器15-n和存储器设备17-n。
每个比较器13-1、13-2、13-3......13-n接收通过APS阵列7的每列输出的像素信号与从参考电压发生器9输出的斜坡信号Vramp，将其进行比较，并输出比较的结果。
每个上/下波纹计数器15-1、15-2、15-3......15-n基于时钟信号CLK，对从每个比较器13-1、13-2、13-3......13-n输出的比较信号的状态转换时间进行计数。每个上/下波纹计数器15-1、15-2、15-3......15-n操作为上计数器或下计数器。可以基于可能从控制逻辑输出的方向信号DIR来确定上/下波纹计数器是操作为上计数器还是下计数器。在上/下波纹计数器15-1、15-2、15-3......15-n中，问题在于上/下波纹计数器15-1、15-2、15-3......15-n的输出值(例如计数值)在计数操作被切换为停止操作(反之亦然)的时刻改变。
存储器设备17-1、17-2、17-3......17-n接收并存储分别从上/下波纹计数器15-1、15-2、15-3......15-n输出的计数值。存储器设备17-1、17-2、17-3......17-n可以响应于由控制逻辑提供的第一传输控制信号TX1来接收和存储计数值，并可以响应于由控制逻辑提供的第二传输控制信号TX2来经由数据总线DBUS通过传感器放大器19输出所存储的计数值。
由多个触发器来实现每个上/下波纹计数器15-1、15-2、15-3......15-n和每个存储器设备17-1、17-2、17-3......17-n。例如，每个上/下波纹计数器15-1、15-2、15-3......15-n和每个存储器设备17-1、17-2、17-3......17-n包括与数据位数一样多的触发器，用于将像素信号转换为数字信号。而且，随着APS阵列7的分辨率增加，APS阵列7的列的数量增加。因此，由ADC占据的面积的大小随着APS阵列7增加而增加。类似地，由上/下波纹计数器15-1、15-2、15-3......15-n和存储器设备17-1、17-2、17-3......17-n占据的面积的大小随着APS阵列7增加而增加。
仍然参考图1，存储器设备17-1、17-2、17-3......17-n经由DBUS向传感器放大器19分别输出从上/下波纹计数器15-1、15-2、15-3......15-n输出的计数值。传感器放大器19检测并放大接收到的计数值，并输出放大的结果。
如图1所示，分别被包括在ADC 11-1、11-2、11-3......11-n中的每个存储器设备17-1、17-2、17-3......17-n使用DBUS输出计数值。考虑到传感器放大器19，DBUS接收相对大的负荷。从每个存储器设备17-1、17-2、17-3......17-n输出的计数值的传输速度随着负荷增加而降低。因此，需要一种增加从每个存储器设备17-1、17-2、17-3......17-n传输到传感器放大器19的数据的速度的方法。
发明内容
示范实施例可以通过减小CMOS图像传感器的ADC的尺寸来减小CMOS图像传感器的芯片尺寸，并可以提供具有减小的芯片尺寸的CMOS图像传感器。
示范实施例提供一种防止在当计数操作被切换为停止操作(反之亦然)的切换时刻上/下波纹计数器中的计数值的改变的方法。
示范实施例可以减小支持CMOS图像传感器的APS阵列的上/下波纹计数器和存储器设备所使用和/或需要的布局面积。
示范实施例可以增加与CMOS图像传感器的存储器设备相关联的数据传输速度。
示范实施例提供一种图像传感器。该图像传感器可以包括：控制器，生成第一控制信号和第二控制信号；以及多个上/下波纹计数器，接收多个操作控制信号。所述多个操作控制信号至少部分基于所述第一控制信号。所述多个上/下波纹计数器中的每个上/下波纹计数器响应于所述多个操作控制信号中对应的一个操作控制信号来执行停止操作或计数操作。取决于所述第二控制信号，计数操作可以是上计数操作或下计数操作。
根据示范实施例，所述图像传感器还包括多个存储器链。每个所述存储器链响应于从所述控制器输出的第三控制信号和第四控制信号，接收从所述多个上/下波纹计数器的每个输出的计数值，并移动所接收的计数值。
根据示范实施例，每个所述上/下波纹计数器可以包括锁存器和开关块。所述锁存器可以具有输入端、输出端和互补输出端(complementary)以及时钟端。所述开关块响应于所述操作控制信号中对应的一个操作控制信号来将所述锁存器的输出端或互补输出端连接到所述锁存器的输入端；响应于所述第二控制信号来将前一锁存器的输出端或互补输出端连接到所述锁存器的时钟端；以及响应于所述第二控制信号来将所述锁存器的输出端或互补输出端连接到下一锁存器的时钟端。
根据示范实施例，每个所述上/下波纹计数器可以包括：N个锁存器，其中N>2且N是自然数；以及开关块。所述开关块可以响应于所述操作控制信号中对应的一个操作控制信号，反馈所述N个锁存器中的每个锁存器的输出信号或互补输出信号作为所述N个锁存器中的每个锁存器的输入信号，并可以响应于所述第二控制信号，将所述N个锁存器中的每个锁存器的输出端或互补输出端连接到所述N个锁存器中的每个锁存器的下一锁存器的时钟端。
根据示范实施例，每个所述上/下波纹计数器可以包括多个锁存器以及开关块。所述开关块可以连接第一锁存器的每个输出端和第二锁存器的每个输入端、以及连接所述第二锁存器的每个输出端和第三锁存器的每个输入端，或者可以交叉连接(cross-connect)所述第一锁存器的每个输出端和所述第二锁存器的每个输入端、以及交叉连接所述第二锁存器的每个输出端和所述第三锁存器的每个输入端。每个所述锁存器可以是SR触发器。
根据示范实施例，所述第二锁存器可以包括：边缘触发锁存器，连接在所述第二锁存器的输出端和互补输出端之间；以及电平控制电路，基于所述操作控制信号中的对应的一个操作控制信号和通过所述第二锁存器的输入端输入的信号来控制所述第二锁存器的每个输出端的电压电平。
根据示范实施例，所述图像传感器可以包括多个逻辑门电路。每个所述逻辑门响应于所述第一控制信号和从多个像素中对应的一个像素输出的图像信号，来生成所述操作控制信号。例如，每个所述逻辑门电路可以是OR门电路。
根据示范实施例，图像传感器可以包括：控制器，用于生成第一控制信号和第二控制信号；多个比较电路；多个操作控制信号生成电路；以及多个上/下波纹计数器。每个所述比较电路可以比较参考信号和从多个像素中对应的一个像素输出的图像信号。所述多个操作控制信号生成电路中的每个操作控制信号生成电路可以响应于所述第一控制信号和从对应的比较电路输出的比较信号来生成操作控制信号。所述多个上/下波纹计数器中的每个上/下波纹计数器可以响应于从对应的操作控制信号生成电路输出的操作控制信号来执行停止操作或计数操作。取决于所述第二控制信号，计数操作可以是上计数操作或下计数操作。
根据示范实施例，图像传感器可以包括多个存储器链。所述多个存储器链中的每个存储器链响应于从所述控制器输出的第三控制信号和第四控制信号来接收和移动从每个所述上/下波纹计数器输出的每个计数值。
根据示范实施例，图像传感器可以包括参考信号发生器，其生成斜坡信号或DC信号作为参考信号。
另一示范实施例提供一种操作上/下波纹计数器的方法。该方法可以包括：提供第一控制信号和第二控制信号；响应于操作控制信号来执行停止操作和计数操作之一，所述操作控制信号至少部分基于所述第一控制信号；以及基于所述第二控制信号来执行所述计数操作作为上计数操作和下计数操作之一。
根据示范实施例，该方法还可以包括：比较参考信号和从像素输出的图像信号；输出比较信号；以及通过执行所述比较信号和所述第一控制信号的OR操作来生成所述操作控制信号。
再一示范实施例提供一种操作包括多个上/下波纹计数器的图像传感器的方法。该方法可以包括：向所述多个上/下波纹计数器提供第一控制信号和第二控制信号；给所述多个上/下波纹计数器中的每个上/下波纹计数器提供对应的操作控制信号，所述操作控制信号至少部分基于所述第一控制信号；响应于所述对应的操作控制信号，使得所述多个上/下波纹计数器中的每个上/下波纹计数器执行停止操作和计数操作之一；以及响应于所提供的第二控制信号，控制所述计数操作为上计数操作和下计数操作之一。
根据示范实施例，所述方法可以包括：向多个存储器链提供第三控制信号和第四控制信号；向所述多个存储器链输出所述上/下波纹计数器的计数值；以及基于所述第三控制信号和所述第四控制信号，控制所述计数值在所述多个存储器链内的接收和移动。
另一示范实施例提供一种图像传感器的模拟-数字转换器(ADC)块。所述ADC块可以包括多个模拟-数字转换器。每个所述模拟-数字转换器可以接收图像信号、参考信号和多个控制信号。另外，所述模拟-数字转换器的每个可以包括：比较电路，比较所述参考信号与所述图像信号；逻辑门，接收来自所述比较电路的比较信号和所述第一控制信号，并基于所述比较信号和所述第一控制信号来生成操作控制信号；上/下波纹计数器，接收所述操作控制信号和所述第二控制信号，如果所述操作控制信号是第一电平则停止操作，如果所述操作控制信号是第二电平且所述第二控制信号是第一电平则执行下计数操作，如果所述操作控制信号是第二电平且所述第二控制信号是第二电平则执行上计数操作；以及存储器设备，接收来自所述上/下波纹计数器的计数值、所述第三控制信号和所述第四控制信号，并基于所述第三控制信号和所述第四控制信号来输出所述计数值。
根据示范实施例，所述ADC块的所述多个模拟-数字转换器的存储器设备被串联连接以形成多个存储器链。响应于所述第三和第四控制信号来控制计数值在每个所述存储器链内的所述接收和移动。存储器链的数量对应于所述上/下波纹计数器的位数。
附图说明
依据以下参考附图的公开，示范实施例的上述和其他特征和优点将变得更明显，在附图中：
图1是传统CMOS图像传感器的方框图；
图2是CMOS图像传感器的示范实施例的方框图；
图3是波纹计数器的示范实施例的电路图；
图4是波纹计数器的另一示范实施例的电路图；
图5是图4的波纹计数器的锁存器的电路图；
图6是根据示范实施例的包括多个存储器设备的存储器链的电路图；
图7是根据另一示范实施例的包括多个存储器设备的存储器链的电路图；以及
图8是图7的存储器设备的电路图。
具体实施方式
现在将参考附图在下文中更充分地描述示范实施例。但是，实施例可以有许多不同的形式，且不应该被解释为被限制于在此阐述的示范实施例。而是，提供示范实施例以便使本公开更彻底和完整，且向本领域技术人员更充分地传递本公开的范围。
将理解，当组件被称为“在”另一组件“上”、“连接于”或“耦合于”另一组件时，它可能直接在另一组件上、直接连接于或耦合于该另一组件，或可以出现介入的组件。相反，当组件被称为“直接在”另一组件“上”、“直接连接于”或“直接耦合于”另一组件时，不存在介入的组件。如在此使用的，术语“和/或”可以包括相关列出的条目中的一个或多个条目的任何和所有组合。
将理解，虽然在此术语第一、第二、第三等可以被用来描述各种元件、组件、区域和/或部分，但这些元件、组件、区域和/或部分不应该被这些术语所限制。这些术语仅用于将一个元件、组件、区域或部分与另一元件、组件、区域或部分区分开来。因此，以下讨论的第一元件、组件、区域或部分可以被称为第二元件、组件、区域或部分，而不脱离示范实施例的教导。
在此使用的术语学是仅为了描述具体示范实施例的目的，而不意图限制。如在此使用的，单数形式“一”、“一个”和“该”也意图包括复数形式，除非上下文清楚地指示别的方式。还将理解，术语“包括”和/或“包含”当被用在本说明书中时，指定所阐述的特征、整数、步骤、操作、元件、和/或组件的存在，但不排除一个或多个其他特征、整数、步骤、操作、元件、和/或组件的存在或增加。
除非另外定义，在此使用的所有术语(包括技术和科学术语)具有与示范实施例所属的本领域技术人员所普遍理解的含义相同的含义。还将理解，诸如在普遍使用的词典中定义的那些术语的术语应该被解释为具有与其在相关技术的背景下它们的含义相一致的含义，且将不以理想或过分形式地解释，除非在此如此表述地定义了。
参考用于例示示范实施例的附图以便充分理解本公开、所公开的示范实施例的益处和由本公开的示范实施例所实现的目。以下提供参考附图的示范实施例的详细描述。注意，在附图中相同的附图标记指示相同的元件。
图2是CMOS图像传感器20的示范实施例的方框图。参考图2，CMOS图像传感器20包括定时控制器3、行驱动器5、有源像素传感器(APS)阵列7、参考信号发生器9、控制器(或控制逻辑)40和ADC块30。
定时控制器3生成多个控制信号以控制行驱动器5、参考信号发生器9、和控制器40的操作。行驱动器5基于从定时控制器3输出的地址信号生成多个控制信号RX、TX和Sel以控制在APS阵列7中实现的像素的操作。在APS阵列7中实现的每个像素向每列输出像素信号。示范的像素信号包括复位信号和图像信号。像素信号可以基于控制信号RX、TX和Sel。
参考信号发生器9可以生成斜坡信号Vramp或DC信号。基于从定时控制器3输出的控制信号，Vramp信号或DC信号可以是参考信号。
控制器40基于从定时控制器3输出的控制信号生成多个控制信号CNTSP、DIR、CLK、TX1和TX2以控制ADC块30。控制信号包括第一控制信号CNTSP和第二控制信号DIR以控制多个上/下波纹计数器35-1、35-2、35-3......35-n的操作，其中“n”是自然数。在ADC块30中实现该上/下波纹计数器以及以下描述的其他组件。第三控制信号TX1和第四控制信号TX2控制ADC块30中的每个存储器链的操作。控制器还向ADC块30提供时钟信号。
ADC块30包括多个单元ADC 31-1、31-2、31-3......31-n，其中“n”是自然数。每个单元ADC 31-1、31-2、31-3......31-n可以将从APS阵列7的列输出的模拟像素信号转换为数字信号。如图2所示，每个单元ADC 31-1、31-2、31-3......31-n分别包括：比较器13-1、13-2、13-3......13-n之一；多个OR电路33-1、33-2、33-3......33-n之一；上/下波纹计数器35-1、35-2、35-3......35-n之一；以及多个存储器设备37-1、37-2、37-3......37-n之一。
每个比较器13-1、13-2、13-3......13-n接收通过APS阵列7的列输出的像素信号和从参考电压发生器9输出的参考信号Vramp。每个比较器13-1、13-2、13-3......13-n比较所接收的像素信号和参考信号Vramp，并输出比较的结果。例如，如果参考信号Vramp的电压电平高于所接收的像素信号的电压电平，则比较器13-1输出具有第一电平例如低电平的信号或数据“0”。而且，如果参考信号Vramp的电压电平低于像素信号的电压电平，则比较器13-1输出具有第二电平例如高电平的信号或数据“1”。但是，根据输入端的极性，该结果可能相反。
每个OR电路33-1、33-2、33-3......33-n响应于从控制器40输出的第一控制信号CNTSP和从比较器13-1、13-2、13-3......13-n中对应的一个比较器输出的比较信号，来分别输出多个操作控制信号CT1、CT2、CT3......CTn之一。例如，当第一控制信号CNTSP和比较器13-1的输出信号的任何一个具有第二电平例如高电平时，OR电路33-1输出具有第二电平例如高电平的操作控制信号CT1。根据该示例，对应的上/下波纹计数器35-1执行以下将更详细讨论的停止操作。
每个上/下波纹计数器35-1、35-2、35-3......35-n响应于操作控制信号CT1、CT2、CT3......CTn中对应的一个操作控制信号来执行停止操作或计数操作。例如，每个上/下波纹计数器35-1、35-2、35-3......35-n响应于具有第一电平的、操作控制信号CT1、CT2、CT3......CTn中对应的一个操作控制信号来执行计数操作，并响应于具有第二电平的、操作控制信号CT1、CT2、CT3......CTn中对应的一个操作控制信号来执行停止操作。例如，第一电平可以是低电平，且第二电平可以是高电平，反之亦然。
而且每个上/下波纹计数器35-1、35-2、35-3......35-n响应于从控制器40输出的第二控制信号DIR来执行下计数操作或上计数操作。例如，每个上/下波纹计数器35-1、35-2、35-3......35-n响应于具有第一电平的第二控制信号DIR来执行下计数操作，且响应于具有第二电平的第二控制信号DIR来执行上计数操作，或反之亦然。
每个存储器设备37-1、37-2、37-3......37-n响应于第三和第四控制信号TX1和TX2，接收并存储从上/下波纹计数器35-1、35-2、35-3......35-n中对应的一个上/下波纹计数器输出的计数值的LSB(CNT1[0]、CNT2[0]、CNT3[0]......CNTn[0])。另外，每个存储器设备37-1、37-2、37-3......37-n响应于第三和第四控制信号TX1和TX2来顺序地移动所存储的LSB并向外部输出所移动的LSB。如前所述，第三和第四控制信号TX1和TX2可以被控制器40提供给存储器设备。
存储器链包括彼此串联连接的n个存储器设备37-1、37-2、37-3......37-n。因此，当每个上/下波纹计数器35-1、35-2、35-3......35-n是11位上/下计数器时，存储器链的数量是11。由于存储器设备37-1、37-2、37-3......37-n彼此串联连接，因此存储器链可以响应于第三和第四控制信号TX1和TX2来接收从上/下波纹计数器35-1、35-2、35-3......35-n输出的LSB(CNT1[0]、CNT2[0]、CNT3[0]......CNTn[0])，顺序地移动所接收的LSB，并输出所移动的LSB。
另一存储器链响应于第三和第四控制信号TX1和TX2来接收从上/下波纹计数器35-1、35-2、35-3......35-n输出的特定位(CNT1[1]、CNT2[1]、CNT3[1]......CNTn[1])，并顺序地移动所接收的特定位(CNT1[1]、CNT2[1]、CNT3[1]......CNTn[1])。而且，另一存储器链响应于第三和第四控制信号TX1和TX2来接收从上/下波纹计数器35-1、35-2、35-3......35-n输出的MSB(CNT1[10]、CNT2[10]、CNT3[10]......CNTn[10])，并顺序地移动所接收的MSB(CNT1[10]、CNT2[10]、CNT3[10]......CNTn[10])。
也就是说，每个存储器链响应于第三和第四控制信号TX1和TX2来移动从上/下波纹计数器35-1、35-2、35-3......35-n输出的计数值CNTn[0:10](n＝1、2......)。每个存储器链连续输出计数值的特定数位(particular digit)。
图3是上/下波纹计数器的示范实施例的电路图。由于每个上/下波纹计数器35-1、35-2、35-3......35-n的结构和操作是相同的，以下描述将集中于第一上/下波纹计数器35-1的结构和操作上。参考图2和3，上/下波纹计数器35-1包括多个锁存器50-1、50-2、50-3、......50-m以及多个开关电路，其中“m”是自然数。例如，上/下波纹计数器35-1可以包括11个锁存器。开关电路包括多个第一开关51-1、51-2、51-3......51-m和多个第二开关53-1、53-2、53-3......53-k，其中“k”是自然数且k<m。开关电路组成开关块。
每个锁存器50-1、50-2、50-3、......50-m基于第一开关51-1、51-2、51-3......51-m中对应的一个第一开关的操作和时钟信号CLK，来接收并锁存第一输出端Q的输出信号或第二输出端QB的输出信号。每个第一开关51-1、51-2、51-3......51-m响应于操作控制信号CT1或CT1b，来反馈锁存器50-1、50-2、50-3、......50-m中对应的一个锁存器的输出信号或反向的输出信号作为锁存器50-1、50-2、50-3、......50-m中该对应的一个锁存器的输入信号。
例如，当操作控制信号CT1具有第一电平时，每个第一开关51-1、51-2、51-3......51-m连接对应的锁存器50-1、50-2、50-3、......50-m的第二输出端QB和输入端D。当操作控制信号CT1具有第二电平时，每个第一开关51-1、51-2、51-3......51-m连接对应的锁存器50-1、50-2、50-3、......50-m的第一输出端Q和输入端D。
因此，上/下波纹计数器35-1响应于具有第一电平的操作控制信号CT1来执行计数操作，且响应于具有第二电平的操作控制信号CT1来执行停止操作。停止操作可以是例如数据保持操作。每个第二开关电路53-1、53-2、......53-k响应于第二控制信号DIR，来连接锁存器50-1、50-2、50-3、......50-m中对应的一个锁存器的第一输出端Q或第二输出端QB和串联连接的锁存器50-1、50-2、50-3、......50-m中的下一个锁存器的时钟端CK。
例如，第二开关电路53-1响应于具有第一电平的第二控制信号DIR，来连接锁存器50-1的第一输出端Q和锁存器50-2的时钟端CK；并且响应于具有第二电平的第二控制信号DIR，来连接锁存器50-1的第二输出端QB和锁存器50-2的时钟端CK。类似地，第二开关电路53-2响应于具有第一电平的第二控制信号DIR，来连接锁存器50-2的第一输出端Q和锁存器50-3的时钟端CK；并且响应于具有第二电平的第二控制信号DIR，来连接锁存器50-2的第二输出端QB和锁存器50-3的时钟端CK。因此，上/下波纹计数器35-1响应于具有第一电平的第二控制信号DIR来执行下计数操作，且响应于具有第二电平的第二控制信号DIR来执行上计数操作。
图4是根据另一示范实施例的波纹计数器的电路图。图5是构成图4的波纹计数器的锁存器的电路图。通过多个SR触发器55-1、55-2、55-3......55-m来实现图4所示的上/下波纹计数器35-1。参考图4和5，上/下波纹计数器35-1包括多个锁存器55-1、55-2、55-3、......55-m和开关块。开关块包括多个开关电路57-1、57-2......57-k。
每个锁存器55-1、55-2、55-3、......55-m可以基于操作控制信号CT1来执行计数操作或停止操作，且基于第二控制信号DIR来执行下计数操作或上计数操作。例如，开关块响应于具有第一电平的第二控制信号DIR，来连接第一锁存器55-1的输出端Q和第二锁存器55-2的输入端CK，以及连接第一锁存器55-1的输出端QB和第二锁存器55-2的输入端CKb。类似地，开关块响应于具有第一电平的第二控制信号DIR，来连接第二锁存器55-2的输出端Q和第三锁存器55-3的输入端CK，以及连接第二锁存器55-2的QB和第三锁存器55-3的输入端CKb。第一电平可以是低电平。
而且，开关块响应于具有第二电平的第二控制信号DIR，来交叉连接(cross-connect)第一锁存器55-1的输出端Q和QB和第二锁存器55-2的输入端CK和CKb。换句话说，开关块响应于具有第二电平的第二控制信号DIR，来连接第一锁存器55-1的输出端Q和第二锁存器55-2的输入端CKb，以及连接第一锁存器55-1的QB和第二锁存器55-2的输入端CK。另外，开关块响应于具有第二电平的第二控制信号DIR，来交叉连接第二锁存器55-2的输出端Q和QB和第三锁存器55-3的输入端CK和CKb。例如，第二电平可以是高电平。
作为更具体的例子，第一开关电路57-1响应于具有第一电平的第二控制信号DIR，连接第一锁存器55-1的输出端Q和第二锁存器55-2的输入端CK，以及连接第一锁存器55-1的输出端QB和第二锁存器55-2的输入端CKb。第二开关电路57-2响应于具有第一电平的第二控制信号DIR，连接第二锁存器55-2的输出端Q和第三锁存器55-3的输入端CK，以及连接第二锁存器55-2的输出端QB和第三锁存器55-3的输入端CKb。在该更具体的例子中，上/下波纹计数器35-1执行下计数操作。
而且，第一开关电路57-1响应于具有第二电平的第二控制信号DIR，来连接第一锁存器55-1的输出端Q和第二锁存器55-2的输入端CKb，以及连接第一锁存器55-1的输出端QB和第二锁存器55-2的输入端CK。第二开关电路57-2响应于具有第二电平的第二控制信号DIR，连接第二锁存器55-2的输出端Q和第三锁存器55-3的输入端CKb，以及连接第二锁存器55-2的输出端QB和第三锁存器55-3的输入端CK。在该更具体的例子中，上/下波纹计数器35-1执行上计数操作。
由于每个锁存器55-1、55-2、55-3、......55-m的结构和操作是相同的，因此下面的描述将集中于第二锁存器55-2的结构和操作上，作为参考图4和5的例子。锁存器55-2包括：边缘触发锁存器59，其可以通过使用彼此串联连接的两个反相器来实现；以及电平控制电路61，其可以由多个NMOSFETN1-N11来实现。电平控制电路61可以控制边缘触发锁存器59的输出端Q和QB的每个的电压电平。例如，电平控制电路61基于操作控制信号CT1、互补操作控制信号CT1b和通过前一锁存器55-1的输出端Q和QB输入的信号Phi1和Phi2的每个的电压电平，来控制边缘触发锁存器59的输出端Q和QB的电压电平。
如果第一和第二NMOSFET N1和N2响应于具有第二电平的操作控制信号CT1而导通，则第一和第二节点ND1和ND2的每个的电压变成地电压，如图5的示范电路图所示。另外，如果第三和第四NMOSFET N3和N4响应于第一和第二节点ND1和ND2的每个的电压而截止，则边缘触发锁存器59的输出端Q和QB的每个保持先前被锁存的数据。
但是，如果操作控制信号CT1是第一电平，则第一和第二NMOSFET N1和N2可以响应于具有第一电平的操作控制信号CT1而截止，且第五和第六NMOSFET N5和N6可以响应于具有第二电平的互补操作控制信号CT1b而导通。
当第一电平控制信号Phi1处于第一电平时，边缘触发锁存器59可以保持先前锁存的数据，且当第一电平控制信号Phi1从第一电平被移动到第二电平时，边缘触发锁存器59可以反转先前锁存的每个数据值。上/下波纹计数器35-1基于上述示范操作来执行上计数操作或下计数操作。例如，由于第九和第十NMOSFET N9和N10响应于具有第一电平的第一电平控制信号Phi1而截止，即使当第七和第八NMOSFET N7和N8响应于具有第二电平的第二电平控制信号Phi2而导通时，边缘触发锁存器59的输出端Q和QB的每个的电压电平也不改变。当第一电平控制信号Phi1处于第一电平时，边缘触发锁存器59可以照原样维持先前锁存的数据。但是，在第一电平控制信号Phi1从第一电平跳变为第二电平的时刻，第九和第十NMOSFET N9和N10响应于具有第二电平的第一电平控制信号Phi1而导通，从而使得边缘触发锁存器59的输出端Q和QB的每个的电压电平被触发(toggle)。
例如，当边缘触发锁存器59的输出端Q的电压电平处于高电平时，由于NMOSFET N4和N10的每个在第一电平控制信号Phi1从第一电平跳变为第二电平的时刻导通，因此，边缘触发锁存器59的输出端Q的电压电平从高电平跳变为低电平，且边缘触发锁存器59的互补输出端QB的电压电平从低电平移动到高电平。
相反，当边缘触发锁存器59的互补输出端QB的电压电平处于高电平时，由于NMOSFET N3和N9的每个在第一电平控制信号Phi1从第一电平移动到第二电平的时刻导通，因此，边缘触发锁存器59的互补输出端QB的电压电平从高电平移动到低电平，且边缘触发锁存器59的输出端Q的电压电平从低电平移动到高电平。
响应于具有第二电平的复位信号RES，第十一NMOSFET N11导通。因此，边缘触发锁存器59的输出端Q的电压电平在该示范操作中变成地电平。
图6是根据示范实施例的包括多个存储器设备的存储器链的电路图。参考图6，存储器链包括彼此串联连接的多个存储器设备37-1、37-2......37-n。存储器链包括：多个第一锁存器63-1、63-2......63-n；多个第二锁存器67-1、67-2......；多个第一开关65-1、65-2......65-n；多个第二开关69-1、69-2......；以及多个第三开关71-1、71-2......71-k。
每个第一开关65-1、65-2......65-n接收从图2的相应上/下波纹计数器35-1、35-2、35-3......35-n输出的计数值的相应LSB(CNT1[0]、CNT2[0]、CNT3[0]......CNTn[0])。例如，每个第一开关65-1、65-2......65-n响应于具有第二电平的第三控制信号TX1，来向第一锁存器63-1、63-2......63-n中对应的一个锁存器输出所接收的LSB(CNT1[0]、CNT2[0]、CNT3[0]......CNTn[0])。每个第一锁存器63-1、63-2......63-n响应于锁存信号LAT来锁存所接收的LSB(CNT1[0]、CNT2[0]、CNT3[0]......CNTn[0])。可以基于第三控制信号TX1和第四控制信号TX2的组合来生成锁存信号LAT。例如，如图6所示，第三控制信号TX1和第四控制信号TX2可以被输入到NOR逻辑门，以输出锁存信号LAT。
响应于第四控制信号TX2和第四互补控制信号TX2b，由锁存器63-1锁存的LSB(CNT1[0])通过锁存器67-1，并被传输到下一锁存器63-2。同时，响应于第四控制信号TX2和第四互补控制信号TX2b，由锁存器63-2锁存的LSB(CNT2[0])通过锁存器67-2，并被传输到下一锁存器。
也就是说，在每个第二锁存器67-1、67-2......响应于锁存信号LAT和第四互补控制信号TX2b锁存了由除了最后的锁存器63-n以外的每个第一锁存器63-1、63-2......锁存的LSB(CNT1[0]、CNT2[0]......)之后，除了第一锁存器63-1以外的每个第一锁存器63-2......63-n响应于第四控制信号TX2来锁存由每个第二锁存器67-2、67-2......锁存的LSB(CNT1[0]、CNT2[0]......)。
在存储器链方法中串联连接的每个存储器设备37-1、37-2......37-n响应于第三控制信号TX1和锁存器信号LAT，分别锁存分别从上/下波纹计数器35-1、35-2、35-3......35-n输出的每个LSB(CNT1[0]、CNT2[0]......CNTn[0])。然后，每个存储器设备37-1、37-2......37-n响应于第四控制信号TX2、第四互补控制信号TX2b和锁存信号LAT，来将由每个存储器设备37-1、37-2、37-3......37-n分别锁存的LSB(CNT1[0]、CNT2[0]......CNTn[0])移动到下一存储器设备37-2、37-3......37-n。
注意，在参考图1描述的普通CMOS图像传感器中，通过数据总线DBUS来输出每个数据、即计数值。但是，在根据示范实施例的CMOS图像传感器中，使用存储器链中的对应的一个存储器链来顺序地移动每个计数值，并连续输出。因此，根据示范实施例的CMOS图像传感器的数据传输速度高于在背景技术中描述且在图1中示出的传统CMOS图像传感器。
图7是根据另一示范实施例的包括多个存储器设备的存储器链的电路图。图8是图7的存储器设备的电路图。参考图7和8，用于处理上/下波纹计数器35-1、35-2、35-3......35-n的计数值的LSB的存储器链包括：彼此串联连接的存储器设备37-1、37-2......37-n。
每个存储器设备37-1、37-2......37-n响应于第三控制信号TX1和由多个锁存器55-1、55-2、55-3......55-n中对应的一个锁存器锁存的数据Q和QB，来锁存由多个锁存器55-1、55-2、55-3......55-n中对应的一个锁存器锁存的数据Q和QB的每个。存储器设备37-2可以包括电平触发锁存器81和电平控制电路83。如图8所示，电平触发锁存器81包括彼此串联连接的两个反相器，且电平控制电路83包括多个NMOSFET N12-N21。
电平控制电路83响应于第三控制信号TX1和从锁存器55-1、55-2、55-3......55-n输出的输出信号，来调整电平触发锁存器81的输出端Q和QB的每个的电压电平。例如，当锁存器55-2的输出端Q的电压电平处于高电平、锁存器55-2的互补输出端QB的电压电平是低电平、且第三控制信号TX1的电平是高电平时，NMOSFET N12、N14和N15每个都导通，且NMOSFET N13截止。因此，由于电平触发锁存器81的互补输出端QB的电压电平是低电平，所以电平触发锁存器81的输出端Q的电压电平变成高电平。
而且，当锁存器55-2的输出端Q的电压电平是低电平、锁存器55-2的互补输出端QB的电压电平是高电平、且第三控制信号TX1的电平是高电平时，NMOSFET N13、N14和N15每个都导通，且NMOSFET N12截止。因此，由于电平触发锁存器81的输出端Q的电压电平是低电平，所以电平触发锁存器81的互补输出端QB的电压电平变成高电平。除了最后的存储器设备37-n以外的每个存储器设备37-1、37-2......响应于第四控制信号TX2将所锁存的数据移动到下一存储器设备37-2......37-n。
例如，当存储器设备37-1的输出端Q的电压电平是高电平且存储器设备37-1的互补输出端QB的电压电平是低电平、且锁存器55-2的输出端Q的电压电平是低电平时，锁存器55-2的互补输出端QB的电压电平是高电平，电平触发锁存器81的输出端Q的电压电平是低电平，且电平触发锁存器81的互补输出端QB的电压电平是高电平。
另外，当第四互补控制信号TX2b具有高电平时，节点ND3的电压电平是高电平，且节点ND4的电压电平是低电平。当第四控制信号TX2从低电平改变为高电平时，电平触发锁存器81的互补输出端QB的电压电平从高电平改变为低电平。因此，电平触发锁存器81的输出端Q的电压电平从低电平改变为高电平。也就是说，响应于第四互补控制信号TX2b和第四控制信号TX2，由存储器设备37-1锁存的数据被移动到下一存储器设备37-2。
也就是说，每个存储器设备37-1、37-2......37-n响应于第三控制信号TX1和由锁存器55-1、55-2、55-3......55-n中对应的一个锁存器锁存的数据，来锁存由锁存器55-1、55-2、55-3......55-n中对应的一个锁存器锁存的数据。响应于第四互补控制信号TX2b和第四控制信号TX2，由除了最后的存储器设备37-n以外的每个存储器设备37-1、37-2......锁存的数据被移动到在存储器设备37-2、......37-n顺序中的下一存储器设备。
在根据上述示范实施例的图像传感器中，由于可以如图4和8所示地使用SR触发器，因此相比于使用主从D触发器(master-slave D-flip-flop)的传统图像传感器而言，晶体管的数量可以显著地减少。因此，可以减小图像传感器的芯片的尺寸。
在根据上述示范实施例的上/下波纹计数器和操作该上/下波纹计数器的方法中，可以防止在切换期间上/下波纹计数器的输出值的改变。而且，可以减小根据示范实施例的图像传感器的尺寸，且可以增加数据传输速度。
在根据上述实施例的图像传感器中，由于使用存储器链，因此通过存储器链来移动从每个上/下波纹计数器输出的数据。由于通过最后的存储器设备连续输出数据，因此可以减少数据总线的负荷。因此，可以改进图像传感器的数据输出速度。
虽然上面已经具体示出和描述了示范实施例，本领域技术人员应该理解，可以在不脱离本公开的精神和范围的情况下在其中作出形式和细节上的各种改变。

Claims (20)

1.一种图像传感器，包括：
控制器，生成第一控制信号和第二控制信号；以及
多个上/下波纹计数器，接收多个操作控制信号，所述多个操作控制信号至少部分基于所述第一控制信号，
所述多个上/下波纹计数器中的每个上/下波纹计数器响应于所述操作控制信号中对应的一个操作控制信号来执行停止操作和计数操作之一，且基于所述第二控制信号来执行所述计数操作作为上计数操作和下计数操作之一。
2.如权利要求1所述的图像传感器，还包括：
多个存储器链，每个所述存储器链响应于从所述控制器输出的第三控制信号和第四控制信号，接收从所述多个上/下波纹计数器中的每个上/下波纹计数器输出的计数值，并移动所接收的计数值。
3.如权利要求1所述的图像传感器，其中每个所述上/下波纹计数器包括：
锁存器，具有输入端、输出端和互补输出端以及时钟端；以及
开关块，响应于所述操作控制信号中对应的一个操作控制信号来将所述锁存器的输出端和互补输出端之一连接到所述锁存器的输入端，响应于所述第二控制信号来将前一锁存器的输出端和互补输出端之一连接到所述锁存器的时钟端，并响应于所述第二控制信号来将所述锁存器的输出端和互补输出端之一连接到下一锁存器的时钟端。
4.如权利要求1所述的图像传感器，其中每个所述上/下波纹计数器包括：
N个锁存器，其中N>2且N是自然数；以及
开关块，响应于所述操作控制信号中对应的一个操作控制信号，将所述N个锁存器中的每个锁存器的输出信号和互补输出信号之一作为输入信号反馈给所述N个锁存器中的每个锁存器，并且响应于所述第二控制信号，将所述N个锁存器的每个锁存器的输出端和互补输出端之一连接到所述N个锁存器的每个锁存器的下一锁存器的时钟端。
5.如权利要求1所述的图像传感器，其中每个所述上/下波纹计数器包括：
多个锁存器；以及
开关块，接收第二控制信号，并进行如下之一：基于所述第二控制信号来连接第一锁存器的每个输出端与第二锁存器的每个输入端、以及连接所述第二锁存器的每个输出端和第三锁存器的每个输入端，以及基于所述第二控制信号来交叉连接所述第一锁存器的每个输出端和所述第二锁存器的每个输入端、以及交叉连接所述第二锁存器的每个输出端和所述第三锁存器的每个输入端。
6.如权利要求5所述的图像传感器，其中每个所述锁存器是SR触发器。
7.如权利要求5所述的图像传感器，其中所述第二锁存器包括：
边缘触发锁存器，连接在所述第二锁存器的输出端之间；以及
电平控制电路，基于所述操作控制信号中的对应的一个操作控制信号和通过所述第二锁存器的输入端输入的信号来控制所述第二锁存器的每个输出端的电压电平。
8.如权利要求1所述的图像传感器，还包括：
多个逻辑门电路，每个所述逻辑门响应于所述第一控制信号和从多个像素中对应的一个像素输出的图像信号，来生成所述操作控制信号之一。
9.如权利要求8所述的图像传感器，其中，每个所述逻辑门电路是OR门电路。
10.如权利要求1所述的图像传感器，还包括：
多个比较电路，每个所述比较电路比较参考信号与从多个像素中对应的一个像素输出的图像信号；以及
多个操作控制信号生成电路，每个都响应于所述第一控制信号和从所述多个比较电路中对应的一个比较电路输出的比较信号，来生成和输出操作控制信号。
11.如权利要求10所述的图像传感器，还包括：
参考信号发生器，生成作为所述参考信号的、斜坡信号和DC信号之一。
12.如权利要求10所述的图像传感器，其中，每个所述操作控制信号生成电路是OR门电路。
13.一种操作上/下波纹计数器的方法，该方法包括：
提供第一控制信号和第二控制信号；
响应于操作控制信号来执行停止操作和计数操作之一，所述操作控制信号至少部分基于所述第一控制信号；以及
基于所述第二控制信号来执行所述计数操作作为上计数操作和下计数操作之一。
14.如权利要求13所述的方法，还包括：
比较参考信号和从像素输出的图像信号；
输出比较信号；以及
通过执行所述比较信号和所述第一控制信号的OR操作来生成所述操作控制信号。
15.一种操作包括多个上/下波纹计数器的图像传感器的方法，所述方法包括：
向所述多个上/下波纹计数器提供第一控制信号和第二控制信号；
给所述多个上/下波纹计数器中的每个上/下波纹计数器提供对应的操作控制信号，所述操作控制信号至少部分基于所述第一控制信号；
响应于所述对应的操作控制信号，使得所述多个上/下波纹计数器中的每个上/下波纹计数器执行停止操作和计数操作之一；以及
响应于所提供的第二控制信号，控制所述计数操作为上计数操作和下计数操作之一。
16.如权利要求15所述的方法，还包括：
向多个存储器链提供第三控制信号和第四控制信号；
向所述多个存储器链输出所述上/下波纹计数器的计数值；以及
基于所述第三控制信号和所述第四控制信号，控制所述计数值在所述多个存储器链内的接收和移动。
17.一种图像传感器的模拟-数字转换器ADC块，所述ADC块包括：
多个模拟-数字转换器，每个所述模拟-数字转换器接收图像信号、参考信号和多个控制信号，每个所述模拟-数字转换器包括：
比较电路，比较所述参考信号与所述图像信号，
逻辑门，接收来自所述比较电路的比较信号和第一控制信号，并基于所述比较信号和所述第一控制信号来生成操作控制信号，
上/下波纹计数器，接收所述操作控制信号和第二控制信号，如果所述操作控制信号是第一电平则停止操作，如果所述操作控制信号是第二电平且所述第二控制信号是第一电平则执行下计数操作，如果所述操作控制信号是第二电平且所述第二控制信号是第二电平则执行上计数操作，以及
存储器设备，接收来自所述上/下波纹计数器的计数值、第三控制信号和第四控制信号，并基于所述第三控制信号和所述第四控制信号来输出所述计数值。
18.如权利要求17所述的ADC块，其中，所述多个模拟-数字转换器的存储器设备被串联连接以形成多个存储器链。
19.如权利要求18所述的ADC块，其中，响应于所述第三和第四控制信号来控制计数值在每个所述存储器链内的所述接收和移动。
20.如权利要求18所述的ADC块，其中，存储器链的数量对应于所述上/下波纹计数器的位数。
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