JPH06236345A

JPH06236345A - 信号伝送用バス

Info

Publication number: JPH06236345A
Application number: JP4339393A
Authority: JP
Inventors: Ryosuke Takeuchi; 良祐武内; Masao Hamamura; 正夫濱村
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1993-02-09
Filing date: 1993-02-09
Publication date: 1994-08-23

Abstract

(57)【要約】【目的】多数のモジュールを接続でき、高速なデータ
の授受が可能な信号伝送用バスを得る。【構成】複数個が連設されてバスラインを形成するフ
リップフロップの間にセレクタを配置し、インターフェ
イス制御部にてモジュールの出力データをセル化したも
のを、他のモジュールのセルが挿入されていないタイミ
ングでバスラインに乗せ、また、そのバスラインを環状
に接続し、また、セルの送り先アドレスに基づいて無用
なバスラインへの当該セルの分岐をマスクするマスク手
段をバスラインの分岐点に設け、また、一方の支流のセ
ルと、一旦バッファに蓄積された他方の支流のセルのい
ずれかを選択するセレクタをバスラインの合流点に設け
た。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、電子機器内の各モジ
ュール間でデータを送受信するための信号伝送用バスに
関するものである。

【０００２】

【従来の技術】図１９は例えば「ブイエムイーバ
スインターナショナルトレードアソーシェイション
（VME bus International Trade Association ）」によ
る「ブイエムイー・フューチャーバスプラスエク
ステンデットアーキチクチャーテクニカルリソー
セズドキュメント（VME／Futurebus⁺ Extended Archi
tecture Technical Resources Document）」に示され
た、従来の信号伝送用バスを示すブロック図である。図
において、１ａ〜１ｆはそれぞれが電子機器の一機能を
担うモジュールであり、２は各モジュール１ａ〜１ｆ間
で授受される、ビット幅が６４もしくは２５６ビットの
データが伝送されるバスライン、３ａ〜３ｆはこのバス
ライン２に各モジュール１ａ〜１ｆを接続するためのイ
ンターフェイス制御部である。

【０００３】次に動作について説明する。図１９に示し
た従来のブイエムイーバス（ＶＭＥバス）やフュ
ーチャーバスプラス（Futurebus⁺）などでは、いずれ
も、まずバスライン２の使用権を調整し、使用権を得た
モジュール、例えばモジュール１ａがバスライン２を独
占して、データを目的のモジュール、例えばモジュール
１ｂへ送ることで動作している。ここで、フューチャー
バスラインプラスではインターフェイス制御部３ａ〜３
ｆにキャッシュバッファなど設けバスラインの使用効率
をあげ、さらにバックプレイントランシーバロジッ
ク（Backplane transceiver logic ）を用いて“１”と
“０”の論理振幅を小さくし、バスライン２の負荷容量
を抑えて高速に動作するよう工夫している。しかしなが
ら、多くのインターフェイス制御部３ａ〜３ｆが同一の
金属配線によるバスライン２に接続され、１つのインタ
ーフェイス制御部３ａ〜３ｆのトランシーバがそのバス
ライン２を駆動する基本構成は引き継がれている。

【０００４】

【発明が解決しようとする課題】従来の信号伝送用バス
は以上のように構成されているので、バスライン２に接
続されるモジュール１ａ〜１ｆの数が増加した場合、バ
スライン２の負荷容量が増大し、バスライン２を駆動す
るトランジスタの負荷が大きくなり、結果として信号伝
送用バスの高速動作を不可能にしており、また例えばバ
スライン２の動作速度をあげたとしても、バスライン２
を利用できるモジュール１ａ〜１ｆは常に１つであり、
接続されるモジュール１ａ〜１ｆの数を１００，２００
と増加させることはできないなどの問題点があった。

【０００５】この発明は上記のような問題点を解消する
ためになされたもので、多数のモジュールの接続を可能
とし、かつ高速にデータをやりとりできる信号伝送用バ
スを得ることを目的とする。

【０００６】

【課題を解決するための手段】請求項１の発明に係る信
号伝送用バスは、複数のｎビット幅のフリップフロップ
を連設して形成したバスラインのフリップフロップの間
に、モジュールの出力データよりインターフェイス制御
部が生成したセルを、他のモジュールからのセルがない
タイミングで挿入するセレクタを配したものである。

【０００７】また、請求項２の発明に係る信号伝送用バ
スは、フリップフロップを連設して形成し、その間にセ
ルを配置したバスラインを環状に接続したものである。

【０００８】また、請求項３の発明に係る信号伝送用バ
スは、セルの送り先アドレスを検出するアドレス検出回
路と、その検出結果に基づいて無用なバスラインへの当
該セルの分岐をマスクするマスク手段をバスラインの分
岐点に配したものである。

【０００９】また、請求項４の発明に係る信号伝送用バ
スは、一方のバスラインからのセルを蓄積するバッファ
と、他方のバスラインのセルとそのバッファに蓄積され
たセルの一方を選択するセレクタをバスラインの合流点
に配したものである。

【００１０】

【作用】請求項１の発明におけるセレクタは、複数個が
連設されてバスラインを形成しているフリップフロップ
の間に配置されて、インターフェイス制御部にてモジュ
ールの出力データをセル化したものを、他のモジュール
のセルがないタイミングでバスラインに乗せることによ
り、多数のモジュールの接続が可能で、データを高速に
授受できる信号伝送用バスを実現する。

【００１１】また、請求項２の発明における信号伝送用
バスは、バスラインを環状に接続することにより、一方
向のバスラインで任意のモジュール間でのデータの転送
を可能とする。

【００１２】また、請求項３の発明におけるマスク手段
は、バスラインの分岐点に配置されて、アドレス検出回
路の検出したセルの送り先アドレスに基づいて、無用な
バスラインへの当該セルの分岐をマスクすることによ
り、バスラインの分岐を容易に実現する。

【００１３】また、請求項４の発明におけるセレクタ
は、バスラインの合流点に配置されて、バッファに蓄積
された一方のバスラインからのセルと、他方のバスライ
ンのセルの一方を、バッファの蓄積データの有無を示す
信号と他方のバスラインのセルデータの有無を示す信号
に基づいて選択することにより、バスラインの合流を容
易に実現する。

【００１４】

【実施例】

実施例１．以下、この発明の実施例１を図について説明
する。図１は請求項１の発明の一実施例を示すブロック
図である。図において、１ａ〜１ｃは図１９に同一符号
を付した従来のそれらと同等のモジュールであり、４ａ
〜４ｃはこのモジュール１ａ〜１ｃの出力データから当
該信号伝送用バス上のセルを生成し、当該信号伝送用バ
ス上のそのモジュール１ａ〜１ｃ宛てのセルからそのモ
ジュール１ａ〜１ｃの入力データを再生するインターフ
ェイス制御部である。５ａ〜５ｃはｎビットのビット幅
を有して当該信号伝送用バス上のクロック信号に同期し
て動作し、互いに連設されてバスラインを形成する複数
個のフリップフロップであり、６ａ〜６ｃはこのフリッ
プフロップ５ａ〜５ｃの間の複数の箇所に配置されて、
前記インターフェイス制御部４ａ〜４ｃからのセルを、
他のモジュール１ａ〜１ｃからのセルが存在しないタイ
ミングでバスラインに乗せる、ｎビット幅のセレクタで
ある。

【００１５】また、図２はそのインターフェイス制御部
４ａ〜４ｃの内部構成例を示すブロック図である。図に
おいて、７はｍ_RAビット幅の受信アドレスの判定を行う
アドレス判定回路であり、８は上流バスラインから受信
したセルデータ中のセルデータの有無を示すＦビットを
除いた（ｎ−１）ビット幅のセルデータをファーストイ
ン・ファーストアウト（以下、ＦＩＦＯという）方式で
蓄積する受信バッファである。９はこの受信バッファ８
より取り込んだ（ｎ−１）ビット幅のセルデータより、
モジュール１ａ〜１ｃの入力データを再生するデータ再
生回路である。１０はモジュール１ａ〜１ｃの出力デー
タより（ｎ−１）ビット幅のセルデータを生成するセル
生成回路であり、１１はこのセル生成回路１０からのセ
ルデータをＦＩＦＯ方式で蓄積する送信バッファであ
る。１２ａは上流バスラインからのセルデータより分離
されたＦビット、アドレス判定回路７の判定結果、およ
び受信バッファ１１の蓄積データの有無を示すエンプテ
ィー（以下、ＥＭＰという）信号に基づいて、セレクタ
６ａ〜６ｃの端子Ｓへの制御信号を生成するフリップフ
ロップ、１２ｂは送信バッファ１１のＥＭＰ信号に基づ
いて、送信バッファ１１よりセレクタ６ａ〜６ｃの入力
端子Ｂに入力されるセルデータに付加されるＦビットを
生成するフリップフロップである。

【００１６】また、図３は前記セレクタ６ａ〜６ｃの内
部構成例を示すブロック図である。図において、１３は
インターフェイス制御部４ａ〜４ｃよりその端子Ｓに入
力された制御信号の極性を反転させるインバータであ
り、１４₁ 〜１４_n はそのインバータ１３の出力信号に
従って入力端子Ａ（Ａ₁ 〜Ａ_n ）に入力されたｎビット
幅のセルデータを通過させるアンドゲート、１５₁ 〜１
５_n は前記制御信号に従って入力端子Ｂ（Ｂ₁ 〜Ｂ_n ）
に入力されたｎビット幅のセルデータを通過させるアン
ドゲートである。１６₁ 〜１６_n は対応するアンドゲー
ト１４₁ 〜１４_nと１５₁ 〜１５_n の出力の論理和をと
って次段のフリップフロップ５ｂ，５ｃ，・・・へ送出
するセルデータを生成して出力端子Ｙ（Ｙ₁ 〜Ｙ_n ）よ
り出力するオアゲートである。

【００１７】次に動作について説明する。ここで、図４
はセルデータのデータ構造を示す説明図、図５はバスラ
イン上を伝送されるセルデータの時間関係を示すタイム
チャート、図６はバスラインへのセルデータの挿入のタ
イミングを示すタイムチャートであり、図７はインター
フェイス制御部４ａ〜４ｃのバスラインに対する基本動
作を示すフローチャートである。

【００１８】今、図１のモジュール１ａからモジュール
１ｃへデータを転送する場合について考える。モジュー
ル１ａからの出力データは、モジュール１ａに接続され
たインターフェイス制御部４ａへと出力される。次に、
そのモジュール１ａの出力データは図２に示すセル生成
回路１０により送り先アドレス情報、自モジュールアド
レス情報、パリティ情報などの制御情報を付加して送信
バッファ１１に書き込まれる。これにより送信バッファ
１１のＥＭＰ端子は“１”（空状態）から“０”（空で
ない状態）へ移り、送信バッファ１１はセルデータの送
信準備が整う。

【００１９】次にこの実施例１におけるセルデータのデ
ータ構造を図４について説明する。図示のセルデータは
１バス同期クロック内（１タイムスロット内）のみで構
成した例である。ビット番号ｎのＦビットはこのタイム
スロットにセルデータが存在するか否かを示すフラグビ
ットであり、このＦビットが“１”の場合、そのタイム
スロットにセルデータが存在することを示している。ビ
ット番号（ｎ−１）のパリティビットはバスラインをデ
ータが正しく転送されたか否かをチェックするために付
加したビットである。ビット番号（ｎ−２）のＢビット
はセルの制御情報の例で、そのセルが同報転送セルか否
かを示すビットである。従って、このＢビットを“１”
にしたセルは、そのセルを送出したモジュールのバスラ
インの下流側のすべてのモジュールにて受信される。ビ
ット番号（ｎ−３）以下のｋビットは送り先のアドレス
であり、さらにビット番号（ｎ−ｋ−５）以下の１ビッ
トが送り側のアドレスビットである。また残りのビット
番号１までのビットが実際のデータの内容になる。図５
のタイムチャートに示すとおり、このセルデータはバス
ラインのクロック信号に同期してバスラインを構成する
連設したｎビット幅のフリップフロップ５ａ〜５ｃを転
送されてゆく。

【００２０】次に図６のタイムチャートを用いてバスラ
インへのセルデータの挿入について説明する。ｎビット
幅のバスデータ（ａ）はバスラインのクロック信号に同
期して図１に示すフリップフロップ５ａの入力端子Ｄと
インターフェイス制御部４ａに入力される。図６ではバ
スデータ（ａ）のあるタイムスロットに送り先がモジュ
ール１ａであるセルデータが乗っている。

【００２１】ここで図２に示したインターフェイス制御
部４ａ〜４ｃは概略的に図７で示したフローチャートに
従って先のセルデータの処理を行う。まず、Ｆビットを
チェックし（ステップＳＴ１）、それが“０”ならバス
ラインのそのタイムスロットにはセルデータが存在しな
いので、次に送信バッファ１１のＥＭＰ端子をチェック
する（ステップＳＴ２）。その結果、空（ＥＭＰ＝
“０”）でなければ、セルデータのＦビットを“１”に
してバスラインのセレクタ６ａのＳ端子への信号を送信
バッファ１１の出力を選択するものとし、空いていたバ
スラインのタイムスロットに送信バッファ１１のセルデ
ータを送出する（ステップＳＴ３）。また、送り先がモ
ジュール１ａであるセルが乗っているタイムスロットで
はＦビットは“１”である。その場合、ステップＳＴ１
の判定結果は“否”となり、アドレス判定回路７によっ
て当該セルの送り先アドレスのチェックが行われる（ス
テップＳＴ４）。この場合、結果は“Ｈ”となるため、
次にこのセルデータを受信バッファ８に書き込んでパリ
ティのチェックを行い（ステップＳＴ５）、送信バッフ
ァ１１のＥＭＰ端子のチェックを行う（ステップＳＴ
６）。図６の例では送信バッファ１１が空でないので、
セルを受信したバスラインのタイムスロットに送信バッ
ファ１１のセルデータを出力している（ステップＳＴ
３）。

【００２２】以上により図１のセレクタ６ａを介して次
段のｎビット幅のフリップフロップ１ｂへとモジュール
１ａのセルデータがクロック信号に同期してバスライン
を転送されてゆく。図７からもわかるようにモジュール
１ｂのインターフェイス制御部４ｂでは、そのセルデー
タのＦビットをチェックしてセルデータの存在は確認す
るが、送り先アドレスが自モジュールではないので、次
のセレクタ６ｂの出力は、モジュール１ａのセルデータ
を選択出力する。セレクタ回路６ａ〜６ｃの回路構成は
図３に示すとおりであり、端子Ｓの入力を“Ｈ”にする
ことで入力端子Ａ側、“Ｌ”で入力端子Ｂ側を出力端子
Ｙに選択出力するものである。

【００２３】さらにセレクタ６ｂの出力であるモジュー
ル１ａの送出したセルデータは、送り先であるモジュー
ル１ｃに接続されたインターフェイス制御部４ｃに入力
される。ここでインターフェイス制御部４ｃはＦビット
と送り先アドレスをチェックして、当該タイムスロット
に自モジュール宛のセルデータがあることを確認し、受
信バッファ８にこのセルデータを書き込む、３ｃでは受
信ＦＩＦＯが空でない場合モジュール側へセルデータを
読み出し、図２のデータ再生回路９によりモジュール１
ｃの入力データをそのセルデータより再生して、図１の
モジュール１ｃに入力する。以上によりモジュール１ａ
からモジュール１ｃへのデータの転送が完結する。

【００２４】実施例２．なお、上記実施例１では、セル
データをモジュール１ａから１ｃの一方向へのみ転送す
る場合について述べたが、２系統のバスラインを用いて
両方向に転送するようにすることもできる。図８はその
ような実施例を示すブロック図であり、図において、１
ａ〜１ｆはモジュール、４ａ〜４ｈはインターフェイス
制御部、５ａ〜５ｈはフリップフロップ、６ａ〜６ｈは
セレクタであり、これらは図１に対応する符号を付した
ものと同等のものである。また、７ａ，７ｂは端部に配
置されたモジュール１ａあるいは１ｆに接続された送信
専用のインターフェイス制御部、８ａ，８ｂは前記端部
のモジュール１ａあるいは１ｆに接続された受信専用の
インターフェイス制御部である。なお、この場合、各フ
リップフロップ５ａ〜５ｈのＴ端子とインターフェイス
制御部４ａ〜４ｈおよび７ａ，７ｂ，８ａ，８ｂには図
１の場合と同様にクロック信号が供給されているが、そ
の図示は省略している。このことは以下の実施例につい
ても同様である。

【００２５】次にその動作について、モジュール１ｂと
モジュール１ｃとの間で双方向にデータの転送を行う場
合を例に説明する。まず、モジュール１ｂからモジュー
ル１ｃへ転送されるデータは、インターフェイス制御部
４ａにおいてモジュール１ｃへのセルデータに変換さ
れ、セレクタ６ａによってフリップフロップ５ａ〜５ｄ
によるバスラインに乗せられる。そのセルデータはイン
ターフェイス制御部４ｂに取り込まれ、モジュール１ｃ
の入力データが再生されてモジュール１ｃに入力され
る。一方、モジュール１ｃからモジュール１ｂへのデー
タは、インターフェイス制御部４ｆにてモジュール１ｂ
へのセルデータに変換され、セレクタ６ｆによってフリ
ップフロップ５ｈ〜５ｅによるバスラインに乗せられ
る。そのセルデータはインターフェイス制御部４ｅに取
り込まれ、モジュール１ｂの入力データが再生されてモ
ジュール１ｂに入力される。

【００２６】実施例３．なお、上記実施例２では、イン
ターフェイス制御部への入力をフリップフロップの入力
端より得るものを示したが、図９に示すように、セレク
タの入力端、即ちフリップフロップの出力端より得るよ
うにしてもよい。このような構成によっても上記実施例
と同様の効果が達成できるものであり、その動作も基本
的には実施例２の場合と同様であるためその説明は割愛
する

【００２７】実施例４．次に、この発明の実施例４を図
について説明する。図１０は請求項２の発明の一実施例
を示すブロック図で、各部には図１の相当部分と同一符
号を付してその説明を省略する。この実施例では、複数
のフリップフロップ５ａ〜５ｃで形成されているバスラ
インを環状に接続して、最終段のセレクタ６ｃより出力
されるセルを初段のフリップフロップ５ａに入力してい
る点で、実施例１とは異なっている。

【００２８】次にその動作を、モジュール１ａとモジュ
ール１ｂの間で双方向にデータの転送を行う場合を例に
説明する。まず、モジュール１ａからモジュール１ｂへ
転送されるデータは、インターフェイス制御部４ａにて
セルデータに変換され、セレクタ６ａによってバスライ
ンに乗せられる。そのセルデータはインターフェイス制
御部４ｂに取り込まれ、モジュール１ｂの入力データが
再生されてモジュール１ｂに入力される。一方、モジュ
ール１ｂからモジュール１ａへのデータは、インターフ
ェイス制御部４ｂにてセルデータに変換され、セレクタ
６ｂによってバスラインに乗せられる。そのセルデータ
はフリップフロップ５ｃ、セレクタ６ｃを経由してイン
ターフェイス制御部４ａに取り込まれ、モジュール１ａ
の入力データが再生されてモジュール１ａに入力され
る。これによって、１系統のバスラインで任意のモジュ
ール１ａ〜１ｃ間でのデータ転送が可能となる。

【００２９】実施例５．なお、上記各実施例では、バス
ラインからのセルデータの取り込みを、そのインターフ
ェイス制御部が接続されているセレクタの直前のフリッ
プフロップより行う場合について述べたが、いくつかの
インターフェイス制御部、あるいは全部のインターフェ
イス制御部において、それが接続されているセレクタの
数段前のフリップフロップからセルデータの取り込みを
行うようにしてもよい。図１１はそのような実施例を示
すブロック図で、この場合、インターフェイス制御部４
は３段前のフリップフロップ５ａの入力端よりセルデー
タを取り込んでおり、また、セレクタ６の出力をｎビッ
ト幅のフリップフロップ５ｄで一度リタイミングしてい
る。従って、この実施例５によれば、数段前のフリップ
フロップ５ａの位置から入力を得ることで、インターフ
ェイス制御部４の処理遅延をバスライン上のタイミング
とあわせることが容易となり、セレクタ６の出力をバス
ラインのクロック信号でリタイミングすることにより遅
延時間の累積を避けることが可能となる。

【００３０】実施例６．また、上記各実施例では、バス
ライン１箇所には１つのインターフェイス制御部からの
セルデータを挿入する場合について説明したが、１箇所
に複数のインターフェイス制御部の出力したセルデータ
を挿入することも可能である。図１２はそのような実施
例を示すブロック図であり、図中、１７がその複数のイ
ンターフェイス制御部４ａ〜４ｃの出力するセルデータ
を挿入するためのセレクタである。このような構成で
は、１つのバスライン上の１タイムスロットに挿入でき
るセルデータが１つであるため、インターフェイス制御
部４ａ〜４ｃの相互で調整が必要とはなるが、短い段数
のバスラインで接続できるモジュール数を増やすことが
可能となる。

【００３１】実施例７．次に、この発明の実施例７を図
について説明する。図１３は請求項３の発明の一実施例
を示すブロック図で、基本構成のバスラインの途中に分
岐点を設けた場合の実施例である。図において、５ａ〜
５ｅはｎビット幅のフリップフロップであり、１８ａは
バスラインの支流＃１に接続されているモジュールのア
ドレスを検出するアドレス検出回路、１８ｂはバスライ
ンの支流＃２に接続されているモジュールのアドレスを
検出するアドレス検出回路である。１９ａ，１９ｂはア
ドレス検出回路１８ａあるいは１８ｂの出力する検出信
号の極性を反転させるインバータ、２０ａ，２０ｂはこ
のインバータ１９ａあるいは１９ｂの出力に基づいてセ
ルデータのＦビットをマスクする信号を生成するアンド
ゲートであり、２１はこれらインバータ１９ａ，１９ｂ
およびアンドゲート２０ａ，２０ｂにて形成されるマス
ク手段である。

【００３２】次に動作について説明する。ｎビット幅の
フリップフロップ５ａの出力するセルデータの送り先ア
ドレスがバスラインの支流＃１に接続されたモジュール
だと仮定すると、アドレス検出回路１８ａの出力は検出
状態を示す“１”になる。これによりバスラインの支流
＃１へはそのままセルデータがフリップフロップ１ｂよ
り送出される。一方、バスラインの支流＃２には、無駄
なセルが流れないようにインバータ１９ａで反転された
信号がアンドゲート２０ｂに入力され、それによりセル
データのＦビットを“０”にマスクする信号がフリップ
フロップ５ｃに与えられる。さらにバスラインの支流＃
１と支流＃２が先で合流する場合、合流後のバスライン
に接続されたモジュールのアドレスはアドレス検出回路
１８ａまたは１８ｂのいずれか一方だけで検出できるよ
うにすることで対応できる。

【００３３】実施例８．次に、この発明の実施例８を図
について説明する。図１４は請求項４の発明の一実施例
を示すブロック図で、バスラインの支流＃１と支流＃２
とを合流させる場合の実施例である。図において、５ａ
〜５ｅはｎビット幅のフリップフロップであり、２２は
バスラインの支流＃２からのセルデータを蓄積するＦＩ
ＦＯ方式によるバッファである。２３はバスラインから
の支流＃１のセルデータとバッファ２２に蓄積されたセ
ルデータのいずれか一方を選択するセレクタである。２
４ａはバスラインの支流＃１のセルデータのＦビットの
極性を反転させるインバータ、２４ｂはバッファ２２の
ＥＭＰ信号の極性を反転させるインバータであり、２５
はこのインバータ２４ａ，２４ｂの出力の論理積をとる
アンドゲート、２６はそのアンドゲート２５の出力より
セレクタ２３の制御信号を生成する１ビット幅のフリッ
プフロップである。

【００３４】次に動作について説明する。バスラインの
支流＃２から転送されてきたセルデータはまずバッファ
２２に書き込まれる。これによりバッファ２２のＥＭＰ
端子は“０”となり、インバータ２４ｂの出力は“１”
となる。次にバスラインの支流＃１にセルデータの存在
しないタイムスロットが伝わってきたとすると、そのＦ
ビットは“０”であるからインバータ２４ａの出力は
“１”となり、アンドゲート２５の出力するバッファ２
２のリードイネーブル（ＲＥ）が“１”となって、バッ
ファ２２に蓄えられたセルデータがｎビット幅のフリッ
プフロップ５ｅに転送される。一方、アンドゲート２５
の出力はフリップフロップ２６で保持されてセレクタ２
３の端子Ｓに入力され、フリップフロップ５ｅのセルデ
ータはこのセレクタ２３を介してｎビット幅のフリップ
フロップ５ｃに転送される。

【００３５】実施例９．これまでは１つのセルデータを
１タイムスロットで転送する場合について説明したが、
図１５および図１６に示すように、１つのセルデータを
２つ以上の部分に分割して転送することも可能である。
図１５は３つの部分に分けた場合のビット割付の一例を
示したものであり、図１６にバスライン上をセルデータ
が転送されてゆくタイミングの一例を示す。なお、その
動作は基本的には実施例１の場合と同様であるため、そ
の説明は割愛する。

【００３６】実施例１０．なお、上記各実施例ではモジ
ュールが１対１でデータ転送を行うものを示したが、１
つのモジュールより同一のデータを複数のモジュールに
転送することも可能である。図１７は同報転送セル機能
を含んだ場合のインターフェイス制御部の動作を示すフ
ローチャートで、同一ステップには図７と同一符号が付
してある。Ｆビットが“１”の場合、同報転送セルを示
すＢビットをチェックし（ステップＳＴ８）、それが
“１”であればそのセルを受信バッファ８に書き込み
（ステップＳＴ９）、バスライン上のセルは全く操作し
ない。これにより次々と下流のモジュールはそのセルを
受信してゆく。さらに、バスラインが図１０に示すよう
に環状に構成されている場合には、自モジュールが送信
した同報転送セルをバスラインから削除する機能が必要
になる。

【００３７】実施例１１．図１８は以上で説明したデー
タ伝送用バスを利用して、より確実にデータを転送でき
るようにした実施例を示すバス制御説明図であり、セル
を受信したインターフェイス制御部がセルの受信を送信
側のインターフェイス制御部に知らせるための受信応答
セルを送るようにしたものである。

【００３８】

【発明の効果】以上のように、請求項１の発明によれ
ば、複数個が連設されてバスラインを形成するフリップ
フロップの間にセレクタを配置し、インターフェイス制
御部にてモジュールの出力データをセル化したものを、
他のモジュールのセルがないタイミングでバスラインに
乗せるように構成したので、各フリップフロップの出力
接続数はバスラインに接続されるモジュール数とは無関
係に一定に保たれるものであるため、バスラインの負荷
容量を分散させることができ、また、インターフェイス
制御部の出力接続数もバスライン上のセレクタのみであ
るため、負荷容量を小さく抑えることが可能となって、
クロック信号の周波数を高くすることが可能となり、多
数のモジュールが接続でき、データを高速に転送できる
ばかりか、バスラインを形成しているフリップフロップ
がｍ段であれば、最大ｍ個までのセルを同時に乗せるこ
とが可能となって、複数のモジュールで同時にデータの
授受を行うことが可能で、バスラインに接続するモジュ
ール数の制限もなくなり、さらに、データの授受が多い
モジュールをバスラインの近い位置に配置することで利
用効率を向上させることも可能な信号伝送用バスが得ら
れる効果がある。

【００３９】また、請求項２の発明によれば、バスライ
ンを環状に接続するように構成したので、一方向のバス
ラインで任意のモジュール間でのデータの転送が可能と
なる効果がある。

【００４０】また、請求項３の発明によれば、バスライ
ンの分岐点に、アドレス検出回路と、そのアドレス検出
回路の検出したセルの送り先アドレスに基づいて、無用
なバスラインへの当該セルの分岐をマスクするマスク手
段を配置するように構成したので、バスラインの部分的
な分岐を簡単に実現することが可能となる効果がある。

【００４１】また、請求項４の発明によれば、バスライ
ンの合流点に、一方のバスラインからのセルを蓄積する
バッファと、そのバッファに蓄積されたセルと他方のバ
スラインのセルの一方を、バッファの蓄積データの有無
を示す信号と他方のバスラインのセルデータの有無を示
す信号に基づいて選択するセレクタを配置するように構
成したので、バスラインの合流を簡単に実現することが
可能となる効果がある。

【図面の簡単な説明】

【図１】この発明の実施例１を示すブロック図である。

【図２】上記実施例におけるインターフェイス制御部の
内部構成例を示すブロック図である。

【図３】上記実施例におけるセレクタの内部構成例を示
すブロック図である。

【図４】上記実施例におけるセルデータのデータ構造を
示す説明図である。

【図５】上記実施例におけるバスライン上を伝送される
セルデータの時間関係を示すタイムチャートである。

【図６】上記実施例におけるバスラインへのセルデータ
の挿入タイミングを示すタイムチャートである。

【図７】上記実施例におけるインターフェイス制御部の
動作の流れを示すフローチャートである。

【図８】この発明の実施例２を示すブロック図である。

【図９】この発明の実施例３を示すブロック図である。

【図１０】この発明の実施例４を示すブロック図であ
る。

【図１１】この発明の実施例５を示すブロック図であ
る。

【図１２】この発明の実施例６を示すブロック図であ
る。

【図１３】この発明の実施例７を示すブロック図であ
る。

【図１４】この発明の実施例８を示すブロック図であ
る。

【図１５】この発明の実施例９におけるセルデータのデ
ータ構造を示す説明図である。

【図１６】上記実施例におけるバスライン上を伝送され
るセルデータの時間関係を示すタイムチャートである。

【図１７】この発明の実施例１０におけるインターフェ
イス制御部の動作の流れを示すフローチャートである。

【図１８】この発明の実施例１１を示すバス制御説明図
である。

【図１９】従来の信号伝送用バスを示すブロック図であ
る。

【符号の説明】

１ａ〜１ｆモジュール４，４ａ〜４ｈインターフェイス制御部５ａ〜５ｈフリップフロップ６，６ａ〜６ｈセレクタ７ａ，７ｂインターフェイス制御部８ａ，８ｂインターフェイス制御部１７セレクタ１８ａ，１８ｂアドレス検出回路２１マスク手段２２バッファ２３セレクタ

Claims

【特許請求の範囲】

【請求項１】それぞれが所定ビット数のビット幅を有
し、当該信号伝送用バスのクロック信号に同期して動作
し、互いに連設されてバスラインを形成する複数のフリ
ップフロップと、前記フリップフロップの間に配置され
て、当該信号伝送用バスに接続されるモジュールの出力
データを前記バスライン上のセルに変換するとともに、
当該バスライン上のセルを前記モジュールの入力データ
に変換しているインターフェイス制御部から送られてく
る前記セルを、前記バスライン上に他のモジュールから
のセルがないタイミングで挿入するセレクタとを備えた
信号伝送用バス。
【請求項２】連設された前記フリップフロップの間に
前記セレクタを配置した前記バスラインを環状に接続し
たことを特徴とする信号伝送用バス。
【請求項３】連設された前記フリップフロップの間に
前記セレクタを配置した前記バスラインの分岐点に、前
記セルの送り先アドレスを検出するアドレス検出回路
と、前記アドレス検出回路の検出結果に基づいて、無用
な前記バスライン側への当該セルの分岐をマスクするマ
スク手段とを配置したことを特徴とする信号伝送用バ
ス。
【請求項４】連設された前記フリップフロップの間に
前記セレクタを配置した前記バスラインの合流点に、一
方の前記バスラインからの前記セルを蓄積するバッファ
と、他方の前記バスラインのセルデータの有無を示す信
号と前記バッファの蓄積データの有無を示す信号に基づ
いて、前記他方のバスラインのセルと前記バッファに蓄
積されたセルの一方を選択するセレクタとを配置したこ
とを特徴とする信号伝送用バス。