CN101710311B - 一种非对称多元资源节点体系结构 - Google Patents
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Abstract
本发明涉及片上系统体系结构，具体是一种采用非对称片内单向串行只写总线互联的非对称多元资源节点体系结构。解决了随着片上处理器节点的处理器数目越来越多带来的总线结构扩展性差、以及处理器节点间高速互联、并行访问等片上通信的瓶颈问题。一种非对称多元资源节点体系结构包括一个主资源节点、一条由主资源节点独占的片内单向串行只写总线、至少两个从资源节点、至少一条由从资源节点共享或独占的片内单向串行只写总线、以及一个总线仲裁切换及数据转发单元模块。本发明解决了随着片上处理器节点的处理器数目越来越多带来的总线结构扩展性差、以及处理器节点间高速互联、并行访问等片上通信的瓶颈问题。
Description
技术领域
本发明涉及片上系统体系结构，具体是一种采用非对称片内单向串行只写总线互联的非对称多元资源节点体系结构。
背景技术
随着半导体工艺技术发展进入纳米阶段，在单一芯片中集成上亿晶体管已经成为现实，据2007国际半导体技术路线图(ITRS)预测，到2013年，单个芯片上的晶体管数目将达到44亿个。这些技术的发展驱使IC设计者必须将越来越复杂的功能集成到单硅片上，当今业界正在蕴酿着亿亿次计算能力的高性能计算机。为了克服由于无限制提升处理器时钟频率带来的包括功耗在内的一系列问题，高性能计算机普遍采用了网络互连多处理器节点，同时采用多核架构作为处理器节点解决方案。现有的处理器节点普遍采用对称多处理器(SMP)结构，例如IBM公司的千万亿次计算机系统在一个处理器节点上容纳了8个处理器(CPU)，但是当进一步增加处理器节点的处理器(CPU)数目时，遇到了前所未有的困难，即由于总线随着处理器(CPU)数目的增加而急剧膨胀，带来总线结构扩展性差的问题、以及处理器节点间高速互联、并行访问等片上通信的瓶颈问题，于是人们开始研究探索新的总线结构。
发明内容
本发明为了解决随着片上处理器节点的处理器数目越来越多带来的总线结构扩展性差、以及处理器节点间高速互联、并行访问等片上通信的瓶颈问题，提供了一种采用非对称片内单向串行只写总线(One-way Chip Serial Bus)互联的非对称多元资源节点体系结构。
本发明是采用如下技术方案实现的：一种非对称多元资源节点体系结构，包括一个主资源节点、一条由主资源节点独占的片内单向串行只写总线、至少两个从资源节点、至少一条由从资源节点共享或独占的片内单向串行只写总线、以及一个总线仲裁切换及数据转发单元模块；主资源节点由主资源节点模块(Master Resource Node)和与主资源节点模块相连的主资源网络接口模块(Master Resource Network Interface)组成，从资源节点由从资源节点模块(Slave Resource Node)和与从资源节点模块相连的从资源网络接口模块(Slave Resource Network Interface)组成；其中，主资源网络接口模块的输出端与由主资源节点独占的片内单向串行只写总线相连，各个从资源网络接口模块的输入端均与由主资源节点独占的片内单向串行只写总线相连，各个从资源网络接口模块的输出端均通过各条由从资源节点共享或独占的片内单向串行只写总线以及总线仲裁切换及数据转发单元模块与主资源网络接口模块的输入端相连；所述片内单向串行只写总线、总线仲裁切换及数据转发单元模块均为本领域技术人员通过现有工艺容易实现的结构；所述主资源节点模块、主资源网络接口模块、从资源节点模块、从资源网络接口模块均为本领域技术人员容易实现的结构，可以有多种结构变形。
工作时，主资源节点模块通过主资源节点独占的片内单向串行只写总线向各个从资源节点模块发送信息；各个从资源节点模块通过由从资源节点共享或独占的片内单向串行只写总线向主资源节点模块发送信息；具体工作过程如下：各个从资源节点模块所发送的信息通过由从资源节点共享或独占的片内单向串行只写总线进入总线仲裁及数据转发单元模块，然后由总线仲裁及数据转发单元模块通过片内单向串行只写总线转发至主资源节点模块；在此过程中，总线仲裁及数据转发单元模块采用时分复用访问(TDMA)机制和轮询服务策略判决和切换各条由从资源节点共享或独占的片内单向串行只写总线在各个从资源节点模块之间的分配，并完成数据转发。与采用对称多处理器结构的现有处理器节点相比，本发明采用片内单向串行只写总线互联多个相同或不同种类的资源节点而形成非对称多元资源节点体系结构，采用此种结构能够极大地提高单硅片的有效资源占用率，由此彻底解决了随着片上处理器节点的处理器数目越来越多带来的总线结构扩展性差、以及处理器节点间高速互联、并行访问等片上通信的瓶颈问题。
本发明通过采用片内单向串行只写总线互联多个资源节点而形成非对称多元资源节点体系结构，极大地提高了单硅片的有效资源占用率，并有效解决了随着片上处理器节点的处理器数目越来越多带来的总线结构扩展性差、以及处理器节点间高速互联、并行访问等片上通信的瓶颈问题，适用于嵌入式高性能计算机设计领域。
附图说明
图1是本发明的一种结构示意图。
图2是本发明的另一种结构示意图。
图3是本发明的主资源网络接口或从资源网络接口模块的结构示意图。
图中：K(K为正整数，且K≥2)为从资源节点的数目；P(P为正整数，且1≤P≤K)为由从资源节点共享或独占的片内单向串行只写总线的数目；OCSB为片内单向串行只写总线；MR为主资源节点模块；MRNI为主资源网络接口模块；SR1，SR2，SR3，SR4，SR5，SR6，……，SRK均为从资源节点模块；SRNI1，SRNI2，SRNI3，SRNI4，SRNI5，SRNI6，……，SRNIK均为从资源网络接口模块。
具体实施方式
实施例一
一种非对称多元资源节点体系结构，包括一个主资源节点、一条由主资源节点独占的片内单向串行只写总线、至少两个从资源节点、至少一条由从资源节点共享或独占的片内单向串行只写总线、以及一个总线仲裁切换及数据转发单元模块；主资源节点由主资源节点模块和与主资源节点模块相连的主资源网络接口模块组成，从资源节点由从资源节点模块和与从资源节点模块相连的从资源网络接口模块组成；其中，主资源网络接口模块的输出端与由主资源节点独占的片内单向串行只写总线相连，各个从资源网络接口模块的输入端均与由主资源节点独占的片内单向串行只写总线相连，各个从资源网络接口模块的输出端均通过各条由从资源节点共享或独占的片内单向串行只写总线以及总线仲裁切换及数据转发单元模块与主资源网络接口模块的输入端相连；
所述主资源节点模块包括主处理器模块，主处理器模块通过主资源网络接口模块与由主资源节点独占的片内单向串行只写总线相连；所述从资源节点模块包括逻辑功能模块或物理设备模块，逻辑功能模块或物理设备模块通过从资源网络接口模块与由从资源节点共享或独占的片内单向串行只写总线相连；
如图3所示，所述主资源网络接口模块包括MPI加速器模块、协议转换模块、总线接口模块、寄存器组模块、发送模块、接收模块、数据帧收发缓冲区、以及设备接口；其中，发送模块、接收模块分别通过数据帧收发缓冲区与总线接口模块相连，寄存器组模块分别与总线接口模块、发送模块、接收模块相连，发送模块、接收模块分别通过MPI加速器模块、协议转换模块与设备接口相连；设备接口与主资源节点模块相连，总线接口模块与由主资源节点独占的片内单向串行只写总线相连；所述从资源网络接口模块的结构与主资源网络接口模块的结构一致；工作时，发送模块的功能包括：一、当接收到发送请求后，向总线仲裁切换及数据转发单元模块发出信道征用请求；二、接收到信道征用请求应答信号后，启动数据帧发送过程；三、发送过程中根据数据帧中帧长字段的值，控制数据帧的发送。接收模块的功能包括：一、根据数据帧收发缓冲区空闲空间的大小对接收到的数据有效信号做出响应；二、接收并缓存数据帧；三、接收数据帧的过程中记录该帧的帧长度及源地址。总线接口模块的功能是对从资源节点模块发出的异步静态随机访问存储器(ASRAM)时序进行响应；寄存器组模块的功能则包括数据帧的发送控制、广播帧的接收许可、数据帧发送及接收完成标志、接收数据帧的长度及源地址显示等。
在本实施例中，如图1所示，从资源节点的数目大于由从资源节点共享或独占的片内单向串行只写总线的数目，即P＜K；工作时，由于从资源节点的数目大于由从资源节点共享或独占的片内单向串行只写总线的数目，即P＜K，K个从资源节点对P条片内单向串行只写总线的共享和独占数目随P值的不同而变化，总线仲裁切换及数据转发单元模块的功能是确保各个从资源节点的等待时间最少，并保证各条由从资源节点共享或独占的片内单向串行只写总线的吞吐率最大。
具体实施时，主资源节点模块的主处理器模块采用RISC通用处理器(GPP)或数字信号处理器(DSP)或应用程序专用集成处理器(ASIP)，从资源节点模块的逻辑功能模块或物理设备模块采用通用/专用协处理器或FPGA/ASIC或存储器阵列(如SDRAM、NOR/NAND-Flash、SD/MMC/CF卡和硬盘等)或DMA或MMU或硬件/固件化的应用模块或软件组件或通用/专用算法逻辑功能单元或片上外设或异构I/O接口(如串口、以太网接口和USB接口)等。
实施例二
一种非对称多元资源节点体系结构，包括一个主资源节点、一条由主资源节点独占的片内单向串行只写总线、至少两个从资源节点、至少一条由从资源节点共享或独占的片内单向串行只写总线、以及一个总线仲裁切换及数据转发单元模块；主资源节点由主资源节点模块和与主资源节点模块相连的主资源网络接口模块组成，从资源节点由从资源节点模块和与从资源节点模块相连的从资源网络接口模块组成；其中，主资源网络接口模块的输出端与由主资源节点独占的片内单向串行只写总线相连，各个从资源网络接口模块的输入端均与由主资源节点独占的片内单向串行只写总线相连，各个从资源网络接口模块的输出端均通过各条由从资源节点共享或独占的片内单向串行只写总线以及总线仲裁切换及数据转发单元模块与主资源网络接口模块的输入端相连；
所述主资源节点模块包括主处理器模块，主处理器模块通过主资源网络接口模块与由主资源节点独占的片内单向串行只写总线相连；所述从资源节点模块包括逻辑功能模块或物理设备模块，逻辑功能模块或物理设备模块通过从资源网络接口模块与由从资源节点共享或独占的片内单向串行只写总线相连；
如图3所示，所述主资源网络接口模块包括MPI加速器模块、协议转换模块、总线接口模块、寄存器组模块、发送模块、接收模块、数据帧收发缓冲区、以及设备接口；其中，发送模块、接收模块分别通过数据帧收发缓冲区与总线接口模块相连，寄存器组模块分别与总线接口模块、发送模块、接收模块相连，发送模块、接收模块分别通过MPI加速器模块、协议转换模块与设备接口相连；设备接口与主资源节点模块相连，总线接口模块与由主资源节点独占的片内单向串行只写总线相连；所述从资源网络接口模块的结构与主资源网络接口模块的结构一致；工作时，发送模块的功能包括：一、当接收到发送请求后，向总线仲裁切换及数据转发单元模块发出信道征用请求；二、接收到信道征用请求应答信号后，启动数据帧发送过程；三、发送过程中根据数据帧中帧长字段的值，控制数据帧的发送。接收模块的功能包括：一、根据数据帧收发缓冲区空闲空间的大小对接收到的数据有效信号做出响应；二、接收并缓存数据帧；三、接收数据帧的过程中记录该帧的帧长度及源地址。总线接口模块的功能是对从资源节点模块发出的异步静态随机访问存储器(ASRAM)时序进行响应；寄存器组模块的功能则包括数据帧的发送控制、广播帧的接收许可、数据帧发送及接收完成标志、接收数据帧的长度及源地址显示等。
在本实施例中，如图2所示，从资源节点的数目等于由从资源节点共享或独占的片内单向串行只写总线的数目，即P＝K；工作时，由于从资源节点的数目等于由从资源节点共享或独占的片内单向串行只写总线的数目，即P＝K，每个从资源节点均独占一条片内单向串行只写总线，总线仲裁切换及数据转发单元模块只起数据转发的作用。
具体实施时，主资源节点模块的主处理器模块采用RISC通用处理器(GPP)或数字信号处理器(DSP)或应用程序专用集成处理器(ASIP)，从资源节点模块的逻辑功能模块或物理设备模块采用通用/专用协处理器或FPGA/ASIC或存储器阵列(如SDRAM、NOR/NAND-Flash、SD/MMC/CF卡和硬盘等)或DMA或MMU或硬件/固件化的应用模块或软件组件或存储器或通用/专用算法逻辑功能单元或片上外设或异构I/O接口(如串口、以太网接口和USB接口)等。
Claims (7)
1.一种非对称多元资源节点体系结构，其特征在于：包括一个主资源节点、一条由主资源节点独占的片内单向串行只写总线、至少两个从资源节点、至少一条由从资源节点共享或独占的片内单向串行只写总线、以及一个总线仲裁切换及数据转发单元模块；主资源节点由主资源节点模块和与主资源节点模块相连的主资源网络接口模块组成，从资源节点由从资源节点模块和与从资源节点模块相连的从资源网络接口模块组成；其中，主资源网络接口模块的输出端与由主资源节点独占的片内单向串行只写总线相连，各个从资源网络接口模块的输入端均与由主资源节点独占的片内单向串行只写总线相连，各个从资源网络接口模块的输出端均通过各条由从资源节点共享或独占的片内单向串行只写总线以及总线仲裁切换及数据转发单元模块与主资源网络接口模块的输入端相连；各个从资源节点模块所发送的信息通过由从资源节点共享或独占的片内单向串行只写总线进入总线仲裁切换及数据转发单元模块，然后由总线仲裁切换及数据转发单元模块通过片内单向串行只写总线转发至主资源节点模块；在此过程中，总线仲裁切换及数据转发单元模块采用时分复用访问机制和轮询服务策略判决和切换各条由从资源节点共享或独占的片内单向串行只写总线在各个从资源节点模块之间的分配，并完成数据转发。
2.根据权利要求1所述的一种非对称多元资源节点体系结构，其特征在于：所述主资源节点模块包括主处理器模块，主处理器模块通过主资源网络接口模块与由主资源节点独占的片内单向串行只写总线相连。
3.根据权利要求1或2所述的一种非对称多元资源节点体系结构，其特征在于：所述从资源节点模块包括逻辑功能模块或物理设备模块，逻辑功能模 块或物理设备模块通过从资源网络接口模块与由从资源节点共享或独占的片内单向串行只写总线相连。
4.根据权利要求1或2所述的一种非对称多元资源节点体系结构，其特征在于：所述主资源网络接口模块包括MPI加速器模块、协议转换模块、总线接口模块、寄存器组模块、发送模块、接收模块、数据帧收发缓冲区、以及设备接口；其中，发送模块、接收模块分别通过数据帧收发缓冲区与总线接口模块相连，寄存器组模块分别与总线接口模块、发送模块、接收模块相连，发送模块、接收模块分别通过MPI加速器模块、协议转换模块与设备接口相连；设备接口与主资源节点模块相连，总线接口模块与由主资源节点独占的片内单向串行只写总线相连；所述从资源网络接口模块的结构与主资源网络接口模块的结构一致。
5.根据权利要求3所述的一种非对称多元资源节点体系结构，其特征在于：所述主资源网络接口模块包括MPI加速器模块、协议转换模块、总线接口模块、寄存器组模块、发送模块、接收模块、数据帧收发缓冲区、以及设备接口；其中，发送模块、接收模块分别通过数据帧收发缓冲区与总线接口模块相连，寄存器组模块分别与总线接口模块、发送模块、接收模块相连，发送模块、接收模块分别通过MPI加速器模块、协议转换模块与设备接口相连；设备接口与主资源节点模块相连，总线接口模块与由主资源节点独占的片内单向串行只写总线相连；所述从资源网络接口模块的结构与主资源网络接口模块的结构一致。
6.根据权利要求1或2所述的一种非对称多元资源节点体系结构，其特征在于：从资源节点的数目大于由从资源节点共享或独占的片内单向串行只写 总线的数目。
7.根据权利要求1或2所述的一种非对称多元资源节点体系结构，其特征在于：从资源节点的数目等于由从资源节点所共享或独占的片内单向串行只写总线的数目。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2009102659008A CN101710311B (zh) | 2009-12-30 | 2009-12-30 | 一种非对称多元资源节点体系结构 |
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| Application Number | Priority Date | Filing Date | Title |
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| CN2009102659008A CN101710311B (zh) | 2009-12-30 | 2009-12-30 | 一种非对称多元资源节点体系结构 |
Publications (2)
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|---|---|
| CN101710311A CN101710311A (zh) | 2010-05-19 |
| CN101710311B true CN101710311B (zh) | 2011-11-30 |
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Family Applications (1)
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|---|---|---|---|
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|---|---|
| CN (1) | CN101710311B (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102446154B (zh) * | 2010-10-13 | 2014-04-02 | 英业达股份有限公司 | 共用基板管理控制器的服务器系统及方法 |
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| CN101150518A (zh) * | 2007-10-29 | 2008-03-26 | 北京科技大学 | 一种单向链路环境下建立路由的方法 |
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|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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Granted publication date: 20111130 Termination date: 20141230 |
|
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