JP2001522501A - スレーブ群インターフェース装置を介して周辺機器をバスにインターフェースする方法 - Google Patents

Abstract

(57)【要約】 複数の周辺機器が、スレーブ群インターフェース装置を介してバスにインターフェースされる。これが、クロック信号、選択信号を含む制御信号及び更に情報ビットの伝送を可能にする。特に、上記装置は周辺機器読み取りデータを適宜のビット重要度レベルにしたがってオアする。書き込み制御信号がない場合、全ての周辺機器書き込みデータは重要でないレベルに維持される。周辺機器から受信される種々の制御信号は、縮小されたバス制御信号に並列に圧縮される。

Description

【発明の詳細な説明】 スレーブ群インターフェース装置を介して周辺機器をバスにインターフェースす る方法 技術分野 本発明は、請求項１の前置部に記載されているような方法に関するものである 。通常、バスは複数の局を相互接続し、これらの局の間で種々の通信パターンを 可能にすることができる。原理的に、単一の周辺機器のみが存在する場合は、同 様の手順に従うことができる。斯かるバスの特別な例は、異なる設計源のもので あり得る局間の万能オンチップ相互接続部として設計された所謂、周辺機器相互 接続（Peripheral Interconnect）即ちＰＩバスである。該ＰＩバスに関しては 、下記の電子情報がインターネット上で得られる： http://www.sussex.ac.uk/engg/research/vlsi/projects/pibus/index.html 背景技術 各局が種々の異なるスレーブ機能を満たすかもしれないという事実から、これ ら局は直裁且つ妨害することのない態様で相互接続されねばならず、特に、バス の負荷は低く維持されねばならない。 したがって、本発明の目的は、なかでも、全ての又は殆どの周辺機器型式に対 して汎用的インターフェースを提供すると共に、更に、当該システムに緩やかな バス転送能力しか必要とさせないようなスレーブ群インターフェース装置を提供 することにある。 発明の開示 その特徴の一つによれば、本発明は、請求項１の特徴部により特徴付けられる 。この場合、“情報ビット”はデータと同様にアドレスも含むことができ、“読 み取り”及び“書き込み”機能はバスの観点から規定されている。読み取りデー タは周辺機器の数とは無関係な狭いチャンネルのみを必要とし、書き込みデータ 及び 読み取りデータは同一のチャンネルを使用することができ、制御信号チャンネル は比較的狭く維持することができる。 また、本発明は、斯様な方法を実施化するシステム、及び斯様な方法と共に使 用するよう構成されたスレーブ群インターフェース装置にも関するものである。 尚、本方法の他の有利な特徴は従属請求項に記載されている。 図面の簡単な説明 本発明の上記及び他の特徴並びに利点を、好ましい実施例の開示及び特に添付 図面を参照して以下に詳細に説明するが、添付図面において： 第１図は、スレーブ群インターフェ_スの全体の説明図を示し； 第２図は、斯かるインターフェース装置の詳細な説明図を示し； 第３図は、周辺機器のスレーブ群インターフェースへの接続を示し； 第４図は、周辺機器からの読み取りデータに関するタイミングを示し； 第５図は、周辺機器への書き込みデータに関するタイミングを示し； 第６図は、周辺機器からのバーストデータ読み取りに関するタイミングを示し ； 第７図は、ＰＩクロックよりも遅いクロックを持つ周辺機器の接続を示し； 第８図は、斯かる周辺機器からの読み取りデータに関するタイミングを示し； 第９図は、斯かる周辺機器への書き込みデータに関するタイミングを示し； 第１０図は、斯かる周辺機器に対するバーストデータ書き込みに関するタイミ ングを示し； 第１１図は、ＰＩクロックよりも速いクロックを持つ周辺機器の接続を示し； 第１２図は、斯かる周辺機器へのデータ書き込みに関するタイミングを示し； 第１３図は、更に速いクロックを持つ周辺機器へのデータ書き込みに関するタ イミングを示す。 発明を実施するための最良の形態 第１図は、単一半導体チップ上に実現することができるスレーブ群インターフ ェースの実施例の全体図を示している。該構成は、ＩＥＥＥ仕様１３９４に従っ て構成することができる中央の、即ち所謂ＰＩバス２４を含んでいる。左側にお いて、このバスは中央処理ユニットＣＰＵのような主要なマスタ装置２０とイン ターフェースすると共に、更に外部世界と相互接続するためのインターフェース 装置２２とインターフェースしている。また、該バスのこちらの側には、他のマ スタ装置及びスレーブ装置も直に付加することができる。右側においては、該バ スはスレーブ群集信装置、即ちインターフェース装置２６とインターフェースし ている。後者の装置は、次いで、種々の汎用バスを介して、図示のように、種々 のスレーブ周辺機器２８、３０、３２に取り付けられる。簡略化のために、これ らのスレーブ装置の多分多様な性質は詳述されない。 第２図は斯かるインターフェース装置の詳細なブロック図を示し、ここで、第 １図からの符号を繰り返し使用している。該スレーブ群集信装置は論理オア構体 ４０を介して受信される全てのdiデータを併合するので、読み取り動作の間に選 択されていない周辺機器は全て出力零を供給しなければならない。同様に、付属 の周辺機器へのsgi_do出力は、接続された周辺機器に対して書き込みデータがな い限り、ゲート４２により零に維持される。これは、各周辺機器における接続さ れたノードの反転を最小化し、結果として電力を節約するためになされる。当該 バスは、更に、信号pi_clk、ＰＩタイムアウトエラーを通知する信号pi_tout、 特定の周辺機器をリセットするための信号pi_reset_n、信号pi_read、別個の各 周辺機器を選択するための信号pi_sel[x:0]、データ転送型式を特定する演算コ ードpi_opc[4:0]、及び３ビットの応答バスpi_ack[2:0]により、ＰＩスレーブコ ントローラ４４とインターフェースする。更に、各周辺機器に対するメモリマッ ピング幅に基づいて、３２個のデータビットpi_d[31:0]とアドレスバスpi_a[z:2 ]とが存在する。特定の周辺機器の選択は、該特定の周辺機器に対する後のアド レス指定のための、ブロック４４内でのポストアドレス復号を意味するかもしれ ない。また、ブロック４４はアドレス復号に要する時間を測定することもできる 。 周辺機器のインターフェースは、周辺機器クロックclkを有すると共に、更に 、コントローラ４４のsgi_read、sgi_write、sgi_sel[x:0]、rdy[x:0]、err[x:0 ]に接続されている。データ幅はdi[x][y:0]、sgi_do[y:0]である一方、アドレス 幅はsgi_a[z:2]であり、sgi_a[z:2]はラッチ４８にラッチされるべく選択的に制 御することができる(４６)。上記周辺機器クロックの何れのマスタクロックから もの非結合は、各周辺機器の動作の大きな自由度を可能にする。 第３図は、ＰＩバスクロックと同期して駆動される周辺機器の上記スレーブ群 インターフェース装置への接続を図示している。レディ信号rdyは、読み取り及 び書き込み制御信号の論理和（ＨＳ）である。データ出力はラッチ５０に記憶さ れ、次いで、該データ出力は当該インターフェース装置からの選択及び読み取り 制御信号とアンドされる(５２)。 第４図は、ＰＩバスクロックに同期してクロックされる周辺機器からの読み取 りデータに関するタイミング図であり、ここで矢印は因果関係を示している。Ｐ Ｉバスからのアドレスはレジスタ４８にラッチされ、該周辺機器に送出される。 該周辺機器から読み取られたデータはＰＩバス上に伝送され、信号rdyが当該ス レーブ群インターフェース装置に送出される。 第５図は、ＰＩバスクロックに同期してクロックされる周辺機器に対するデー タ書き込みのタイミング図である。ＰＩバスからのアドレスはレジスタ４８にラ ッチされ、当該周辺機器へ送出される。書き込みデータが該周辺機器に送出され 、書き込み制御が実行されると、該周辺機器は信号rdyを返送する。 第６図は、ＰＩバスクロックに同期してクロックされる周辺機器から読み取ら れるバーストデータを伝送するためのタイミング図を示している。最初の読み取 りは、先に検討した単一データ読み取りと同様の態様で発生する。第２及びその 後の読み取りの間では、スレーブ群インターフェースは先ず信号rdyが再びロー となるまで待ち、次いで、ハイに戻るまでに、最も最近の読み取りサイクルが確 かに当該周辺機器により受け付けられたことを確認する。結果として、第２及び その後の読み取りは、各々、ＰＩバス上で１つの追加の待ちサイクルを費やす。 スレーブ群インターフェース装置は、信号rdyがローになるのを待つ間、読み取 り及び書き込み制御をローに維持する。 第７図は、スレーブ群インターフェースと、ＰＩバスクロックよりも遅いクロ ックでクロックされる周辺機器との間の接続図である。読み取り及び書き込みの 両方が、周辺機器クロックに同期される。選択ライン及びデータラインは同期さ れない。第３図からの変更は読み取り及び書き込み制御におけるＡ、Ｂ、Ｃラッ チを含み、これらは周辺機器クロック（peripheralclock）により制御される。 書き込み枝路は、書き込みレディ（writeready）信号が真でない限り、選択され たラッチに、選択と書き込み制御とのアンドを記憶する(５２、５４、５６)。読 み取り枝路に対しても、同様の連鎖にゲート６０、６２、６４が設けられている 。当該周辺機器に対するイネーブル制御信号は、ＡＮＤ／ＮＡＮＤゲート５６と ＡＮＤ／ＮＡＮＤゲート６４の入力側とにより各々遷移的に通知される。ラッチ の繋がりは、当該周辺機器装置のマシンサイクルの長さに応じて長くなる。 第８図は、ＰＩバスクロックよりも遅いクロックでクロックされる周辺機器か らのデータ読み取りに関するタイミング図である。該周辺機器に対する要件は、 読み取られている間に、出力を安定に維持しなければならないということである 。読み取り同期は、４つの段階ＡないしＤからなる。段階Ａにおいては、sgi_re adが周辺機器クロックに同期される。段階Ｂにおいては、周辺機器読み取りイネ ーブルが活性化される。段階Ｃにおいては、前の段階がリセットされる。段階Ｄ においては、スレーブ群インターフェース装置に戻る読み取りレディ指示信号が ＰＩバスクロックに同期される。 第９図は、ＰＩバスクロックよりも遅いクロックでの周辺機器へのデータ書き 込みのタイミング図である。該書き込み同期は、４つの段階ＡないしＤからなる 。段階Ａにおいては、sgi_writeが周辺機器クロックに同期される。段階Ｂでは 、周辺機器書き込みイネーブルが活性化される。段階Ｃにおいては、スレーブ群 インターフェース装置に対する“書き込みレディ”指示信号が発生される。段階 Ｄにおいては、スレーブ群インターフェース装置に戻される上記レディ指示信号 がＰＩバスクロックに同期される。 第１０図は、ＰＩバスクロックよりも遅いクロックを持つ周辺機器に対するバ ーストデータ書き込みに関するタイミング図である。当該バーストの間中、選択 ラインは“１”に留まる。書き込み制御sgi_writeは各書き込みの後にローにさ れる。２番目の書き込みが開始される際、最初の書き込みのレディ信号は依然と して活性状態にある。この場合、スレーブ群インターフェース装置は、sgi_writ eを活性化する前に、上記レディ信号がローとなるまで待機する。該レディ信号 が ローであることを検出すると、スレーブ群インターフェースはsgi_writeを活性 化し、上記レディが再び“１”になるまで待つ。 第１１図は、スレーブ群インターフェース装置と、ＰＩバスクロックよりも速 いクロックでクロックされる周辺機器との間の接続（実際には、この状況はあま り普通ではないであろう）を示している。“Ｄ”フリップフロップ７０は、書き 込みに対して追加のＰＩクロックサイクルを設け、これにより信号sgi_writeを 同期させ且つ周辺機器書き込み制御信号を発生させるための充分な時間を持たせ るために使用される。周辺機器クロックがＰＩバスクロックよりも少なくとも２ 倍速い場合は、ＰＩクロックサイクルは必要とされず、フリップフロップＤは省 略することができる。書き込みイネーブルは３つの連続したラッチＡないしＣに より遅延される。 第１２図は、ＰＩバスクロックよりも速いクロックをもつ周辺機器へのデータ 書き込みに関するタイミング図である。余分なＰＩバスサイクルが、同期をとり （段階Ａ）及び周辺機器書き込み信号を発生させる（段階Ｂ）ために使用された 時間を補償するために必要とされる。該周辺機器クロックの周波数は、ＰＩクロ ックの２倍よりは低い。 第１３図は、更に速いクロックでの周辺機器に対するデータ書き込みに関する タイミング図である。該周辺機器クロックがＰＩバスクロックよりも少なくとも ２倍速い場合は、同期をとり（段階Ａ）及び周辺機器書き込み信号を発生させる （段階Ｂ）ために消費された時間に対しては余分なＰＩクロックサイクルは必要 ではない。

Claims (1)

1. 【特許請求の範囲】 １．バスクロック信号、選択信号を含む制御信号及び更に情報ビットの伝送を可 能にするような、１以上の周辺機器をスレーブ群インターフェース装置により バスにインターフェースする方法において、 前記インターフェース装置において、周辺機器読み取りデータを適宜のビッ ト重要度レベルにしたがってオアし、書き込み制御信号がない場合に更に全て の周辺機器書き込みデータを非重要レベルに維持し、前記周辺機器から受信さ れる種々の制御信号を縮小されたバス制御信号に並列圧縮することを特徴とす る方法。 ２．請求項１に記載の方法において、前記スレーブ群インターフェース装置が、 それらの間の物理的分離により前記バスクロックから及び相互に独立している 周辺機器クロックを許容することを特徴とする方法。 ３．請求項１に記載の方法において、実際のバスクロック周波数でクロックされ る特定の周辺機器によるレディ信号を、前記特定の周辺機器に対する読み取り 制御信号と前記特定の周辺機器に対する書き込み制御信号とをオアすることに より供給することを特徴とする方法。 ４．請求項１に記載の方法において、実際のバスクロック周波数よりも低い周辺 機器クロックを持つ特定の周辺機器に対する伝送を、連続した周辺機器クロッ ク信号による遅延後の前記特定の周辺機器に対する読み取り制御信号と前記特 定の周辺機器に対する書き込み制御信号の変形とをオアすることによるレディ 信号を供給する形で、同期させることを特徴とする方法。 ５．請求項１に記載の方法において、実際のバスクロック周波数よりも速い周辺 機器クロックを持つ特定の周辺機器に対する伝送を、読み取り制御信号と前記 特定の周辺機器に対する瞬時的な書き込み制御信号とをオアすることにより同 期させる一方、前記特定の周辺機器に対しデータを、連続した周辺機器クロッ ク信号を経た遅延後のデータ書き込み信号の制御の下でロードすることを特徴 とする方法。 ６．請求項１に記載の方法において、前記スレーブ群インターフェース装置を前 記バスから受信されるバスリセット信号か又はバスタイムアウト信号の何れか によりリセットすることを特徴とする方法。 ７．請求項１に記載の方法において、特定の周辺機器を特定するエラー信号を前 記スレーブ群インターフェース装置においでバスエラーコードに変換するよう 構成することを特徴とする方法。 ８．請求項１に記載の方法において、前記スレーブ群インターフェース装置がバ スインターフェースを、前記周辺機器に関連する対応する信号の如何なる内部 処理からも完全に分離した状態に維持することを特徴とする方法。 ９．クロック信号、選択信号を含む制御信号及び更に情報ビットに対する伝送機 能を有するような、スレーブ群インターフェース装置によりバスにインターフ ェースされた１以上の周辺機器を有するシステムにおいて、 前記インターフェース装置に、周辺機器読み取りデータを適宜のビット重要 度レベルにしたがってオアするオア手段と、書き込み制御信号がない場合に全 ての周辺機器書き込みデータを非重要レベルに維持する阻止手段と、前記周辺 機器から受信される種々の制御信号を縮小されたバス制御信号に並列圧縮する 圧縮手段とを有することを特徴とするシステム。 １０．請求項９に記載のシステムにおいて、該システムがチップ上にあり、前記 バスがオンチップＰＩバスであることを特徴とするシステム。 １１．請求項１に記載の方法と共に使用するよう構成されるようなスレーブ群イ ンターフェース装置において、周辺機器読み取りデータを各重要度レベルにし たがってオアするビット単位オア手段と、書き込み制御信号がない場合に全て の周辺機器書き込みデータを非重要レベルに維持する阻止手段と、前記周辺機 器から受信される種々の制御信号を縮小されたバス制御信号に並列圧縮する圧 縮手段とを有することを特徴とするスレーブ群インターフェース装置。