JP3147842B2 - データ転送システム及びデータ転送方法 - Google Patents
データ転送システム及びデータ転送方法Info
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Description
【０００１】
【発明の属する技術分野】本発明はデータ転送システム
及びデータ転送方法に関し、特にクロック源を転送装置
間で共有するデータ転送システム及びデータ転送方法に
関する。
及びデータ転送方法に関し、特にクロック源を転送装置
間で共有するデータ転送システム及びデータ転送方法に
関する。
【０００２】
【従来の技術】従来、チップ間あるいはモジュール間で
の転送においては、配線長を短くでき、転送に掛かる遅
延時間をマシンサイクルに対して十分短くできる場合に
は、同期転送を行っていた。一方、チップ間距離が長
く、転送遅延がマシンサイクルに対して長い場合には、
通常非同期転送を行っていた。
の転送においては、配線長を短くでき、転送に掛かる遅
延時間をマシンサイクルに対して十分短くできる場合に
は、同期転送を行っていた。一方、チップ間距離が長
く、転送遅延がマシンサイクルに対して長い場合には、
通常非同期転送を行っていた。
【０００３】このうち、同期転送を行った場合にはデー
タ転送に掛かる遅延時間は無視できるが、非同期転送を
行った場合には１クロック以上の配線遅延によるデータ
転送遅延を生じる。
タ転送に掛かる遅延時間は無視できるが、非同期転送を
行った場合には１クロック以上の配線遅延によるデータ
転送遅延を生じる。
【０００４】さらに非同期転送を行った場合、配線遅延
のみならず転送制御を必要とするため転送制御による遅
延も発生する。図１０は非同期転送を用いた場合の転送
遅延の一例を示すタイミングチャートである。
のみならず転送制御を必要とするため転送制御による遅
延も発生する。図１０は非同期転送を用いた場合の転送
遅延の一例を示すタイミングチャートである。
【０００５】同図によれば、送信側においてデータ転送
を開始するに際し、まず送信側より受信側に対しリクエ
スト信号Ｓ１１を送信する。次にこのリクエスト信号Ｓ
１１を受信した受信側は受信可能であるかを調べ、可能
であれば送信側に対して送出許可信号Ｓ１２を送信す
る。次にこの送出許可信号Ｓ１２を受信した送信側は、
受信側にデータＳ１３を送信する。
を開始するに際し、まず送信側より受信側に対しリクエ
スト信号Ｓ１１を送信する。次にこのリクエスト信号Ｓ
１１を受信した受信側は受信可能であるかを調べ、可能
であれば送信側に対して送出許可信号Ｓ１２を送信す
る。次にこの送出許可信号Ｓ１２を受信した送信側は、
受信側にデータＳ１３を送信する。
【０００６】このように、リクエスト信号Ｓ１１及び送
出許可信号Ｓ１２を授受する時間だけデータ転送がさら
に遅延することとなる。このため、実質的なデータ転送
速度は転送回路そのものの物理的な帯域幅と比較して低
いものとならざるを得なかった。
出許可信号Ｓ１２を授受する時間だけデータ転送がさら
に遅延することとなる。このため、実質的なデータ転送
速度は転送回路そのものの物理的な帯域幅と比較して低
いものとならざるを得なかった。
【０００７】しかしながら、今日では集積回路のクロッ
クの高周波数化に伴い、マシンサイクルは非常に短くな
ってきている。現在光通信等では１０ＧＨｚ程度のクロ
ックも使用されており、この場合マシンサイクルはわず
か０．１ｎｓ、即ち１クロック中に電気信号が伝搬でき
る距離はわずか１ｃｍ程度となる。
クの高周波数化に伴い、マシンサイクルは非常に短くな
ってきている。現在光通信等では１０ＧＨｚ程度のクロ
ックも使用されており、この場合マシンサイクルはわず
か０．１ｎｓ、即ち１クロック中に電気信号が伝搬でき
る距離はわずか１ｃｍ程度となる。
【０００８】そのため、チップ間あるいはモジュール間
のデータ転送においては、データの転送遅延を無視でき
る同期転送を行うことは極めて難しくなり、転送遅延の
大きい非同期転送を行わざるを得なくなる。この場合、
データ転送速度の実質的な低下により、クロックを高周
波数化してもシステム性能は比例して向上しなくなる。
のデータ転送においては、データの転送遅延を無視でき
る同期転送を行うことは極めて難しくなり、転送遅延の
大きい非同期転送を行わざるを得なくなる。この場合、
データ転送速度の実質的な低下により、クロックを高周
波数化してもシステム性能は比例して向上しなくなる。
【０００９】そのため、従来例えば特開昭６１−２８８
２５６号公報に記載の通り、１クロック以上２クロック
未満の遅延時間を有する線材を用いて同期した送信レジ
スタと受信レジスタを接続することにより、１クロック
レートでのデータ転送を可能にするデータ転送方式が開
発されてきていた。上記記述はデータ転送回路の配線遅
延時間を限定して利用することにより、同期転送を可能
にしたものである。
２５６号公報に記載の通り、１クロック以上２クロック
未満の遅延時間を有する線材を用いて同期した送信レジ
スタと受信レジスタを接続することにより、１クロック
レートでのデータ転送を可能にするデータ転送方式が開
発されてきていた。上記記述はデータ転送回路の配線遅
延時間を限定して利用することにより、同期転送を可能
にしたものである。
【００１０】
【発明が解決しようとする課題】しかしながら、上述し
た従来技術においても、受信レジスタの状態を送信レジ
スタ側で判断することにより、確実なデータ転送を行お
うとする場合、転送制御に伴う双方向通信が必要とな
る。このような場合、転送制御信号もレジスタ間で２ク
ロックの遅延を生じるため、やはり実質的なデータ転送
レートは転送回路そのものの物理的な帯域幅と比較して
低いものとならざるを得なかった。
た従来技術においても、受信レジスタの状態を送信レジ
スタ側で判断することにより、確実なデータ転送を行お
うとする場合、転送制御に伴う双方向通信が必要とな
る。このような場合、転送制御信号もレジスタ間で２ク
ロックの遅延を生じるため、やはり実質的なデータ転送
レートは転送回路そのものの物理的な帯域幅と比較して
低いものとならざるを得なかった。
【００１１】そこで本発明の目的は、配線における転送
遅延が１クロック以上ある場合であって、配線遅延に伴
うデータ転送レートの低下や転送制御に伴う双方向通信
によるデータ転送レートの低下を生じさせないデータ転
送システム及びデータ転送方法を提供することにある。
遅延が１クロック以上ある場合であって、配線遅延に伴
うデータ転送レートの低下や転送制御に伴う双方向通信
によるデータ転送レートの低下を生じさせないデータ転
送システム及びデータ転送方法を提供することにある。
【００１２】
【課題を解決するための手段】前記課題を解決するため
に本発明は、クロック源を共有する第１装置より第２装
置へ固定長のデータ転送を行うデータ転送システムであ
って、そのデータ転送システムを前記第２装置へ転送さ
れたデータを前記第１装置へ返送する返送手段と、この
返送手段により前記第１装置へ返送されたデータを前記
第２装置へ再送する再送手段とを含み、前記データが転
送及び返送される伝送路ループは前記データの先端から
終端まで送信するに要する時間と等しい遅延時間を有す
る長さに設定したことを特徴とする。
に本発明は、クロック源を共有する第１装置より第２装
置へ固定長のデータ転送を行うデータ転送システムであ
って、そのデータ転送システムを前記第２装置へ転送さ
れたデータを前記第１装置へ返送する返送手段と、この
返送手段により前記第１装置へ返送されたデータを前記
第２装置へ再送する再送手段とを含み、前記データが転
送及び返送される伝送路ループは前記データの先端から
終端まで送信するに要する時間と等しい遅延時間を有す
る長さに設定したことを特徴とする。
【００１３】本発明による他の発明は、クロック源を共
有する第１装置より第２装置へ固定長のデータ転送を行
うデータ転送方法であって、前記第２装置へ転送された
データを前記第１装置へ返送する第１処理と、この第１
処理により前記第１装置へ返送されたデータを前記第２
装置へ再送する第２処理とを含み、前記データが転送及
び返送される伝送路ループは前記データの先端から終端
まで送信するに要する時間と等しい遅延時間を有する長
さに設定したことを特徴とする。
有する第１装置より第２装置へ固定長のデータ転送を行
うデータ転送方法であって、前記第２装置へ転送された
データを前記第１装置へ返送する第１処理と、この第１
処理により前記第１装置へ返送されたデータを前記第２
装置へ再送する第２処理とを含み、前記データが転送及
び返送される伝送路ループは前記データの先端から終端
まで送信するに要する時間と等しい遅延時間を有する長
さに設定したことを特徴とする。
【００１４】本発明及び他の発明によれば、伝送路ルー
プはデータの先端から終端まで送信するに要する時間と
等しい遅延時間を有するため、再送手段ではデータを第
２装置へ転送した直後に前段装置からのデータを第２装
置へ転送したり、第２装置からの返送データが存在する
場合はその返送データを第２装置へ再送することが可能
となる。
プはデータの先端から終端まで送信するに要する時間と
等しい遅延時間を有するため、再送手段ではデータを第
２装置へ転送した直後に前段装置からのデータを第２装
置へ転送したり、第２装置からの返送データが存在する
場合はその返送データを第２装置へ再送することが可能
となる。
【００１５】即ち、固定のデータ長で同期したフレーム
同期通信を行うことにより、受信側がデータを取込める
状態である限り、データ転送レートはデータ送信レート
と一致し、転送レートの低下を生じない。
同期通信を行うことにより、受信側がデータを取込める
状態である限り、データ転送レートはデータ送信レート
と一致し、転送レートの低下を生じない。
【００１６】又、受信側でデータを取込めなかった場合
でも、送信側は直前のデータを送り終わった次のクロッ
クでデータが転送回路に存在することを確認できるた
め、送出許可や再送要求等の双方向通信に伴う遅延も生
じない。
でも、送信側は直前のデータを送り終わった次のクロッ
クでデータが転送回路に存在することを確認できるた
め、送出許可や再送要求等の双方向通信に伴う遅延も生
じない。
【００１７】従って、配線による転送遅延が１クロック
以上ある場合の固定長ディジタルデータの転送におい
て、配線遅延に伴うデータ転送レートの低下や転送制御
に伴う双方向通信によるデータ転送レートの低下を防止
することができる。
以上ある場合の固定長ディジタルデータの転送におい
て、配線遅延に伴うデータ転送レートの低下や転送制御
に伴う双方向通信によるデータ転送レートの低下を防止
することができる。
【００１８】
【発明の実施の形態】以下、本発明の実施の形態につい
て添付図面を参照しながら説明する。図１は本発明に係
るデータ転送システムの最良の実施の形態の構成図であ
る。
て添付図面を参照しながら説明する。図１は本発明に係
るデータ転送システムの最良の実施の形態の構成図であ
る。
【００１９】データ転送システムは送受信チップあるい
はモジュール（図１には図示しない）間をループ状に結
び、固定長のデータＳ１を転送するデータ信号配線１０
１と、その配線１０１と等長で並行にデータ信号配線１
０１中にデータＳ１が存在するか否かを示す制御信号Ｓ
２を転送するための制御信号配線１０２と、送受信チッ
プあるいはモジュール内に設けた三路スイッチ１０３，
１０４とからなる。
はモジュール（図１には図示しない）間をループ状に結
び、固定長のデータＳ１を転送するデータ信号配線１０
１と、その配線１０１と等長で並行にデータ信号配線１
０１中にデータＳ１が存在するか否かを示す制御信号Ｓ
２を転送するための制御信号配線１０２と、送受信チッ
プあるいはモジュール内に設けた三路スイッチ１０３，
１０４とからなる。
【００２０】そして、これら配線１０１，１０２の配線
ループはデータＳ１又は制御信号Ｓ２の先端から終端ま
で送信するに要する時間と等しい遅延時間を有する長さ
に設定する。
ループはデータＳ１又は制御信号Ｓ２の先端から終端ま
で送信するに要する時間と等しい遅延時間を有する長さ
に設定する。
【００２１】より具体的には、一周の遅延時間が固定の
データ長を送信する時間と１クロック未満の適当な時間
とを加算した時間に等しくなるよう配線ループの長さを
設定する。
データ長を送信する時間と１クロック未満の適当な時間
とを加算した時間に等しくなるよう配線ループの長さを
設定する。
【００２２】このうち、適当な時間とは、送受信の三路
スイッチ１０３，１０４内に含めるリタイミング回路
（後述するフリップフロップからなる回路）によりスキ
ューとジッタとを吸収でき、クロックで同期可能な遅延
時間をいう。このループ型データ転送回路を使用して固
定のデータ長で同期したフレーム同期転送を行う。
スイッチ１０３，１０４内に含めるリタイミング回路
（後述するフリップフロップからなる回路）によりスキ
ューとジッタとを吸収でき、クロックで同期可能な遅延
時間をいう。このループ型データ転送回路を使用して固
定のデータ長で同期したフレーム同期転送を行う。
【００２３】次に、三路スイッチ１０３，１０４の構成
について説明する。図２はデータ転送システムの具体的
な構成図、図３，４は三路スイッチ１０３，１０４の構
成図である。
について説明する。図２はデータ転送システムの具体的
な構成図、図３，４は三路スイッチ１０３，１０４の構
成図である。
【００２４】図２を参照して、送信側チップ１１１はＦ
ＩＦＯバッファ１１３と送信側三路スイッチ１０３とか
らなり、ＦＩＦＯバッファ１１３からのデータが送信側
三路スイッチ１０３に入力される。
ＩＦＯバッファ１１３と送信側三路スイッチ１０３とか
らなり、ＦＩＦＯバッファ１１３からのデータが送信側
三路スイッチ１０３に入力される。
【００２５】受信側チップ１１２はＦＩＦＯバッファ１
１４と受信側三路スイッチ１０４とからなり、受信側三
路スイッチ１０４からのデータがＦＩＦＯバッファ１１
４に入力される。
１４と受信側三路スイッチ１０４とからなり、受信側三
路スイッチ１０４からのデータがＦＩＦＯバッファ１１
４に入力される。
【００２６】なお、前段チップからのデータがＦＩＦＯ
バッファ１１３へ入力され、ＦＩＦＯバッファ１１４内
のデータが後段チップへ出力される。
バッファ１１３へ入力され、ＦＩＦＯバッファ１１４内
のデータが後段チップへ出力される。
【００２７】又、データ信号配線１０１のうち送信側チ
ップ１１１から受信側チップ１１２へデータを転送する
ための配線はデータ信号配線１０８で示され、制御信号
配線１０２のうち送信側チップ１１１から受信側チップ
１１２へ制御信号を転送するための配線は制御信号配線
１０７で示されている。
ップ１１１から受信側チップ１１２へデータを転送する
ための配線はデータ信号配線１０８で示され、制御信号
配線１０２のうち送信側チップ１１１から受信側チップ
１１２へ制御信号を転送するための配線は制御信号配線
１０７で示されている。
【００２８】一方、データ信号配線１０１のうち受信側
チップ１１２から送信側チップ１１１へデータを転送す
るための配線はデータ信号配線１０９で示され、制御信
号配線１０２のうち受信側チップ１１２から送信側チッ
プ１１１へ制御信号を転送するための配線は制御信号配
線１１０で示されている。
チップ１１２から送信側チップ１１１へデータを転送す
るための配線はデータ信号配線１０９で示され、制御信
号配線１０２のうち受信側チップ１１２から送信側チッ
プ１１１へ制御信号を転送するための配線は制御信号配
線１１０で示されている。
【００２９】又、送信側チップ１１１から受信側チップ
１１２へのデータ信号を１１８、制御信号を１１７で示
し、受信側チップ１１２から送信側チップ１１１へのデ
ータ信号を１１９、制御信号を１２０で示している。
１１２へのデータ信号を１１８、制御信号を１１７で示
し、受信側チップ１１２から送信側チップ１１１へのデ
ータ信号を１１９、制御信号を１２０で示している。
【００３０】図３を参照して、送信側三路スイッチ１０
３はデータ１１９、制御信号１２０及びクロックが入力
されるＤフリップフロップ（以下、Ｄ・ＦＦという）１
２１，１２２と、Ｄ・ＦＦ１２１及び１２２の出力が入
力されるアンド回路１５１と、ＦＩＦＯバッファ１１３
エンプティ信号１１４とＤ・ＦＦ１２２の出力が入力さ
れるアンド回路１５２と、アンド回路１５１の出力が入
力されるＤ・ＦＦ１２４と、アンド回路１５２の出力が
入力されるＤ・ＦＦ１２３と、Ｄ・ＦＦ１２３の出力と
ＦＩＦＯバッファ１１３からの送信用データ１１５が入
力されるアンド回路１５３と、アンド回路１５３の出力
とＤ・ＦＦ１２４の出力とが入力されるオア回路１５４
と、アンド回路１５２の出力とＤ・ＦＦ１２２の出力と
が入力されるオア回路１５５と、オア回路１５４の出力
が入力されるＤ・ＦＦ１２６と、オア回路１５５の出力
が入力されるＤ・ＦＦ１２５と、Ｄ・ＦＦ１２５の出力
が入力されるＤ・ＦＦ１２７とからなる。
３はデータ１１９、制御信号１２０及びクロックが入力
されるＤフリップフロップ（以下、Ｄ・ＦＦという）１
２１，１２２と、Ｄ・ＦＦ１２１及び１２２の出力が入
力されるアンド回路１５１と、ＦＩＦＯバッファ１１３
エンプティ信号１１４とＤ・ＦＦ１２２の出力が入力さ
れるアンド回路１５２と、アンド回路１５１の出力が入
力されるＤ・ＦＦ１２４と、アンド回路１５２の出力が
入力されるＤ・ＦＦ１２３と、Ｄ・ＦＦ１２３の出力と
ＦＩＦＯバッファ１１３からの送信用データ１１５が入
力されるアンド回路１５３と、アンド回路１５３の出力
とＤ・ＦＦ１２４の出力とが入力されるオア回路１５４
と、アンド回路１５２の出力とＤ・ＦＦ１２２の出力と
が入力されるオア回路１５５と、オア回路１５４の出力
が入力されるＤ・ＦＦ１２６と、オア回路１５５の出力
が入力されるＤ・ＦＦ１２５と、Ｄ・ＦＦ１２５の出力
が入力されるＤ・ＦＦ１２７とからなる。
【００３１】又、各Ｄ・ＦＦには共通のクロック１４０
が入力される。
が入力される。
【００３２】図４を参照して、受信側三路スイッチ１０
４はデータ１１８、制御信号１１７が入力されるＤ・Ｆ
Ｆ１２８，１２９と、Ｄ・ＦＦ１２８の出力とＦＩＦＯ
バッファ１１４のフル信号１４２が入力されるアンド回
路１６１と、Ｄ・ＦＦ１２８の出力とＦＩＦＯバッファ
１１４のフル信号１４２の反転信号が入力されるアンド
回路１６２と、Ｄ・ＦＦ１２９の出力とアンド回路１６
２の出力とが入力されるアンド回路１６３と、アンド回
路１６１の出力とＤ・ＦＦ１２９の出力とが入力される
アンド回路１６４と、アンド回路１６１の出力が入力さ
れるＤ・ＦＦ１３０と、アンド回路１６４の出力が入力
されるＤ・ＦＦ１３１とからなる。
４はデータ１１８、制御信号１１７が入力されるＤ・Ｆ
Ｆ１２８，１２９と、Ｄ・ＦＦ１２８の出力とＦＩＦＯ
バッファ１１４のフル信号１４２が入力されるアンド回
路１６１と、Ｄ・ＦＦ１２８の出力とＦＩＦＯバッファ
１１４のフル信号１４２の反転信号が入力されるアンド
回路１６２と、Ｄ・ＦＦ１２９の出力とアンド回路１６
２の出力とが入力されるアンド回路１６３と、アンド回
路１６１の出力とＤ・ＦＦ１２９の出力とが入力される
アンド回路１６４と、アンド回路１６１の出力が入力さ
れるＤ・ＦＦ１３０と、アンド回路１６４の出力が入力
されるＤ・ＦＦ１３１とからなる。
【００３３】又、各Ｄ・ＦＦには共通のクロック１４０
が入力される。
が入力される。
【００３４】いま、固定長データがｎビット長（本実施
形態の場合は一例としてｎは６以上の正の整数）あり、
図３及び図４より送受信両側の三路スイッチにおける遅
延が５クロック、また、両三路スイッチ中の初段のＤ・
ＦＦ１２１，１２２，１２８，１２９で同期可能なクロ
ックのずれが±δクロック（δ＜１）とすると、ループ
を成す信号配線により生じる配線遅延Ｄクロックは、
（ｎ−５−δ）＜Ｄ＜（ｎ−５＋δ）の条件を満たせば
良い。なお、ｎ＞（三路スイッチにおける遅延クロック
数）の条件を満足する必要がある。
形態の場合は一例としてｎは６以上の正の整数）あり、
図３及び図４より送受信両側の三路スイッチにおける遅
延が５クロック、また、両三路スイッチ中の初段のＤ・
ＦＦ１２１，１２２，１２８，１２９で同期可能なクロ
ックのずれが±δクロック（δ＜１）とすると、ループ
を成す信号配線により生じる配線遅延Ｄクロックは、
（ｎ−５−δ）＜Ｄ＜（ｎ−５＋δ）の条件を満たせば
良い。なお、ｎ＞（三路スイッチにおける遅延クロック
数）の条件を満足する必要がある。
【００３５】なお、三路スイッチにおける遅延５クロッ
クとは、送信側三路スイッチ１０３の初段目Ｄ・ＦＦ１
２１，１２２で１クロック、２段目Ｄ・ＦＦ１２３，１
２４で１クロック、３段目Ｄ・ＦＦ１２６，１２７で１
クロック、受信側三路スイッチ１０６の初段目Ｄ・ＦＦ
１２８，１２９で１クロック、２段目Ｄ・ＦＦ１３０，
１３１で１クロック、合計５クロック遅延することをい
う。従って、クロックの段数に応じてクロックの遅延数
は変化することになる。
クとは、送信側三路スイッチ１０３の初段目Ｄ・ＦＦ１
２１，１２２で１クロック、２段目Ｄ・ＦＦ１２３，１
２４で１クロック、３段目Ｄ・ＦＦ１２６，１２７で１
クロック、受信側三路スイッチ１０６の初段目Ｄ・ＦＦ
１２８，１２９で１クロック、２段目Ｄ・ＦＦ１３０，
１３１で１クロック、合計５クロック遅延することをい
う。従って、クロックの段数に応じてクロックの遅延数
は変化することになる。
【００３６】即ち、ループ１周の遅延時間がデータ長ｎ
ビットを送信する時間±δクロックとなるようにループ
１周の長さを設定するということである。
ビットを送信する時間±δクロックとなるようにループ
１周の長さを設定するということである。
【００３７】次に、動作の詳細について説明する。図５
〜図９は動作の詳細を示す信号の流れ図である。
〜図９は動作の詳細を示す信号の流れ図である。
【００３８】初期状態として、ループ型データ転送線路
中にデータが存在せず、制御信号がデータが介在してい
ないことを示す信号オフ（低レベル、以下（Ｌ）で表示
する）の状態にあるものとする。この初期状態におい
て、送信側チップあるいはモジュールにより、受信側チ
ップあるいはモジュールに固定長データを送信する場
合、図５〜図９に示す通りループ型データ転送回路が以
下のように動作する。
中にデータが存在せず、制御信号がデータが介在してい
ないことを示す信号オフ（低レベル、以下（Ｌ）で表示
する）の状態にあるものとする。この初期状態におい
て、送信側チップあるいはモジュールにより、受信側チ
ップあるいはモジュールに固定長データを送信する場
合、図５〜図９に示す通りループ型データ転送回路が以
下のように動作する。
【００３９】図５及び図３を参照して、送信側チップ１
１１は制御信号配線１１０より送信側チップ１１１に送
出された制御信号１２０を初段のＤ・ＦＦ１２２で同期
化する。次のクロックで制御信号１２０がオフ（Ｌ）で
あることを確認し、同時にＦＩＦＯバッファ１１３のエ
ンプティ信号１４１がオフ（Ｌ）、即ちＦＩＦＯバッフ
ァ１１３中にデータが存在することを確認して、ＦＩＦ
Ｏバッファ１１３へデータ要求信号を出す。
１１は制御信号配線１１０より送信側チップ１１１に送
出された制御信号１２０を初段のＤ・ＦＦ１２２で同期
化する。次のクロックで制御信号１２０がオフ（Ｌ）で
あることを確認し、同時にＦＩＦＯバッファ１１３のエ
ンプティ信号１４１がオフ（Ｌ）、即ちＦＩＦＯバッフ
ァ１１３中にデータが存在することを確認して、ＦＩＦ
Ｏバッファ１１３へデータ要求信号を出す。
【００４０】このデータ要求信号を受けたＦＩＦＯバッ
ファ１１３は送信すべき固定長データ１１５を次のクロ
ックから三路スイッチ１０５に順次送り出す。ＦＩＦＯ
バッファ１１３より送信側三路スイッチ１０５に届いた
データはアンド回路１５３，オア回路１５４，Ｄ・ＦＦ
１２６を経てデータ１１８としてデータ信号配線１０８
に送出される。同時に制御信号１１７をデータがデータ
信号配線中に存在していることを示す信号オンの状態
（Ｈ）にして、制御信号配線１０７に送出する。
ファ１１３は送信すべき固定長データ１１５を次のクロ
ックから三路スイッチ１０５に順次送り出す。ＦＩＦＯ
バッファ１１３より送信側三路スイッチ１０５に届いた
データはアンド回路１５３，オア回路１５４，Ｄ・ＦＦ
１２６を経てデータ１１８としてデータ信号配線１０８
に送出される。同時に制御信号１１７をデータがデータ
信号配線中に存在していることを示す信号オンの状態
（Ｈ）にして、制御信号配線１０７に送出する。
【００４１】図６及び図４を参照して、先に送り出され
た制御信号１１７（Ｈ）とデータ信号１１８は配線中で
ある固定の遅延を受けて受信側チップ１１２に到達す
る。この際、仮に受信側チップ１１２のＦＩＦＯバッフ
ァ１１４が全て詰まっておりデータを取り込めない状態
であった場合、受信側ではデータを取り込まず、送信側
チップ１１１に向けてデータとオン状態（Ｈ）の制御信
号を夫々データ信号配線１０９と制御信号配線１１０に
送り出す。
た制御信号１１７（Ｈ）とデータ信号１１８は配線中で
ある固定の遅延を受けて受信側チップ１１２に到達す
る。この際、仮に受信側チップ１１２のＦＩＦＯバッフ
ァ１１４が全て詰まっておりデータを取り込めない状態
であった場合、受信側ではデータを取り込まず、送信側
チップ１１１に向けてデータとオン状態（Ｈ）の制御信
号を夫々データ信号配線１０９と制御信号配線１１０に
送り出す。
【００４２】即ち、制御信号配線１０７とデータ信号配
線１０８を通して受信側チップ１１２に到達した制御信
号１１７とデータ信号１１８は、受信側三路スイッチ１
０６中の初段のＤ・ＦＦ１２８及び１２９により同期化
される。
線１０８を通して受信側チップ１１２に到達した制御信
号１１７とデータ信号１１８は、受信側三路スイッチ１
０６中の初段のＤ・ＦＦ１２８及び１２９により同期化
される。
【００４３】次のクロックにおいて、受信側チップ１１
２は制御信号１１７がオン（Ｈ）状態であることを確認
し、同時にＦＩＦＯバッファ１１４がフル信号１４２
（Ｈ）によりデータが取り込めないことを確認する。そ
こで、受信側三路スイッチ１０６は受信した制御信号１
１７とデータ信号１１８をそのまま制御信号１２０とデ
ータ信号１１９として制御信号配線１１０とデータ信号
配線１０９に送出する。
２は制御信号１１７がオン（Ｈ）状態であることを確認
し、同時にＦＩＦＯバッファ１１４がフル信号１４２
（Ｈ）によりデータが取り込めないことを確認する。そ
こで、受信側三路スイッチ１０６は受信した制御信号１
１７とデータ信号１１８をそのまま制御信号１２０とデ
ータ信号１１９として制御信号配線１１０とデータ信号
配線１０９に送出する。
【００４４】図７及び図３を参照して、先ず、データ信
号配線１０９と制御信号配線１１０である遅延を受けた
データ信号１１９と制御信号１２０は、送信側三路スイ
ッチ１０５の初段のＤ・ＦＦ１２１及び１２２により同
期化される。このＤ・ＦＦ１２１及び１２２で同期化さ
れ出力された時点で、固定のデータ長と同一の遅延を受
けたことになる。
号配線１０９と制御信号配線１１０である遅延を受けた
データ信号１１９と制御信号１２０は、送信側三路スイ
ッチ１０５の初段のＤ・ＦＦ１２１及び１２２により同
期化される。このＤ・ＦＦ１２１及び１２２で同期化さ
れ出力された時点で、固定のデータ長と同一の遅延を受
けたことになる。
【００４５】従って、送信側チップ１１１は固定長デー
タを送り終えた次のクロックにおいて直ぐに次のフレー
ムの状態、即ち制御信号１２０がオン（高レベル、以下
（Ｈ）で表示する）の状態に変化したことを確認し、受
信側より送り返されたデータとオン状態の制御信号を受
信側に向けて再度送り出す。
タを送り終えた次のクロックにおいて直ぐに次のフレー
ムの状態、即ち制御信号１２０がオン（高レベル、以下
（Ｈ）で表示する）の状態に変化したことを確認し、受
信側より送り返されたデータとオン状態の制御信号を受
信側に向けて再度送り出す。
【００４６】図８及び図４を参照して、受信側チップ１
１２は受信したデータ１１８と制御信号１１７を同期化
した後、制御信号１１７がオン（Ｈ）でＦＩＦＯバッフ
ァ１１４，フル信号１４２がオフ（Ｌ）であることを確
認する。即ち、この時点でＦＩＦＯバッファ１１４から
データは全て次段のチップに送出済であったとする。そ
して、データ１１８をＦＩＦＯバッファ１１４へ送り出
す。
１２は受信したデータ１１８と制御信号１１７を同期化
した後、制御信号１１７がオン（Ｈ）でＦＩＦＯバッフ
ァ１１４，フル信号１４２がオフ（Ｌ）であることを確
認する。即ち、この時点でＦＩＦＯバッファ１１４から
データは全て次段のチップに送出済であったとする。そ
して、データ１１８をＦＩＦＯバッファ１１４へ送り出
す。
【００４７】その際ＦＩＦＯバッファ１１４へ書込みの
ための制御信号１１６を（Ｈ）にして同時に送り出す。
また、送信側に向けてデータがデータ信号線中に存在し
ていないことを示すオフ状態（Ｌ）の制御信号１２０を
送り出す。
ための制御信号１１６を（Ｈ）にして同時に送り出す。
また、送信側に向けてデータがデータ信号線中に存在し
ていないことを示すオフ状態（Ｌ）の制御信号１２０を
送り出す。
【００４８】図９及び図３を参照して、送信側チップ１
１１は固定長データを送り出した次のクロックにおいて
制御信号１２０がオフ（Ｌ）の状態になったことを確認
して、送出すべきデータがＦＩＦＯバッファ１１３中に
存在する場合（エンプティ信号１４１がＬ）は、引き続
いてそのデータ１１５をアンド回路１５３，オア回路１
５４，Ｄ・ＦＦ１２６を介してデータ１１８として送出
する。
１１は固定長データを送り出した次のクロックにおいて
制御信号１２０がオフ（Ｌ）の状態になったことを確認
して、送出すべきデータがＦＩＦＯバッファ１１３中に
存在する場合（エンプティ信号１４１がＬ）は、引き続
いてそのデータ１１５をアンド回路１５３，オア回路１
５４，Ｄ・ＦＦ１２６を介してデータ１１８として送出
する。
【００４９】
【発明の効果】本発明及び他の発明によれば、伝送路ル
ープはデータの先端から終端まで送信するに要する時間
と等しい遅延時間を有するため、再送手段ではデータを
第２装置へ転送した直後に前段装置からのデータを第２
装置へ転送したり、第２装置からの返送データが存在す
る場合はその返送データを第２装置へ再送することが可
能となる。
ープはデータの先端から終端まで送信するに要する時間
と等しい遅延時間を有するため、再送手段ではデータを
第２装置へ転送した直後に前段装置からのデータを第２
装置へ転送したり、第２装置からの返送データが存在す
る場合はその返送データを第２装置へ再送することが可
能となる。
【００５０】即ち、固定のデータ長で同期したフレーム
同期通信を行うことにより、受信側がデータを取込める
状態である限り、データ転送レートはデータ送信レート
と一致し、転送レートの低下を生じない。
同期通信を行うことにより、受信側がデータを取込める
状態である限り、データ転送レートはデータ送信レート
と一致し、転送レートの低下を生じない。
【００５１】又、受信側でデータを取込めなかった場合
でも、送信側は直前のデータを送り終わった次のクロッ
クでデータが転送回路に存在することを確認できるた
め、送出許可や再送要求等の双方向通信に伴う遅延も生
じない。
でも、送信側は直前のデータを送り終わった次のクロッ
クでデータが転送回路に存在することを確認できるた
め、送出許可や再送要求等の双方向通信に伴う遅延も生
じない。
【００５２】従って、配線による転送遅延が１クロック
以上ある場合の固定長ディジタルデータの転送におい
て、配線遅延に伴うデータ転送レートの低下や転送制御
に伴う双方向通信によるデータ転送レートの低下を防止
することができる。
以上ある場合の固定長ディジタルデータの転送におい
て、配線遅延に伴うデータ転送レートの低下や転送制御
に伴う双方向通信によるデータ転送レートの低下を防止
することができる。
【図１】本発明に係るデータ転送システムの最良の実施
の形態の構成図である。
の形態の構成図である。
【図２】同システムの具体的な構成図である。
【図３】同システムの三路スイッチの構成図である。
【図４】同システムの三路スイッチの構成図である。
【図５】同システムの動作の詳細を示す信号の流れ図で
ある。
ある。
【図６】同システムの動作の詳細を示す信号の流れ図で
ある。
ある。
【図７】同システムの動作の詳細を示す信号の流れ図で
ある。
ある。
【図８】同システムの動作の詳細を示す信号の流れ図で
ある。
ある。
【図９】同システムの動作の詳細を示す信号の流れ図で
ある。
ある。
【図１０】従来の非同期転送を用いた場合の転送遅延の
一例を示すタイミングチャートである。
一例を示すタイミングチャートである。
１０１ データ信号配線 １０２ 制御信号配線 １０３，１０４ 三路スイッチ １１１ 送信側チップ １１２ 受信側チップ １１３，１１４ ＦＩＦＯバッファ １１８，１１９ データ信号配線 １１７，１２０ 制御信号配線
Claims (18)
- 【請求項１】 クロック源を共有する第１装置より第２
装置へ固定長のデータ転送を行うデータ転送システムで
あって、 前記第２装置へ転送されたデータを前記第１装置へ返送
する返送手段と、この返送手段により前記第１装置へ返
送されたデータを前記第２装置へ再送する再送手段とを
含み、 前記データが転送及び返送される伝送路ループは前記デ
ータの先端から終端まで送信するに要する時間と等しい
遅延時間を有する長さに設定されることを特徴とするデ
ータ転送システム。 - 【請求項２】 前記再送手段は、前記第１装置から前記
第２装置へのデータ転送が終了した直後に前記第２装置
からの返送データが存在するか否かを調べることを特徴
とする請求項１記載のデータ転送システム。 - 【請求項３】 前記再送手段は、前記第２装置からの返
送データが存在する場合にその返送データを前記第２装
置へ再送することを特徴とする請求項２記載のデータ転
送システム。 - 【請求項４】 前記再送手段は、前記第２装置からの返
送データが存在しない場合、前段装置からのデータを前
記第２装置へ転送することを特徴とする請求項２記載の
データ転送システム。 - 【請求項５】 前記返送手段は前記第２装置が後段装置
へ他のデータを転送中の場合は前記第２装置へ転送され
たデータを前記第１装置へ返送することを特徴とする請
求項１〜４いずれかに記載のデータ転送システム。 - 【請求項６】 前記返送手段は前記第２装置が後段装置
へ他のデータを転送中でない場合は前記第２装置へ転送
されたデータを前記後段装置へ転送することを特徴とす
る請求項１〜４いずれかに記載のデータ転送システム。 - 【請求項７】 前記返送手段及び再送手段は前記転送及
び返送データとともに送出され前記転送及び返送データ
が伝送線路上に存在するか否かを示す制御信号に基づき
前記転送及び返送データの有無を検出することを特徴と
する請求項１〜６いずれかに記載のデータ転送システ
ム。 - 【請求項８】 前記伝送路ループは複数本で構成される
ことを特徴とする請求項１〜７いずれかに記載のデータ
転送システム。 - 【請求項９】 前記第１及び第２装置は半導体チップ又
はモジュールであることを特徴とする請求項１〜８いず
れかに記載のデータ転送システム。 - 【請求項１０】 クロック源を共有する第１装置より第
２装置へ固定長のデータ転送を行うデータ転送方法であ
って、 前記第２装置へ転送されたデータを前記第１装置へ返送
する第１処理と、この第１処理により前記第１装置へ返
送されたデータを前記第２装置へ再送する第２処理とを
含み、 前記データが転送及び返送される伝送路ループは前記デ
ータの先端から終端まで送信するに要する時間と等しい
遅延時間を有する長さに設定されることを特徴とするデ
ータ転送方法。 - 【請求項１１】 前記第２処理は、前記第１装置から前
記第２装置へのデータ転送が終了した直後に前記第２装
置からの返送データが存在するか否かを調べることを特
徴とする請求項１０記載のデータ転送方法。 - 【請求項１２】 前記第２処理は、前記第２装置からの
返送データが存在する場合にその返送データを前記第２
装置へ再送することを特徴とする請求項１１記載のデー
タ転送方法。 - 【請求項１３】 前記第２処理は、前記第２装置からの
返送データが存在しない場合、前段装置からのデータを
前記第２装置へ転送することを特徴とする請求項１１記
載のデータ転送方法。 - 【請求項１４】 前記第１処理は前記第２装置が後段装
置へ他のデータを転送中の場合は前記第２装置へ転送さ
れたデータを前記第１装置へ返送することを特徴とする
請求項１０〜１３いずれかに記載のデータ転送方法。 - 【請求項１５】 前記第１処理は前記第２装置が後段装
置へ他のデータを転送中でない場合は前記第２装置へ転
送されたデータを前記後段装置へ転送することを特徴と
する請求項１０〜１３いずれかに記載のデータ転送方
法。 - 【請求項１６】 前記第１処理及び第２処理は前記転送
及び返送データとともに送出され前記転送及び返送デー
タが伝送線路上に存在するか否かを示す制御信号に基づ
き前記転送及び返送データの有無を検出することを特徴
とする請求項１０〜１５いずれかに記載のデータ転送方
法。 - 【請求項１７】 前記伝送路ループは複数本で構成され
ることを特徴とする請求項１０〜１６いずれかに記載の
データ転送方法。 - 【請求項１８】 前記第１及び第２装置は半導体チップ
又はモジュールであることを特徴とする請求項１０〜１
７いずれかに記載のデータ転送方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35592897A JP3147842B2 (ja) | 1997-12-25 | 1997-12-25 | データ転送システム及びデータ転送方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35592897A JP3147842B2 (ja) | 1997-12-25 | 1997-12-25 | データ転送システム及びデータ転送方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11184582A JPH11184582A (ja) | 1999-07-09 |
| JP3147842B2 true JP3147842B2 (ja) | 2001-03-19 |
Family
ID=18446460
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35592897A Expired - Fee Related JP3147842B2 (ja) | 1997-12-25 | 1997-12-25 | データ転送システム及びデータ転送方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3147842B2 (ja) |
-
1997
- 1997-12-25 JP JP35592897A patent/JP3147842B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11184582A (ja) | 1999-07-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |