JPH0795188A - 非同期ディジタル通信方法および装置 - Google Patents
非同期ディジタル通信方法および装置Info
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- JPH0795188A JPH0795188A JP5237078A JP23707893A JPH0795188A JP H0795188 A JPH0795188 A JP H0795188A JP 5237078 A JP5237078 A JP 5237078A JP 23707893 A JP23707893 A JP 23707893A JP H0795188 A JPH0795188 A JP H0795188A
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Abstract
(57)【要約】
【目的】 本発明の目的は、送信回路と受信回路との間
の相互接続遅延とは無関係に、互いに独立したクロック
で動作するモジュール間でディジタル・データ転送を行
う非同期ディジタル通信方法を提供する。 【構成】 非同期転送の送信側では、ＮＲＺライト信号
と、前記ＮＲＺライト信号と比較される遅延入力データ
を生成し、受信側からのＢＡＦ信号を送信側のローカル
クロックに同期させ、非同期転送を停止させるのにＢＡ
Ｆ信号を用い、受信側では、ＮＲＺライト信号を受信側
のローカルクロックに同期させ、送信側からのデータの
ラッチ制御およびライト信号生成のために、同期された
ＮＲＺライト信号を用い、エラスティック・メモリとし
てＦＩＦＯバッファを用いる。
の相互接続遅延とは無関係に、互いに独立したクロック
で動作するモジュール間でディジタル・データ転送を行
う非同期ディジタル通信方法を提供する。 【構成】 非同期転送の送信側では、ＮＲＺライト信号
と、前記ＮＲＺライト信号と比較される遅延入力データ
を生成し、受信側からのＢＡＦ信号を送信側のローカル
クロックに同期させ、非同期転送を停止させるのにＢＡ
Ｆ信号を用い、受信側では、ＮＲＺライト信号を受信側
のローカルクロックに同期させ、送信側からのデータの
ラッチ制御およびライト信号生成のために、同期された
ＮＲＺライト信号を用い、エラスティック・メモリとし
てＦＩＦＯバッファを用いる。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタル通信方法に
関し、特に互いに独立したクロックで動作するモジュー
ル間でデータ転送を行う非同期ディジタル通信方法に関
する。
関し、特に互いに独立したクロックで動作するモジュー
ル間でデータ転送を行う非同期ディジタル通信方法に関
する。
【０００２】
【従来の技術】クロック位相が互いに独立している２つ
のモジュール間でデータ転送を行うディジタル装置の一
例として、カードケージ内のプリント回路基板（ＰＣ
Ｂ）があり、各ＰＣＢには個別のクロック源からクロッ
クが供給される。また、各ＰＣＢはここではモジュール
と見なされる。このようなディジタル装置の他の例は、
ＰＣＢ上の集積回路（ＩＣ）であり、各ＰＣＢには個別
のクロック源からクロックが供給される。また、各ＩＣ
はここではモジュールと見なされる。
のモジュール間でデータ転送を行うディジタル装置の一
例として、カードケージ内のプリント回路基板（ＰＣ
Ｂ）があり、各ＰＣＢには個別のクロック源からクロッ
クが供給される。また、各ＰＣＢはここではモジュール
と見なされる。このようなディジタル装置の他の例は、
ＰＣＢ上の集積回路（ＩＣ）であり、各ＰＣＢには個別
のクロック源からクロックが供給される。また、各ＩＣ
はここではモジュールと見なされる。
【０００３】従来の非同期ディジタル通信方法は、ビッ
トワイズ・ハンドシェイク・プロトコルを用いている。
しかしながら、最大転送速度は、モジュール間のリンク
での相互接続遅延によって制限されている。もし、ビッ
トワイズ・ハンドシェイク・プロトコルが、同期ディジ
タル装置によって実現されるならば、すなわち共通クロ
ックに従属するならば、最大伝送速度は同期遅延によっ
ても制限される。自己同期回路がビットワイズ・ハンド
シェイク・プロトコルの実現のために応用されるなら
ば、同期遅延を避けることができる。しかしながら、自
己同期回路の設計および検証のためのソフトウェアツー
ルは、現時点では広く普及していない。
トワイズ・ハンドシェイク・プロトコルを用いている。
しかしながら、最大転送速度は、モジュール間のリンク
での相互接続遅延によって制限されている。もし、ビッ
トワイズ・ハンドシェイク・プロトコルが、同期ディジ
タル装置によって実現されるならば、すなわち共通クロ
ックに従属するならば、最大伝送速度は同期遅延によっ
ても制限される。自己同期回路がビットワイズ・ハンド
シェイク・プロトコルの実現のために応用されるなら
ば、同期遅延を避けることができる。しかしながら、自
己同期回路の設計および検証のためのソフトウェアツー
ルは、現時点では広く普及していない。
【０００４】独立したクロック源を有するモジュール間
でデータ転送を行う他の方法は、ディジタル通信装置に
用いられている。このようなディジタル通信装置におい
て、タイミング情報は、たとえば同期ワードを用いてデ
ータから、またはデータと並列する追加のデータ有効
（ｄａｔａ ｖａｌｉｄ）信号から取り出される。ロー
カルクロックへのデータの同期は、ＰＬＬ（Ｐｈａｓｅ
Ｌｏｃｋｅｄ Ｌｏｏｐ）方式によって行われる。し
かしながらＰＬＬ方式に基づいた同期回路において、Ｐ
ＬＬのクロック速度は、データ・ビット速度よりも数倍
速い。
でデータ転送を行う他の方法は、ディジタル通信装置に
用いられている。このようなディジタル通信装置におい
て、タイミング情報は、たとえば同期ワードを用いてデ
ータから、またはデータと並列する追加のデータ有効
（ｄａｔａ ｖａｌｉｄ）信号から取り出される。ロー
カルクロックへのデータの同期は、ＰＬＬ（Ｐｈａｓｅ
Ｌｏｃｋｅｄ Ｌｏｏｐ）方式によって行われる。し
かしながらＰＬＬ方式に基づいた同期回路において、Ｐ
ＬＬのクロック速度は、データ・ビット速度よりも数倍
速い。
【０００５】
【発明が解決しようとする課題】ディジタル装置のクロ
ック速度が高速になるにつれて、相互接続遅延およびク
ロック・スキューは比較的大きくなる。したがって、デ
ータ転送を同期させるグローバルクロックの分配は困難
である。従来、非同期ハンドシェイク・プロトコルの最
大通信速度は、相互接続遅延によって制限されていた。
ック速度が高速になるにつれて、相互接続遅延およびク
ロック・スキューは比較的大きくなる。したがって、デ
ータ転送を同期させるグローバルクロックの分配は困難
である。従来、非同期ハンドシェイク・プロトコルの最
大通信速度は、相互接続遅延によって制限されていた。
【０００６】本発明の目的は、送信回路と受信回路との
間の相互接続遅延とは無関係に、データと並列してＮＲ
Ｚライト信号を用いることによって、互いに独立したク
ロックで動作するモジュール間でディジタル・データ転
送を行う非同期ディジタル通信方法を提供することにあ
る。
間の相互接続遅延とは無関係に、データと並列してＮＲ
Ｚライト信号を用いることによって、互いに独立したク
ロックで動作するモジュール間でディジタル・データ転
送を行う非同期ディジタル通信方法を提供することにあ
る。
【０００７】本発明の他の目的は、現在入手可能なチッ
プ設計ツールおよび標準的な同期論理要素を用いて実現
可能な非同期ディジタル通信方法を提供することにあ
る。
プ設計ツールおよび標準的な同期論理要素を用いて実現
可能な非同期ディジタル通信方法を提供することにあ
る。
【０００８】本発明のさらに他の目的は、これら方法を
実施する非同期ディジタル通信装置を提供することにあ
る。
実施する非同期ディジタル通信装置を提供することにあ
る。
【０００９】
【課題を解決するための手段】本発明は、独立したクロ
ックで動作する２つのディジタル・モジュール間で、デ
ィジタル・データの非同期転送を行う非同期ディジタル
通信方法において、前記非同期転送の送信側では、ＮＲ
Ｚライト信号を生成するステップと、入力データを前記
ＮＲＺライト信号に比べて（相対的に）遅延させるステ
ップと、前記非同期転送の受信側からのＢＡＦ信号を前
記送信側のローカルクロックに同期させるステップと、
前記非同期転送を停止させるのに前記ＢＡＦ信号を用い
るステップとを含み、前記非同期転送の受信側では、前
記ＮＲＺライト信号を前記受信側のローカルクロックに
同期させるステップと、前記送信側からのデータのラッ
チ制御およびライト信号生成のために、前記同期された
ＮＲＺライト信号を用いるステップと、エラスティック
・メモリとしてＦＩＦＯバッファを用いるステップとを
含む、ことを特徴とする。
ックで動作する２つのディジタル・モジュール間で、デ
ィジタル・データの非同期転送を行う非同期ディジタル
通信方法において、前記非同期転送の送信側では、ＮＲ
Ｚライト信号を生成するステップと、入力データを前記
ＮＲＺライト信号に比べて（相対的に）遅延させるステ
ップと、前記非同期転送の受信側からのＢＡＦ信号を前
記送信側のローカルクロックに同期させるステップと、
前記非同期転送を停止させるのに前記ＢＡＦ信号を用い
るステップとを含み、前記非同期転送の受信側では、前
記ＮＲＺライト信号を前記受信側のローカルクロックに
同期させるステップと、前記送信側からのデータのラッ
チ制御およびライト信号生成のために、前記同期された
ＮＲＺライト信号を用いるステップと、エラスティック
・メモリとしてＦＩＦＯバッファを用いるステップとを
含む、ことを特徴とする。
【００１０】また本発明は、独立したクロックで動作す
る２つのディジタル・モジュール間で、ディジタル・デ
ータの非同期転送を行う非同期ディジタル通信装置にお
いて、ｎビット・データバスと並列に入力されるＮＲＺ
ライト信号を生成する送信回路と、同期回路およびＦＩ
ＦＯバッファより成る受信回路とから構成され、前記同
期回路は、前記ＮＲＺライト信号を受信側のローカルク
ロックに同期させ、前記ＮＲＺライト信号上に事象が検
出されると入力データをラッチし、前記ＦＩＦＯバッフ
ァは、エラスティック・メモリとして働き、信号ＢＡＦ
を送信回路へ返送し、データ転送を停止すべきかどうか
を知らせる、ことを特徴とする。
る２つのディジタル・モジュール間で、ディジタル・デ
ータの非同期転送を行う非同期ディジタル通信装置にお
いて、ｎビット・データバスと並列に入力されるＮＲＺ
ライト信号を生成する送信回路と、同期回路およびＦＩ
ＦＯバッファより成る受信回路とから構成され、前記同
期回路は、前記ＮＲＺライト信号を受信側のローカルク
ロックに同期させ、前記ＮＲＺライト信号上に事象が検
出されると入力データをラッチし、前記ＦＩＦＯバッフ
ァは、エラスティック・メモリとして働き、信号ＢＡＦ
を送信回路へ返送し、データ転送を停止すべきかどうか
を知らせる、ことを特徴とする。
【００１１】
【作用】大規模ディジタル・システムは同期領域の集合
として見なされ、各領域にはそれぞれ独立したクロック
が供給される。各領域のクロック関係は、メソクロナス
（ｍｅｓｏｃｈｒｏｎｏｕｓ：共通のクロック源である
が異なった位相）、またはプレシオクロナス（ｐｌｅｓ
ｉｏｃｈｒｏｎｏｕｓ：異なったクロック源であるが同
じクロック速度）、またはヘテロクロナス（ｈｅｔｅｒ
ｏｃｈｒｏｎｏｕｓ：異なったクロック速度）のいずれ
かである。
として見なされ、各領域にはそれぞれ独立したクロック
が供給される。各領域のクロック関係は、メソクロナス
（ｍｅｓｏｃｈｒｏｎｏｕｓ：共通のクロック源である
が異なった位相）、またはプレシオクロナス（ｐｌｅｓ
ｉｏｃｈｒｏｎｏｕｓ：異なったクロック源であるが同
じクロック速度）、またはヘテロクロナス（ｈｅｔｅｒ
ｏｃｈｒｏｎｏｕｓ：異なったクロック速度）のいずれ
かである。
【００１２】図１は、２つの同期領域間の通信リンクを
示している。受信モジュールは、同期回路（ＳＹＮＣ）
とＦＩＦＯバッファとから成るインターフェースを有す
る。
示している。受信モジュールは、同期回路（ＳＹＮＣ）
とＦＩＦＯバッファとから成るインターフェースを有す
る。
【００１３】同期モジュールは、入力ライト信号ＷＲ１
とデータ信号Ｄ２とをローカルクロックＣＬＫ２Ｈに同
期させる。ライト信号ＷＲ１はデータ信号Ｄ２と並列に
入力され、データが有効であるときを知らせる。ＮＲＺ
（Ｎｏｎ Ｒｅｔｕｒｎ ｔｏ Ｚｅｒｏ）シグナル方
式は、ライト信号ＷＲ１に使用される。これは、新しい
データが存在するたびにライト信号ＷＲ１のレベルを変
化させることを意味する。ＮＲＺシグナル方式は、転送
されるデータ・ビットごとにライト信号ＷＲ１に最小遷
移を必要とする。これは、後のライト信号ＷＲ１の同期
に対して重要なポイントである。
とデータ信号Ｄ２とをローカルクロックＣＬＫ２Ｈに同
期させる。ライト信号ＷＲ１はデータ信号Ｄ２と並列に
入力され、データが有効であるときを知らせる。ＮＲＺ
（Ｎｏｎ Ｒｅｔｕｒｎ ｔｏ Ｚｅｒｏ）シグナル方
式は、ライト信号ＷＲ１に使用される。これは、新しい
データが存在するたびにライト信号ＷＲ１のレベルを変
化させることを意味する。ＮＲＺシグナル方式は、転送
されるデータ・ビットごとにライト信号ＷＲ１に最小遷
移を必要とする。これは、後のライト信号ＷＲ１の同期
に対して重要なポイントである。
【００１４】ＦＩＦＯバッファ８は、エラスティック・
メモリを与え、ローカルクロック信号ＣＬＫ１Ｈとロー
カルクロック信号ＣＬＫ２Ｈとの間のクロック速度差を
補償する。ローカルクロック信号ＣＬＫ１Ｈとローカル
クロック信号ＣＬＫ２Ｈとの関係がメソクロナスなら
ば、データは連続的に流れ、オーバフローの危険性はな
い。しかし、２つの領域のクロック関係がプレシオクロ
ナスまたはヘテロクロナスならば、オーバフローの危険
性がある。したがって、バッファ・オールモスト・フル
（Ｂｕｆｆｅｒ Ａｌｍｏｓｔ Ｆｕｌｌ）信号の形
で、ＦＩＦＯバッファからの帰還ループは、データの流
入制御を保証する。信号ＢＡＦは２つの同期領域の間を
伝送するので、信号ＢＡＦをローカルクロック信号ＣＬ
Ｋ１Ｈに同期させることが必要である。システムが相互
接続遅延および同期遅延に影響を受けないようにするた
めに、ＦＩＦＯバッファは、配線内でデータが消失しな
いことを保証する容量オーバヘッドを考慮して構成され
なければならない。
メモリを与え、ローカルクロック信号ＣＬＫ１Ｈとロー
カルクロック信号ＣＬＫ２Ｈとの間のクロック速度差を
補償する。ローカルクロック信号ＣＬＫ１Ｈとローカル
クロック信号ＣＬＫ２Ｈとの関係がメソクロナスなら
ば、データは連続的に流れ、オーバフローの危険性はな
い。しかし、２つの領域のクロック関係がプレシオクロ
ナスまたはヘテロクロナスならば、オーバフローの危険
性がある。したがって、バッファ・オールモスト・フル
（Ｂｕｆｆｅｒ Ａｌｍｏｓｔ Ｆｕｌｌ）信号の形
で、ＦＩＦＯバッファからの帰還ループは、データの流
入制御を保証する。信号ＢＡＦは２つの同期領域の間を
伝送するので、信号ＢＡＦをローカルクロック信号ＣＬ
Ｋ１Ｈに同期させることが必要である。システムが相互
接続遅延および同期遅延に影響を受けないようにするた
めに、ＦＩＦＯバッファは、配線内でデータが消失しな
いことを保証する容量オーバヘッドを考慮して構成され
なければならない。
【００１５】
【実施例】最初に、図１を参照して本発明の回路構成の
要素を説明する。本発明は、データを送信する回路（送
信回路）１と、データを受信する回路（受信回路）２と
から構成される。これらの２つの回路は、ｎビット・デ
ータのケーブル１７，ライト信号のケーブル１８，信号
ＢＡＦ（Ｂｕｆｆｅｒ Ａｌｍｏｓｔ Ｆｕｌｌ）のケ
ーブル１９を経て接続されている。
要素を説明する。本発明は、データを送信する回路（送
信回路）１と、データを受信する回路（受信回路）２と
から構成される。これらの２つの回路は、ｎビット・デ
ータのケーブル１７，ライト信号のケーブル１８，信号
ＢＡＦ（Ｂｕｆｆｅｒ Ａｌｍｏｓｔ Ｆｕｌｌ）のケ
ーブル１９を経て接続されている。
【００１６】送信回路１は、送信しようとする入力デー
タＤＩＮをラッチするｎビット幅入力レジスタ３と、入
力ライト信号ＷＲＩＮからＮＲＺ（Ｎｏｎ Ｒｅｔｕｒ
ｎｔｏ Ｚｅｒｏ）ライト信号ＷＲ１を生成するトグル
フリップフロップ４と、データＤ１をローカルクロック
信号ＣＬＫ１Ｈの周期の１／２周期だけ遅延させるｎビ
ット幅ネガティブエッジ・トグルレジスタ５と、信号Ｂ
ＡＦ１をローカルクロックＣＬＫ１Ｈに同期させるＤフ
リップフロップ６とから構成される。
タＤＩＮをラッチするｎビット幅入力レジスタ３と、入
力ライト信号ＷＲＩＮからＮＲＺ（Ｎｏｎ Ｒｅｔｕｒ
ｎｔｏ Ｚｅｒｏ）ライト信号ＷＲ１を生成するトグル
フリップフロップ４と、データＤ１をローカルクロック
信号ＣＬＫ１Ｈの周期の１／２周期だけ遅延させるｎビ
ット幅ネガティブエッジ・トグルレジスタ５と、信号Ｂ
ＡＦ１をローカルクロックＣＬＫ１Ｈに同期させるＤフ
リップフロップ６とから構成される。
【００１７】受信回路２は、データＤ２およびＮＲＺラ
イト信号ＷＲ１をローカルクロックＣＬＫ２Ｈに同期さ
せる同期回路７と、エラスティック・バッファとして働
くｎビット幅同期ＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒ
ｓｔ Ｏｕｔ）バッファ８と、ＦＩＦＯバッファ８に対
して適切なリード・パルスを生成するＤフリップフロッ
プ９と、２入力ＡＮＤゲート１０とから構成される。
イト信号ＷＲ１をローカルクロックＣＬＫ２Ｈに同期さ
せる同期回路７と、エラスティック・バッファとして働
くｎビット幅同期ＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒ
ｓｔ Ｏｕｔ）バッファ８と、ＦＩＦＯバッファ８に対
して適切なリード・パルスを生成するＤフリップフロッ
プ９と、２入力ＡＮＤゲート１０とから構成される。
【００１８】同期回路７の構成を、図２を参照して説明
する。同期回路は、ｎビット幅データＤ２をイネーブル
またはディスエーブルするｎ個の２入力ＡＮＤゲート１
１と、データＤ２のサンプリングとライト信号ＷＲ１Ｓ
の生成を制御し、簡単なステートマシンを構成するＤフ
リップフロップ１２および２入力ＥＸＯＲゲート１４
と、信号ＷＲ１をローカルクロックＣＬＫ２Ｈに同期さ
せるＤフリップフロップ１３と、データＤ２をサンンプ
リングするｎビット幅レジスタ１５と、ライト信号ＷＲ
１Ｓを保持するＤフリップフロップ１６とから構成され
る。
する。同期回路は、ｎビット幅データＤ２をイネーブル
またはディスエーブルするｎ個の２入力ＡＮＤゲート１
１と、データＤ２のサンプリングとライト信号ＷＲ１Ｓ
の生成を制御し、簡単なステートマシンを構成するＤフ
リップフロップ１２および２入力ＥＸＯＲゲート１４
と、信号ＷＲ１をローカルクロックＣＬＫ２Ｈに同期さ
せるＤフリップフロップ１３と、データＤ２をサンンプ
リングするｎビット幅レジスタ１５と、ライト信号ＷＲ
１Ｓを保持するＤフリップフロップ１６とから構成され
る。
【００１９】図１の各回路要素は、以下のように接続さ
れている。ｎビット幅入力データＤＩＮは、クロック信
号ＣＬＫ１によって同期されたレジスタ３の入力Ｄに接
続されている。レジスタ３の出力Ｑは、ローカルクロッ
ク信号ＣＬＫ１Ｈによって同期されたネガティブエッジ
・トリガレジスタ５の入力Ｄに接続されている。ネガテ
ィブエッジ・トリガレジスタ５の出力Ｑは、出力信号Ｄ
２に接続されている。出力信号Ｄ２は、ケーブル１７を
経て受信回路２の同期回路７のデータ入力ＤＩに接続さ
れている。ライト信号ＷＲＩＮは、クロック信号ＣＬＫ
１によって同期されたトグルフリップフロップ４のイネ
ーブル入力Ｅに接続されている。トグルフリップフロッ
プ４の出力Ｑは、出力信号ＷＲ１に接続されている。出
力信号ＷＲ１は、ケーブル１８を経て受信回路２の同期
回路７のライト入力ＷＲに接続されている。送信回路１
の出力信号ＢＡＦＯＵＴは、ローカルクロック信号ＣＬ
Ｋ１Ｈによって同期されたＤフリップフロップ６の出力
Ｑに接続されている。Ｄフリップフロップ６の入力Ｄ
は、ケーブル１９を経て受信回路２のＦＩＦＯバッファ
８の信号ＢＡＦに接続されている。
れている。ｎビット幅入力データＤＩＮは、クロック信
号ＣＬＫ１によって同期されたレジスタ３の入力Ｄに接
続されている。レジスタ３の出力Ｑは、ローカルクロッ
ク信号ＣＬＫ１Ｈによって同期されたネガティブエッジ
・トリガレジスタ５の入力Ｄに接続されている。ネガテ
ィブエッジ・トリガレジスタ５の出力Ｑは、出力信号Ｄ
２に接続されている。出力信号Ｄ２は、ケーブル１７を
経て受信回路２の同期回路７のデータ入力ＤＩに接続さ
れている。ライト信号ＷＲＩＮは、クロック信号ＣＬＫ
１によって同期されたトグルフリップフロップ４のイネ
ーブル入力Ｅに接続されている。トグルフリップフロッ
プ４の出力Ｑは、出力信号ＷＲ１に接続されている。出
力信号ＷＲ１は、ケーブル１８を経て受信回路２の同期
回路７のライト入力ＷＲに接続されている。送信回路１
の出力信号ＢＡＦＯＵＴは、ローカルクロック信号ＣＬ
Ｋ１Ｈによって同期されたＤフリップフロップ６の出力
Ｑに接続されている。Ｄフリップフロップ６の入力Ｄ
は、ケーブル１９を経て受信回路２のＦＩＦＯバッファ
８の信号ＢＡＦに接続されている。
【００２０】同期回路７およびＦＩＦＯバッファ８は、
ｎビット・データ接続Ｄ２Ｓとライト信号ＷＲ１Ｓを経
て接続されている。ＦＩＦＯバッファ８の出力データＤ
Ｏは出力データＤＯＵＴに接続され、ＦＩＦＯバッファ
８の出力信号ＢＥは出力信号ＢＥＯＵＴに接続されてい
る。同期回路７、ＦＩＦＯバッファ８およびＤフリップ
フロップ９は、ローカルクロック信号ＣＬＫ２Ｈによっ
て同期されている。リード信号ＲＤＩＮは、ＡＮＤゲー
ト１０の一方の入力に接続されている。ＡＮＤゲート１
０の他方の入力はＤフリップフロップ９の反転出力／Ｑ
に接続され、ＡＮＤゲート１０の出力はＤフリップフロ
ップ９の入力Ｄに接続されている。Ｄフリップフロップ
９の出力Ｑは、ＦＩＦＯバッファ８のリード入力ＲＤに
接続されている。
ｎビット・データ接続Ｄ２Ｓとライト信号ＷＲ１Ｓを経
て接続されている。ＦＩＦＯバッファ８の出力データＤ
Ｏは出力データＤＯＵＴに接続され、ＦＩＦＯバッファ
８の出力信号ＢＥは出力信号ＢＥＯＵＴに接続されてい
る。同期回路７、ＦＩＦＯバッファ８およびＤフリップ
フロップ９は、ローカルクロック信号ＣＬＫ２Ｈによっ
て同期されている。リード信号ＲＤＩＮは、ＡＮＤゲー
ト１０の一方の入力に接続されている。ＡＮＤゲート１
０の他方の入力はＤフリップフロップ９の反転出力／Ｑ
に接続され、ＡＮＤゲート１０の出力はＤフリップフロ
ップ９の入力Ｄに接続されている。Ｄフリップフロップ
９の出力Ｑは、ＦＩＦＯバッファ８のリード入力ＲＤに
接続されている。
【００２１】図２の各回路要素は以下のように接続され
ている。ケーブル１７からのデータＤ２の各ビットは、
ｎ個のＡＮＤゲート１１の一方の各入力に接続されてい
る。ｎ個のＡＮＤゲート１１の出力は、ｎ個のＤフリッ
プフロップ１５の入力Ｄに接続されている。ケーブル１
８からのＮＲＺライト信号ＷＲ１は、Ｄフリップフロッ
プ１３の入力Ｄに接続されている。Ｄフリップフロップ
１３の出力Ｑは、Ｄフリップフロップ１２の入力ＤとＥ
ＸＯＲゲート１４の一方の入力に接続されている。Ｄフ
リップフロップ１２の出力Ｑは、ＥＸＯＲゲート１４の
他方の入力に接続されている。ＥＸＯＲゲート１４の出
力は、Ｄフリップフロップ１６の入力Ｄおよびｎ個のＡ
ＮＤゲート１１の他方の各入力に接続されている。ｎビ
ット幅レジスタ１５の出力Ｑは、ＦＩＦＯバッファ８の
ｎビット幅入力ＤＩに接続されている。Ｄフリップフロ
ップ１６の出力Ｑは、ＦＩＦＯバッファ８のライト入力
ＷＲに接続されている。同期回路７のすべてのフリップ
フロップは、ローカルクロック信号ＣＬＫ２Ｈによって
同期されている。
ている。ケーブル１７からのデータＤ２の各ビットは、
ｎ個のＡＮＤゲート１１の一方の各入力に接続されてい
る。ｎ個のＡＮＤゲート１１の出力は、ｎ個のＤフリッ
プフロップ１５の入力Ｄに接続されている。ケーブル１
８からのＮＲＺライト信号ＷＲ１は、Ｄフリップフロッ
プ１３の入力Ｄに接続されている。Ｄフリップフロップ
１３の出力Ｑは、Ｄフリップフロップ１２の入力ＤとＥ
ＸＯＲゲート１４の一方の入力に接続されている。Ｄフ
リップフロップ１２の出力Ｑは、ＥＸＯＲゲート１４の
他方の入力に接続されている。ＥＸＯＲゲート１４の出
力は、Ｄフリップフロップ１６の入力Ｄおよびｎ個のＡ
ＮＤゲート１１の他方の各入力に接続されている。ｎビ
ット幅レジスタ１５の出力Ｑは、ＦＩＦＯバッファ８の
ｎビット幅入力ＤＩに接続されている。Ｄフリップフロ
ップ１６の出力Ｑは、ＦＩＦＯバッファ８のライト入力
ＷＲに接続されている。同期回路７のすべてのフリップ
フロップは、ローカルクロック信号ＣＬＫ２Ｈによって
同期されている。
【００２２】図３のタイミング図および図１のブロック
図を参照して、本発明の非同期ディジタル通信装置の動
作を説明する。送信回路１および受信回路２は、２つの
異なったモジュールに配置されている。各モジュールに
は、個別のローカルクロック源が供給されている。した
がって、ローカルクロック信号ＣＬＫ１Ｈはローカルク
ロック信号ＣＬＫ２Ｈとは独立している。クロック信号
ＣＬＫ１の周波数は、ローカルクロック信号ＣＬＫ１Ｈ
の周波数の１／２であり、クロック信号ＣＬＫ１とロー
カルクロック信号ＣＬＫ１Ｈとの間には一定の位相差が
存在する。クロック信号ＣＬＫ２の周波数は、ローカル
クロック信号ＣＬＫ２Ｈの周波数の１／２であり、クロ
ック信号ＣＬＫ２とローカルクロック信号ＣＬＫ２Ｈと
の間には一定の位相差が存在する。
図を参照して、本発明の非同期ディジタル通信装置の動
作を説明する。送信回路１および受信回路２は、２つの
異なったモジュールに配置されている。各モジュールに
は、個別のローカルクロック源が供給されている。した
がって、ローカルクロック信号ＣＬＫ１Ｈはローカルク
ロック信号ＣＬＫ２Ｈとは独立している。クロック信号
ＣＬＫ１の周波数は、ローカルクロック信号ＣＬＫ１Ｈ
の周波数の１／２であり、クロック信号ＣＬＫ１とロー
カルクロック信号ＣＬＫ１Ｈとの間には一定の位相差が
存在する。クロック信号ＣＬＫ２の周波数は、ローカル
クロック信号ＣＬＫ２Ｈの周波数の１／２であり、クロ
ック信号ＣＬＫ２とローカルクロック信号ＣＬＫ２Ｈと
の間には一定の位相差が存在する。
【００２３】データは、同期ＦＩＦＯバッファ８へのラ
イト信号と同じように伝送される。ライト信号ＷＲＩＮ
が論理“ハイ”のとき、入力データＤＩＮはＦＩＦＯバ
ッファ８に転送される。入力データＤＩＮのデータ速度
は、クロック信号ＣＬＫ１のクロック速度と同じであ
る。受信側では、データは同期ＦＩＦＯバッファ８内に
あるものとしてリードされる。リード信号ＲＤＩＮが論
理“ハイ”のとき、ＦＩＦＯバッファ８内のデータは、
出力データＤＯＵＴに出力される。出力データＤＯＵＴ
は、クロック信号ＣＬＫ２のクロック速度と同じ速度で
ＦＩＦＯバッファ８からリードされる。信号ＢＡＦＯＵ
Ｔは、ＦＩＦＯバッファ８がオールモスト・フル（ａｌ
ｍｏｓｔ ｆｕｌｌ）になるときを知らせる。信号ＢＥ
ＯＵＴは、ＦＩＦＯバッファ８のデータがエンプティに
なるときを知らせる。
イト信号と同じように伝送される。ライト信号ＷＲＩＮ
が論理“ハイ”のとき、入力データＤＩＮはＦＩＦＯバ
ッファ８に転送される。入力データＤＩＮのデータ速度
は、クロック信号ＣＬＫ１のクロック速度と同じであ
る。受信側では、データは同期ＦＩＦＯバッファ８内に
あるものとしてリードされる。リード信号ＲＤＩＮが論
理“ハイ”のとき、ＦＩＦＯバッファ８内のデータは、
出力データＤＯＵＴに出力される。出力データＤＯＵＴ
は、クロック信号ＣＬＫ２のクロック速度と同じ速度で
ＦＩＦＯバッファ８からリードされる。信号ＢＡＦＯＵ
Ｔは、ＦＩＦＯバッファ８がオールモスト・フル（ａｌ
ｍｏｓｔ ｆｕｌｌ）になるときを知らせる。信号ＢＥ
ＯＵＴは、ＦＩＦＯバッファ８のデータがエンプティに
なるときを知らせる。
【００２４】図３は、送信回路１と受信回路２との間
で、５ワードが転送される例を示している。ＦＩＦＯバ
ッファ８は、オールモスト・フルになり、十分なデータ
がＦＩＦＯバッファ８からリードされるまでにデータ転
送を停止しなければならない。送信回路１および受信回
路２は、独立したクロック源で動作しており、信号はケ
ーブル１７〜１９を伝播しなければならないので、受信
回路２でバッファがフルになってから、それが送信回路
１で検出されるまでに遅延が存在する。ＦＩＦＯバッフ
ァ８のオーバフローを避けるために、バッファ・オール
モスト・フル信号ＢＡＦが、バッファ・フルの代わりに
用いられる。これは、追加のデータ・ワードに対してオ
ーバヘッドを与え、たとえ信号ＢＡＦが論理“ハイ”の
後に、データ・ワードが送られてきてもオーバフローは
防止される。このオーバヘッドは、相互接続による遅延
および同期による遅延に依存する。
で、５ワードが転送される例を示している。ＦＩＦＯバ
ッファ８は、オールモスト・フルになり、十分なデータ
がＦＩＦＯバッファ８からリードされるまでにデータ転
送を停止しなければならない。送信回路１および受信回
路２は、独立したクロック源で動作しており、信号はケ
ーブル１７〜１９を伝播しなければならないので、受信
回路２でバッファがフルになってから、それが送信回路
１で検出されるまでに遅延が存在する。ＦＩＦＯバッフ
ァ８のオーバフローを避けるために、バッファ・オール
モスト・フル信号ＢＡＦが、バッファ・フルの代わりに
用いられる。これは、追加のデータ・ワードに対してオ
ーバヘッドを与え、たとえ信号ＢＡＦが論理“ハイ”の
後に、データ・ワードが送られてきてもオーバフローは
防止される。このオーバヘッドは、相互接続による遅延
および同期による遅延に依存する。
【００２５】図４のタイミング図を参照して送信回路１
の機能を説明する。データ・ワードＤＩＮはレジスタ３
に同期入力される。このデータは、ライト信号ＷＲ１と
比較してデータＤ２を遅延させる第２レジスタ５に再び
同期入力される。ライト信号ＷＲＩＮが論理“ハイ”の
とき、トグルフリップフロップ４はレベルを変化させ、
データが有効であることを知らせる。この種のシグナリ
ングは、ＮＲＺ（Ｎｏｎ Ｒｅｔｕｒｎ ｔｏ Ｚｅｒ
ｏ）方式とも呼ばれる。ＮＲＺ方式を用いることによっ
て、ライト信号ＷＲ１に最小遷移をもたらす。これは、
ライト信号ＷＲ１が変化レベルのとき、ライト信号ＷＲ
１のサンプリングの可能性を少なくするための重要ポイ
ントである。
の機能を説明する。データ・ワードＤＩＮはレジスタ３
に同期入力される。このデータは、ライト信号ＷＲ１と
比較してデータＤ２を遅延させる第２レジスタ５に再び
同期入力される。ライト信号ＷＲＩＮが論理“ハイ”の
とき、トグルフリップフロップ４はレベルを変化させ、
データが有効であることを知らせる。この種のシグナリ
ングは、ＮＲＺ（Ｎｏｎ Ｒｅｔｕｒｎ ｔｏ Ｚｅｒ
ｏ）方式とも呼ばれる。ＮＲＺ方式を用いることによっ
て、ライト信号ＷＲ１に最小遷移をもたらす。これは、
ライト信号ＷＲ１が変化レベルのとき、ライト信号ＷＲ
１のサンプリングの可能性を少なくするための重要ポイ
ントである。
【００２６】図２を参照して同期回路７の機能を説明す
る。Ｄフリップフロップ１２および２入力ＥＸＯＲゲー
ト１４は、データ信号Ｄ２のサンプリングとライト信号
ＷＲ１Ｓの生成を制御する。図５に、この機能の状態遷
移図を示す。同期したライト信号ＷＲ１がレベルを変化
するごとにデータ信号Ｄ２はサンプリングされ、ライト
信号ＷＲ１Ｓが設定される。前述した通信方法における
重要ポイントは、ローカルクロック信号ＣＬＫ２Ｈに対
するライト信号ＷＲ１の同期である。ライト信号ＷＲ１
とデータ信号Ｄ２との間の遅延が一定であると仮定でき
るので、データ信号Ｄ２は同期させる必要がない。ライ
ト信号ＷＲ１の位相はローカルクロック信号ＣＬＫ２Ｈ
の位相とは独立しているので、同期回路７の受信Ｄフリ
ップフロップ１３は、その出力Ｑが不定である不安定状
態に陥る可能性がある。整定時間ｔE として定義された
一定の期間の後、出力が定レベルに安定する可能性が存
在する。しかしながら、Ｄフリップフロップ１３の出力
Ｑのレベルが論理“１”または論理“０”にあるかを予
期することはできない。したがって、Ｄフリップフロッ
プ１３を同期させるクロック速度は、データ・ビット転
送速度の２倍でなければならない。これを図６および図
７に示す。ここで、Ｄフリップフロップ１３は、不安定
状態に陥っている。なぜならば、ライト信号ＷＲ１がロ
ーカルクロック信号ＣＬＫ２Ｈの立ち上がりエッジと同
時にレベルを変化しているからである。これは、図６お
よび図７にハッチングを施したエリアとして示されてい
る。図６において、Ｄフリップフロップ１３の出力Ｑす
なわち信号ＷＲ２は論理“ハイ”レベルに安定し、一
方、図７において、論理“ロー”レベルに安定してい
る。図６および図７は両方とも、データ信号Ｄ２が首尾
よくサンプリングされることを示している。もし、デー
タ信号Ｄ２が第１クロック・エッジでサンプリングされ
ないと、第２クロック・エッジでサンプリングされる。
る。Ｄフリップフロップ１２および２入力ＥＸＯＲゲー
ト１４は、データ信号Ｄ２のサンプリングとライト信号
ＷＲ１Ｓの生成を制御する。図５に、この機能の状態遷
移図を示す。同期したライト信号ＷＲ１がレベルを変化
するごとにデータ信号Ｄ２はサンプリングされ、ライト
信号ＷＲ１Ｓが設定される。前述した通信方法における
重要ポイントは、ローカルクロック信号ＣＬＫ２Ｈに対
するライト信号ＷＲ１の同期である。ライト信号ＷＲ１
とデータ信号Ｄ２との間の遅延が一定であると仮定でき
るので、データ信号Ｄ２は同期させる必要がない。ライ
ト信号ＷＲ１の位相はローカルクロック信号ＣＬＫ２Ｈ
の位相とは独立しているので、同期回路７の受信Ｄフリ
ップフロップ１３は、その出力Ｑが不定である不安定状
態に陥る可能性がある。整定時間ｔE として定義された
一定の期間の後、出力が定レベルに安定する可能性が存
在する。しかしながら、Ｄフリップフロップ１３の出力
Ｑのレベルが論理“１”または論理“０”にあるかを予
期することはできない。したがって、Ｄフリップフロッ
プ１３を同期させるクロック速度は、データ・ビット転
送速度の２倍でなければならない。これを図６および図
７に示す。ここで、Ｄフリップフロップ１３は、不安定
状態に陥っている。なぜならば、ライト信号ＷＲ１がロ
ーカルクロック信号ＣＬＫ２Ｈの立ち上がりエッジと同
時にレベルを変化しているからである。これは、図６お
よび図７にハッチングを施したエリアとして示されてい
る。図６において、Ｄフリップフロップ１３の出力Ｑす
なわち信号ＷＲ２は論理“ハイ”レベルに安定し、一
方、図７において、論理“ロー”レベルに安定してい
る。図６および図７は両方とも、データ信号Ｄ２が首尾
よくサンプリングされることを示している。もし、デー
タ信号Ｄ２が第１クロック・エッジでサンプリングされ
ないと、第２クロック・エッジでサンプリングされる。
【００２７】次に、図８を参照して受信回路２の機能を
説明する。同期回路７からの出力データ信号Ｄ２Ｓは、
ローカルクロック信号ＣＬＫ２Ｈの１周期の期間内に変
動し得る。ＦＩＦＯバッファ８は、この変動を補償す
る。受信回路２に接続されたディジタル装置は、ＦＩＦ
Ｏバッファ８のクロック速度の１／２のクロック速度で
動作する。Ｄフリップフロップ９およびＡＮＤゲート１
０は、リード信号ＲＤＩＮがクロック信号ＣＬＫ２の１
周期の間論理“ハイ”のとき、１データ・ワードのみの
リードを保証する。
説明する。同期回路７からの出力データ信号Ｄ２Ｓは、
ローカルクロック信号ＣＬＫ２Ｈの１周期の期間内に変
動し得る。ＦＩＦＯバッファ８は、この変動を補償す
る。受信回路２に接続されたディジタル装置は、ＦＩＦ
Ｏバッファ８のクロック速度の１／２のクロック速度で
動作する。Ｄフリップフロップ９およびＡＮＤゲート１
０は、リード信号ＲＤＩＮがクロック信号ＣＬＫ２の１
周期の間論理“ハイ”のとき、１データ・ワードのみの
リードを保証する。
【００２８】
【発明の効果】本発明の非同期ディジタル通信方法は、
送信回路と受信回路との間の相互接続遅延とは無関係で
ある。データ信号と並列にＮＲＺライト信号を用いるこ
とによって、簡単な同期回路が得られる。また、本発明
の非同期ディジタル通信方法は、現在入手可能なチップ
設計ツールおよび標準的な同期論理要素を用いて実現可
能である。
送信回路と受信回路との間の相互接続遅延とは無関係で
ある。データ信号と並列にＮＲＺライト信号を用いるこ
とによって、簡単な同期回路が得られる。また、本発明
の非同期ディジタル通信方法は、現在入手可能なチップ
設計ツールおよび標準的な同期論理要素を用いて実現可
能である。
【図１】本発明の一実施例を示すブロック図である。
【図２】図１の同期回路の詳細を示すブロック図であ
る。
る。
【図３】図１の非同期ディジタル通信装置の動作を説明
するタイミング図である。
するタイミング図である。
【図４】図１の送信回路の動作を説明するタイミング図
である。
である。
【図５】図２の同期回路の動作を説明する状態遷移図で
ある。
ある。
【図６】図２の同期回路の動作を説明するタイミング図
である。
である。
【図７】図２の動作を説明するタイミング図である。
【図８】図１の受信回路の動作を説明するタイミング図
である。
である。
１ 送信回路 ２ 受信回路 ３ ｎビット幅入力レジスタ ４ トグルフリップフロップ ５ ネガティブエッジ・トリガレジスタ ６，９，１２，１３，１６ Ｄフリップフロップ ７ 同期回路 ８ ＦＩＦＯバッファ １０ ２入力ＡＮＤゲート １１ ２入力ＡＮＤゲート １４ ２入力ＥＸＯＲゲート １５ ｎビット幅入力レジスタ １７，１８，１９ ケーブル
Claims (3)
- 【請求項１】独立したクロックで動作する２つのディジ
タル・モジュール間で、ディジタル・データの非同期転
送を行う非同期ディジタル通信方法において、 前記非同期転送の送信側では、 ＮＲＺライト信号を生成するステップと、 入力データを前記ＮＲＺライト信号に比べて（相対的
に）遅延させるステップと、 前記非同期転送の受信側からのＢＡＦ信号を前記送信側
のローカルクロックに同期させるステップと、 前記非同期転送を停止させるのに前記ＢＡＦ信号を用い
るステップとを含み、 前記非同期転送の受信側では、 前記ＮＲＺライト信号を前記受信側のローカルクロック
に同期させるステップと、 前記送信側からのデータのラッチ制御およびライト信号
生成のために、前記同期されたＮＲＺライト信号を用い
るステップと、 エラスティック・メモリとしてＦＩＦＯバッファを用い
るステップとを含む、 ことを特徴とする非同期ディジタル通信方法。 - 【請求項２】前記ＮＲＺライト信号の同期は、データ・
ビット速度のクロック速度の２倍で行われ、前記同期は
さらに前記ＮＲＺライト信号を同期ストローブ信号に変
換することを特徴とする請求項１記載の非同期ディジタ
ル通信方法。 - 【請求項３】独立したクロックで動作する２つのディジ
タル・モジュール間で、ディジタル・データの非同期転
送を行う非同期ディジタル通信装置において、 ｎビット・データバスと並列に入力されるＮＲＺライト
信号を生成する送信回路と、 同期回路およびＦＩＦＯバッファより成る受信回路とか
ら構成され、 前記同期回路は、前記ＮＲＺライト信号を受信側のロー
カルクロックに同期させ、前記ＮＲＺライト信号上に事
象が検出されると入力データをラッチし、 前記ＦＩＦＯバッファは、エラスティック・メモリとし
て働き、信号ＢＡＦを送信回路へ返送し、データ転送を
停止すべきかどうかを知らせる、 ことを特徴とする非同期ディジタル通信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5237078A JP2596336B2 (ja) | 1993-09-24 | 1993-09-24 | 非同期ディジタル通信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5237078A JP2596336B2 (ja) | 1993-09-24 | 1993-09-24 | 非同期ディジタル通信装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0795188A true JPH0795188A (ja) | 1995-04-07 |
| JP2596336B2 JP2596336B2 (ja) | 1997-04-02 |
Family
ID=17010092
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5237078A Expired - Fee Related JP2596336B2 (ja) | 1993-09-24 | 1993-09-24 | 非同期ディジタル通信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2596336B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6850580B1 (en) | 1999-06-21 | 2005-02-01 | Sharp Kabushiki Kaisha | Bit synchronizing circuit |
-
1993
- 1993-09-24 JP JP5237078A patent/JP2596336B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6850580B1 (en) | 1999-06-21 | 2005-02-01 | Sharp Kabushiki Kaisha | Bit synchronizing circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2596336B2 (ja) | 1997-04-02 |
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Legal Events
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