TWI411956B - 以位元時脈與平行資料轉換發送及／或接收序列資料的方法與系統 - Google Patents

Description

以位元時脈與平行資料轉換發送及/或接收序列資料的方法與系統

本發明係關於資料傳輸，特別是關於針對每個位元序列化(serialize)及發送一資料而決定資料字元範圍，以適當地接收及解序列化(de－serialize)該資料。

第1圖係為一習用的序列器(serializer)的方塊圖。一平行資料字元10係與一字元時鐘14載入一緩衝暫存器12。字元時鐘14亦會饋入一相位鎖定迴路(PLL)或一延遲鎖定迴路(DLL)16，下述的PLL皆可由PLL及DLL所替代。PLL產生一位元時鐘18，其可載入移位暫存器20並因此經由一電纜或傳輸線驅動器22以序列方式針對每個位元將資料自移位暫存器20轉移出來。針對每個位元將資料轉移出來的位元時鐘18藉由PLL而保持同步於字元內的位元位置。一字元時鐘24係沿著源自於驅動器22的序列位元、經由驅動器26而輸出，接收器藉由經由字元時鐘參考位元串流便能夠分辨序列資料串流的開始與結束。

第2圖係為一接收器電路的方塊圖，其係用以解序列化位元以形成字元。序列資料30輸入至一移位暫存器32，字元時鐘34輸入至可產生一位元時鐘38的一PLL36，其中位元時鐘38係藉由PLL而同步於一字元中的位元位置。藉由此種同步，位元時鐘38便可適切地將位元串流載入移位暫存器32。當字元為移位暫存器32所接收後（如字元時鐘所決定），PLL便輸出可將移位暫存器32內的平行資料載入一緩衝暫存器42的一時鐘40。處於平行型態的字元資料44便可為接收系統所用。

第1圖及第2圖包含具有待發送之字元或已接收字元的一緩衝暫存器。該緩衝暫存器同意待發送之字元或下一字元載入前所接收之字元所需的幾乎全部的時間。完成該等工作的邏輯及時脈已為人所熟知。然而，緩衝暫存器是非必要的，同時如果不使用緩衝暫存器時，那麼待發送字元或已接收字元在一位元時脈內便必須被載入，同樣地，這種設計方式亦已經成為習用技術。

第3圖係為使用第1圖之序列器及第2圖之解序列器的一完全雙向系統。需要注意的是，有8條資料線及一單一時鐘輸入每一序列器並自每一解序列器輸出。位於序列器及解序列器之間的資料和時鐘線一般來說係為差動信號，其中每一使用兩種導體。

第3圖中的每個序列器/解序列器皆包含在此裝置中極為常見的一PLL然而，PLL不但會消耗過多的電力、控制亦極為複雜、需要較長的鎖定時間、以及佔用太多的晶片實體資源，因此放棄使用PLL是極為明智的。

第4圖係一框形十位元字元之序列發送的一時序圖。一字元時鐘60傳送至產生一同步位元時鐘62的一PLL，字元時鐘60的產生通常必須足夠於PLL保持在所定狀態下。資料位元使用一字元時鐘邊緣而載入一移位暫存器。接著，位於移位暫存器的資料位元便以序列方式被位元時鐘62所移出。在第4圖中，一八位元字元在位元時鐘62的上升邊緣上被移位。

相同的運作方式亦應用於序列資料的接收上。在此情形中，接收到的字元時鐘會被應用至產生一（與字元時鐘）同步之位元時鐘的一PLL，該同步位元時鐘係用以載入資料位元至一接收移位暫存器。當時鐘引發資料位元的發送及接收時資料位元必須是穩定的，習用技術設計了時間延遲使得此種系統得以完成此項工作。在這種已知的情形中，資料位元會被同步地發送至前一字元的最重要位元之後的下一字元之最低階位元被直接發送的所在地。在其他例子中，資料亦會被同步地發送，但一般皆係使用框形化資料位元的啟始及停止。正如熟習本項技術者所熟知的，在同步型及非同步型的例子中，必須應用系統裝置使得發送器及接收器適當地發送及接收資料。同時，系統係在發送所接收資料之後再發送資料，此時其他系統便能夠同步地發送及接收；前者代表半雙工而後者代表全雙工。同樣地，系統設計者了解這種系統適當地發送及接收資料時的極限和需求。

如前所述，原則上接收系統必須能夠分辨資料字元範圍與序列位元串流的不同。

習用技術係使用PLL以提供同步位元時鐘給發送系統及接收系統，然而，在鎖定之前，PLL會佔用過多的晶片實體資源、消耗大量的電力以及時間。

一般來說，傳送序列資料所提供的好處是：發送及接收系統之間的電纜僅需要具備少數的信號（若是差分信號、一個資料對及一個時鐘對）傳送線（當然，若是單端的一條回復線或數條回復線）。相反地，平行電纜上的發送信號需要針對一字元及一時鐘驅動器上的每個位元具備線驅動器，這些平行驅動器會消耗大量的電力並輸出很高的電流而產生相當大的系統雜訊。

在不使用電纜或傳輸線的應用場合中，積體電路封裝之間卻仍會有平行資料的發送，因此便必須為了平行資料的每個位元而在那些封裝上設置複數個接腳。在使用64和100及28位元的較新設計中，封裝上的可用接腳會變成設計上的限制，較大之封裝和在封裝的整個底面上設置接腳的球狀柵格陣列式及類似之封裝亦點出了這個問題。然而，該問題依然存在，深受這些限制之害的實際應用包括具有複雜顯示的所有計算系統；例如：行動電話、桌上型電腦及筆記型電腦、電子遊戲、具有外部晶片記憶體的計算系統、具有大容量記憶體的任何計算系統、以及電子儀器、監控及控制設備。

第5圖及第6圖係在不同的邏輯家族所使用之不同的電壓之間使用邏輯準位電晶體之緩衝電路的電路圖，其中的邏輯家族包括TTL、低準位TTL、CMOS、以及電流模式邏輯家族。

第5圖係當A至B信號為高準位時，驅動A(0－7)信號至B(0－7)信號之雙向緩衝器70的電路圖。當BtoA信號為高準位時，信號係行進於不同的方向，70係為一單一雙向緩衝電路，而在這個8位元的例子中，70’代表的是針對其他7個位元的平行緩衝器。習用技術中以序列器加以取代的這些緩衝型態電路深受電力損耗及PLL之複雜度、一參考時鐘之需求、PLL之鎖定時間、以及所佔用晶片實體資料的損害。如第5圖及第6圖所示，AtoB以及BtoA的信號實際上具有低準位，DIR及EN－信號控制其方向，在此情形下EN－必須具有低準位以允許DIR信號決定資料流方向。如果EN－具有高準位，那麼AtoB以及BtoA便皆具有高準位，且A和B信號係彼此隔離。

第6圖係為8資料位元A(0－7)以時鐘方式計入D型態正反器之緩衝型態電路其中1位元80的電路圖。CKAtoB會載入A0至正反器81。當AtoB為高準位時，A0資料以Q正反信號的型態輸出至B0線。而當BtoA為高準位時，同樣的作用亦會產生於發送B0至A0線。其他7個位元的電路係以80’代表。

使用一序列器來取代第5圖及第6圖之緩衝器將可避免使用PLL的缺點。

直到目前為止，序列資料及反序列資料皆必須使用PLL，但其如前所述般具有功率晶片之體積和時間之複雜度及成本上的缺失。然而，如果能夠消除這些限制，序列化及解序列化方法將會更為人所接受及使用。

鑑於前述先前技術中所提，本案提出可改善序列器/解序列器、且無須使用延遲鎖定迴路以發送及接收序列資料的一種方法，該序列器/解序列器係針對每個位元發送一資料字元、並針對每個位元接收一資料字元。在較佳實施例中，資料字元位元會與框形位元的字元範圍、有時與填充位元被一起發送出去，範圍位元有助於分辨不同的資料字元。

用以保持資料字元的一暫存器由一平行電腦匯流排載入，而該暫存器的輸出連接至一序列輸出資料埠以藉由一相應之傳輸線發送出該資料位元。在一較佳實施例中，未鎖定至任何參考信號的一運作脈波產生或時脈係在一資料字元義載入至該暫存器後連接至該暫存器上的一控制輸入。此處的字元脈波產生器及時鐘在使用上係為同義的，如同熟習本項技術者所知般。所儲存的字元資料位元及範圍位元係因應該時鐘而被序列化地輸出，脈波產生器信號亦以平行於序列資料位元的方式發送，接收器將使用這些信號並於其到達時載入位元。

在另一較佳實施例中係使用一閘極信號，在此情形下，載入待發送之資料字元的信號係用以啟始一脈波產生器，其可發送或轉移資料字元及如前述的任何範圍或框架位元。

在另一較佳實施例中係使用自由運作或是閘極脈波產生器，可偵測到資料字元內容的一改變（至少一位元改變狀態），並啟始與定義脈波信號之一位元一起被序列化地發送之改變的字元，閘極脈波配置的自由運作亦可應用於此實施例。

解序列器包括一序列埠用以針對每個位元接收一資料字元至儲存位元的一第二暫存器。該第二暫存器具有一資料輸入及一控制輸入。存在與被接收之序列資料位元同時被接收的一時鐘信號，用以定義被接收之第二資料字元位元。其係用以將資料計入該第二暫存器。

在一較佳實施例中，提供一雙方向性資料線及一雙方向性時鐘線，其係由序列器/解序列器進行緩衝使得資料及時鐘資料流方向反轉。在一較佳實施例中，一平行資料字元係由一字元或負載信號載入一轉移暫存器。其可能為源自於一電腦系統平行匯流排的一名稱寫入（一負載信號），一時鐘會藉由該資料線轉移資料出去，該轉移時鐘係同步於字元時鐘使得該資料在轉移發生之前被適切地載入，轉移時鐘係在經由同時且同步於發送之資料位元的雙方向性時鐘線而被發送之之前或之後被修正。

在一較佳實施例中，時鐘同時與資料之傳送係在發送之前或之後被延遲使得一時鐘邊緣或其他的這種信號出現以指示一資料位元何時穩定。

在另一較佳實施例中，一字元負載信號（有時代表一字元時鐘）閂鎖資料至緩衝暫存器。在一序列器及一解序列器之間，資料線係為雙向如同位元時鐘線。存在一整體的掌握器(overall master)或控制器可處理資料及時鐘方向反轉使得資訊不會散失。在另一較佳實施例中，發送器及接收器轉向資料/時鐘信號方向以因應控制/狀況線或兩者之間的線。熟習本項技術者可製作其通訊協定以確保發送及接收系統之間通訊的適當控制。舉例來說，若尚未確認忙碌時可使用一忙碌信號，系統不足控制便可確認忙碌。在某些任意時刻，系統便可反確認忙碌以防個別的接收器在同一時刻確認忙碌。如果忙碌信號保持忙碌，該側便可延遲控制直到另一側完成並反確認忙碌。如果忙碌信號反確認，該側將可再確認忙碌並發送其訊息，被傳送之資訊一般皆具有錯誤檢查系統，使得存在於通訊不當資訊中的衝突被偵測出來且傳送於稍後的某段時間之後重新再試。這種技術及系統在習用技術中義廣為人所知。

在另一較佳實施例中，發送系統可達續地輸出資料字元而無須任何協商(handshake)。此系統及接收器必須在一夠早的時間電配置成用以接收字元的型態。

不發明亦提供具有字元範圍並由一資料位元串流決定資料字元範圍的裝置，在前述母案之中可發現很多資訊，一個或兩個範圍資料位元一般係被加入每個字元的資料位元，範圍位元或位元可能在字元資料位元之前或之後、或位於字元資料位元之內。

當使用兩個範圍位元時，它們的配置方式使得一邏輯準位傳輸必須發生於兩個範圍資料位元之間。該傳輸不是高準位便是低準位。一位元時鐘會陪伴該序列資料位元以決定每個位元何時穩定或適用。然而，該位元時鐘在傳輸期間內於兩個字元範圍位元之間並不具有邏輯準位，接收系統係當位元時鐘不具有邏輯準位傳輸時偵測正以邏輯方式在偵測字元範圍資料位元的一字元範圍。

在一較佳實施例中，當使用一範圍位元時，範圍資料位元會產生一雙重頻率，並且，若是位元時鐘在該雙重頻率期間保持於一恆定之邏輯準位，則可偵測到一字元範圍。

在其他的較佳實施例中，資料線為雙方向性但存在兩條非方向性時鐘線，而在另一些較佳實施例中，資料線及時鐘線皆為非方向性。這種實施例特別有必要，當高速資料被發送越過長距離時。

即使下述的實施方式說明係參考隨附之實施例、圖示、以及所使用之方法以進行說明，但本案之發明並不受到實施方式及所使用方法的限制，對於熟習本項技術者來說，本案得加入諸般修飾，但皆不脫離所附之申請專利範圍。

第7圖係本案序列器及解序列器之方塊圖，以下將詳述第7圖之多種變化。這些實行方法代表本案優勢所在的配置及運作，但是下面的敘述並非如同熟習本項技術者所熟知般及其他配置方式使用本案技術般的詳盡。

第7圖顯示一電腦系統92，其可為讀取或寫入平行資料的任何電子系統。也就是說除了通常之電腦系統、攝影電路、記憶體電路、鍵盤、掃瞄器、印表機、無線通訊等等之外，熟習其他類似系統的技術者皆可使用本案發明。

在敘述較佳實施例之前先分辨無須使用任何協商在一穩定速率下發送資料的所謂”同步”實行是極為有用的。資料會被發送而無視於系統對於新資料是否已完成準備的指示。一非同步實行將會使用協商信號；亦即在發送新資料之前針對新資料及資料準備好進行讀取。這些用語係為熟習本項技術者所熟知，下面的系統敘述包括某些同步及非同步的系統配置。

電腦系統經由一平行資料埠或接點與一序列器/解序列器90形成介面。序列器90序列化平行資料並將其發送至解序列器/序列器90’，其中資料會被電腦系統92’解序列化及以平行方式讀取。資料係以同樣的方式由電腦系統92’傳送至電腦系統92。在一實施方式中，90裏僅有一序列器，90’裡僅有一解序列器。在此情形下，資料傳送是單一路徑且單純的。同樣地，系統亦可以相反方向配置、且在90裏僅有一解序列器，90’裡僅有一序列器。然而，在大部份的應用場合中會同時具有序列器及解序列器，如圖所示般的系統90及90’。

平行介面96及96’具有配置於雙方向性匯流排的平行資料，其所具有之匯流排基於資料的方向而致能。平行介面亦顯示兩個統稱的控制線：WORD LOAD及RDY。如圖所示，這些線因為產生於電腦系統或是序列器/解序列器而不具有方向標誌。在一實施方式中，當RDY為真時，電腦系統92便將下一個字元與WORD LOAD信號一起載入序列器/解序列器。然而，在另一實施例中，在發送一資料字元之後，序列器會由電腦系統92顯示頻閃的WORD LOAD信號於一新的平行字元。接著電腦系統便使用WORD LOAD以引入下一個待序列化的字元。

當電腦系統92及92’正由解序列器接收一平行資料時，RDY線係用以指示資料字元可用於資料線96。然而，在另一實施例中，RDY線亦可用以頻閃資料至電腦系統，舉例來說，如果資料直接進行一記憶體系統，RDY信號便會頻閃於資料字元且增加一位址計數使得記憶體指出下一位置。在下面敘述中，RDY及WORD LOAD信號係以方便了解的首字母縮寫以代表相同的功能。

90及90’的脈波產生及時脈方塊可包括習用的多個不同的時鐘或脈波產生電路。舉例來說，可以使用不是藉由一外部便是藉由一內部的WORD LOAD信號而同步於一新的字元之負載的一自由運作時鐘。然而，在另一實施例中，當資料字元及任何範圍或框架位元義被發送時，WORD LOAD信號便可啟始一閘極脈波產生電路。

如下所述，時鐘電路本身係經過一換流器鍊、某種型態的延遲電路、一液晶或一儲存電路（甚至是使用具有一電感性或等效元件的一RLC型態電路）。

在另一配置中，序列器/解序列器90及90’在該處輸出脈波產生/時脈信號100及100’。這些脈波信號會被送至其他的序列器/解序列器以提供一時鐘予該等系統。在一例子中，當電源開啟時被啟動之一自由運作脈波源係經由其他的序列器/解序列器而發送及接收資料。

除了序列器/解序列器之型態上很多實體的與功能性的配置，源自於一解序列器90的脈波信號會經由傳輸電纜94而發送至發送序列器90’。接著，作為一從動裝置的序列器90’便使用所接收之脈波信號以序列化並發送資料回該解序列器。

第7圖中需要注意的是，在序列器/解序列器90及90’中並沒有相位或延遲鎖定電路。此外，亦沒有其他時鐘或時脈信號的參考傳送至序列器/解序列器以提供一鎖定參考。取而代之的是，序列器/解序列器具有同步於及/或受限於一資料字元之發送與接收的一脈波產生器，第7圖的發明運作係使用此處所述的脈波產生，但其亦提供在兩系統90及90’之間與序列化之資料共同傳送的一位元時鐘。該位元時鐘一般將具有延遲於（不是位於發送器便是位於接收器）資料邊緣的一邊緣，使得位元時鐘定義一資料位元的穩定部份，另一種方法則是，如熟習本項技術者所熟知，接收器會提供該延遲以載入該位元錯誤使其自由運作。

本案較佳實施例之資料及位元時鐘的排列係如同前述用以參考之母案所述。這些母案揭露詳述了在資料場合中使用位元時鐘及額外的範圍位元（或位元）以產生及偵測字元範圍之原則的配置。

在運作中，第7圖之一般性方塊圖的運作及使用亦能夠具有其他的變化，而本案亦可使用於這些應用場合。發明之實行包括下列獨立的配置：(a)單方向性序列器；(b)單方向性解序列器；(c)雙方向性資料線；(d)雙方向性位元時鐘線；(e)單方向性位元時鐘線；(f)單方向性資料線；(g)協商；(h)不具協商；(i)外部字元負載產生；(j)內部字元負載產生；(k)自由運作同步脈波產生；(l)閘極脈波產生；(m)藉由一字元負載信號啟始序列化；(n)藉由資料的一改變啟始序列化。這些實行的描述對於熟習本項技術者是”獨立的”，以能夠實際地使用任何的大量配置而無須注意其他的配置，當然除了彼此不相容的配置除外（例如：使用協商與否）。

下面的說明特別陳述（但非極為詳盡地）本案之較佳實施例。它們是前述一般性系統的實施例。

在第7圖中，90及90’包括脈波產生/時脈方塊，第8A圖及第8B圖顯示兩種較佳實施例。第8A圖顯示一閘極環形振盪器(gated ring oscillator)。此處當EN信號110為真時，振盪器將輸出一串脈波OUT112，其時脈係以環繞換流器114及NAND116之迴路的延遲時間為基礎。雖然是非必要的，但史密特觸發換流器115的磁滯後(hysteresis)仍有助於確保位於所設計之頻率上的適當振盪。這可使得脈波同時地產生於由一電腦系統或由接收一解序列器完全資料字元而已輸入一資料字元。

正如習用技術所示，脈波產生器一般皆會在電壓、溫度、以及壓力上進行補償。

第8B圖顯示具有產生於電力啟動之START信號的一自由運作振盪器。在此實施例中，在電力啟動後皆會出現該OUT1信號。史密特觸發器115被當作換流器114以提供一延遲，但亦可使用其他的延遲電路。當一字元被載入或由一電腦系統接收時以進行序列化時，便會出現EN1信號。正反器118由OUT1脈波所設定，而下一個OUT1脈波係經由NAND120而被發送，其係被當作轉移信號以輸出序列化資料。亦可以使用一計數器122以計算轉移脈波，使得當一完全字元及任何範圍位元被輸出時，正反器118便會被重置，除此之外，WORD負載信號亦會迴授至電腦系統以設定下一個待發送的字元。計數器可以在WORD LOAD信號為真及下一個UOT1脈波122時被重置（圖中未示出），然而，根據系統的限制亦可以使用其他的方法以重置該計數器以確保無損耗或混亂資料。

不論是在第8A圖及第8B圖的時鐘或脈波電路中，如果包括史密特觸發器及NAND的全部五個換流器有5奈米秒(nsec)淨延遲，則每個高準位117及每個低準位119的時間即為5奈米秒，且會有一段10奈米秒的期間及100MHz的一頻率。更典型地，每一級的延遲將成為次奈米秒。如前所述，很多其他為熟習本項技術者所知的設計亦可加以應用以產生一位元時鐘。

第8B圖顯示將位元時鐘脈波同步於載入一新的字元以進行發送之信號的一電路，需要注意的是，該信號係產生於序列器/解序列器或電腦系統之中。START信號係為一信號，由啟動電力時舉例來說係啟始該環形脈波產生器使其運作。在此情形中，與第8A圖相比，該環形脈波產生器係自由運作，當一新的字元準備好發送時，EN1使轉變成真且正反器118設定於後續的OUT1信號。接著OUT1信號便經由NAND120而輸出以轉移資料位元出去，該等脈波亦為計數器使得當全部的資料字元及任何的範圍位元已被發送時，正反器118便會被重置。計數器122輸出亦可被應用於載入下一個準備待發送的字元。

第9圖係為本案一較佳實施例，此處序列器/解序列器130/132於平行A[0：7]134線與差動序列信號線BDS＋及BDS－(BDS)136之間傳送資料。位於資料線134上的平行資料被輸入序列器130以便接著經由輸出緩衝器138進行轉移。一時鐘信號係經由緩衝器142被輸出以陪伴及定義序列資料。資料線BDS係雙方向性而資料係經由輸入緩衝器140而越過該些相同的線被接收。有一個被接收的時鐘或脈波信號係經由雙方向性時鐘BCK＋/BCK－(BCKS)線經接收的資料係使用經接收的BCKS信號而被輸入至一解序列器，並在一暫存器中被當作一平行資料字元被集中。資料係位於資料線134以便電腦系統進行讀取，資料及時鐘緩衝器的方向係由方向電路144所決定。當EN－為真（低準位）時，DIR會驅動BtoA信號及AtoB信號的其中之一為真，藉此決定資料流。本案之特別實行方式係替換第5圖的電晶體電路，新的電路係使用一邊緣偵測機制141，其可接收一資料邊緣的任何傳送以當作傳書資料出去的一信號。如果沒有資料邊緣出現或是可用，發送系統便會提供負載信號的一頻閃以啟動該傳送，舉例來說其可為一致能信號。這種信號係存在於習用技術中。

第10圖係為第6圖之習用電路的替換發明，其中資料係頻閃至一暫存器。其電路功能係類似於第9圖之電路，但主要的差別在於用以將平行資料載入一暫存器以進行序列化的一頻閃信號(strobe signal)148。該頻閃會啟動一閘極時鐘或提供同步信號至自由運作之脈波產生電路，不論在哪種情況下載入的平行資料皆經由緩衝器BDS而與一位元時鐘BCKS而被序列化地轉移出去。當一字元被接收時，資料會由BDS線與一被接收之BCKS信號經由輸入緩衝器而被接收，BCKS信號係用以轉移資料至解序列器，資料會被移動至一保持暫存器150。大約同時期會產生一信號CKP，其可應用於電腦系統以指示存在一準備輸入的字元。因應於此，資料便會由電腦系統經由緩衝器152指向A[0：7]的線而被讀取。

第9圖與第10圖之系統的運作顯示一單一、差動雙方向性的資料及一單一差動雙方向性的時鐘線。然而，單一非差動型亦可應用於某些應用場合中，一單一時鐘傳輸線的使用可應用於較低之系統速度，但在較高速度下，亦可以使用分別資料輸入、資料輸出、時鐘輸入以及時鐘輸出線。在這種情況下存在兩條資料線，每一條用以在相反方向上傳輸單向資料、並分離具有在相反方向上傳送之時鐘的單向時鐘線。序列器/解序列器亦可運作於具有一單一雙向資料線的兩條時鐘線、或是一單一雙向時鐘線及兩條雙向資料線。

第9圖與第10圖的緩衝器電路係為具有大約是二分之一電源電壓VDD之標準臨界值的低電壓CMOS電路。輸入緩衝器保持於關閉或當不使用時維持電源的三種狀態。

同樣地，輸出緩衝器係處於當啟動時供源/積貯(source/sink)2mA之電流於1.8V的三種狀態，且當裝置關閉時保持於高－Z狀態。

具有低至2mA之CMOS裝置的驅動電流係使用於這些電路的實施例中。然而，可以使用TTL或LV_TTL或甚至是差動信號，而驅動電流可以是由極低電流（次mA的電流）至極高電流（數百mA的電流）的任何邏輯型態，在三種狀態的配置中，亦可以使用習用技術中的一匯流排保持電路。

第9圖及第10圖係為下述基本模組之兩種較佳實施例。

第11圖顯示用作第9圖之元件146之一邊緣偵測圖的一例。此處資料線A[0：7]之間的任何（或所有）傳輸將會使得正反器158的時鐘輸入上產生一時鐘脈波，正反器158的任何狀態改變將會使得OUT信號升高160，OUT信號將成為傳向第8圖之閘極環形振盪器的EN閘極信號。在序列化資料字元之後，一RSTb信號162即重置邊緣偵測振盪器146。如果資料線上沒有產生邊緣，由發送系統所產生之另一信號便可導出一邊緣；亦即，限制電路在一已知方向上發送資料的一致能及/或一DIR信號。第11圖之電路便會因此而改變。

對於第11圖來說，資料傳輸實際上必須同時發生，但這僅對大部份的任何系統輸出平行資料為真。

在上述第9圖及第10圖之系統之中，資料線(BDS＋,BDS－)、時鐘輸出線(BCKS＋, BCKS－)一般係為圖示的差動對，但在其他較佳實施例中為單端。應用於差動對的線驅動緩衝器142及138（第9圖）習為習用技術，除非一特定的參考清楚地指出個別的信號，否則這些差動對代表一CKS以及DS。如前所述，一般來說一解序列器將與序列器76組裝在一起。

在某些較佳實施例中，序列器係為一移位暫存器，但在其他情形下（第12圖）則為用以選擇差動位元的一多工器。資料被保持於一暫存器182中且經由多工器180(MUX)而連接至輸出DS。實行MUX之次序的控制電路係為熟習本項技術者所熟知。

第13、14、15、16圖係第9圖及第10圖所示兩種裝置之主動/從動(master/slave)運作之裝置的一些應用圖示。

第13圖顯示作為具有單方向資料傳輸之一主動/從動裝置的序列器/解序列器對。一裝置340係處於SER/DES信號高準位的模式#1，裝置340被當作一序列器及主動裝置，裝置342係為處於SER/DES信號低準位的模式。WORD LOAD係為一字元時鐘輸入或一負載信號，其係同步於產生具有一結合字元範圍之一位元時鐘344的時鐘電路340。位元時鐘經由圖示之CKS1埠而為從動裝置342所接收，暫存器348由載入至暫存器348之DP_M埠的一處理器而接收平行資料346，該資料被序列化並經由DS線而被同步地與位元時鐘CKSO一起發送。CKSO及DS的使用可使得CKSO的每一邊緣用以將資料載入至從動裝置342。

從動裝置342接收CKS1並產生一字元時鐘CK_P350，解序列化DS資料串流被載入至暫存器352且可與字元時鐘CK_P共同用於DP_S埠使得接收器處理器收回發送之資料。

第14圖顯示時鐘產生於主動裝置但資料流由從動裝置流向主動裝置時的一主動/從動裝置之運作。裝置370係作為一主動解序列器，裝置370由一參考時鐘傳送一位元時鐘CKSO、WORD LOAD、或一負載時鐘、及一除法器，但不具有字元範圍。主動裝置由從動裝置接收一位元時鐘CKS1，但從動裝置引入由時鐘CKSO信號起即散失的字元範圍。從動裝置372中的序列器控制376接收CKSO並引入字元範圍至發送回發送裝置370的CKSO’。序列器控制374亦引入字元範圍資料位元至發送之位元串流DS，裝置370接收序列資料DS、將其平行化並將平行資料與REFCK_M一起送至處理器匯流排DP_M，從動裝置372序列化儲存於暫存器374中的平行資料並藉由CKP_S時鐘發送該序列資料位元。

第15圖及第16圖顯示以時鐘電路及控制同時運作於主動裝置及從動裝置上的雙向資料。運作於序列傳輸線兩端的時鐘係彼此完全獨立。在每一種情形中，第15圖的主動裝置380與第16圖的384皆接收WORD LOAD信號並產生具有一結合字元範圍的一位元時鐘，平行資料如前所述般被接收並與位元時鐘一起被同步地發送至從動裝置。在此應用下，主動裝置由具有一結合字元範圍的一從動裝置位元時鐘進行接收並產生一字元時鐘CKP_M，從動裝置382及386係作為從動式解序列器並接收具有結合字元範圍的位元時鐘。從動裝置產生字元時鐘CKP_S(M)並使用CKS1時鐘解序列化資料串流，平行資料與CKPS(M)一起寫入DP_S埠，從動裝置亦基於WORD LOAD信號產生一同步位元時鐘並傳輸該位元時鐘至主動裝置。

第17圖顯示位於兩裝置360及360’之間一單一資料線及一單一時鐘線的配置，其中每條線皆與第9圖和第10圖的相同。此處有一雙向資料傳輸，其中資料線及時鐘線皆必須反轉以實行雙向資料傳輸。資料傳輸是半雙工且360及360’的模式及控制必須容許資料反轉，時鐘必須在資料被傳輸前被轉向及同步，360及360’的控制可由熟習本項系統設計的技術者實行。舉例來說，可製作狀態線366或具有一整體系統管理器362，其可同時控制電腦系統的發送，且朝向或來自360及360’的接收資料可實行半雙工資料傳輸。在某些應用中，由於轉向時間及資料和時鐘線的雙重使用，因此本實施例原則上是不真確的。

轉向資料及時鐘線的控制可以包括一發送器（序列器）及一接收器（解序列器）之間的協定和額外控制或狀態線，其亦可包括同時位於資料線及時鐘線兩端的狀況及狀態的主動探知。在某些實施例中，位於傳輸線的位元時鐘仍保持運轉而不具有任何字元範圍。另一種方法則是，位元時鐘仍保持於低準位，其協定需要一字元範圍以供一高準位的位元時鐘與一資料線傳輸之用，使得字元範圍不被偵測到。邏輯結合亦可應用於本案，在某些時間內無資料傳輸的情況下，當位元時鐘一直被發送，發送系統將藉由發送啟動一資料傳輸；例如由字元範圍所跟隨的八位元資料。接收器將接收序列資料而無法得知其是否為接收資料，如果偵測不到字元範圍，八位元資料便視為無法使用。在此情形下，下一位元便被轉移至接收器轉移暫存器，而較早的位元亦被轉移出去而散失。此作動會持續直到某時支測到一字元範圍，且接收器儲存構成現在字元的前一八位元。同樣地熟習本項技術者可輕易了解並能夠進行眾所周知的習用技術。

第18圖與第17圖相同，除了裝置368與368’之間具有兩條分離的時鐘線之外。這種時鐘轉向時脈的實行方法可以應用於無法使用第17圖之系統的場合中。368及368’係由其各別的處理器接收平行資料並如同下面所述般地同時提供平行資料至處理器。在此實行方式中，當368或368’其中之一係用作為一解序列器，傳輸的位元時鐘係用以直接載入解序列器，如前面所述般。

第19、20、21圖係使用本案技術的系統方塊圖。第19圖係為本案結合於一較大系統之內的一較佳實施例，在此情況下，基本處理器500傳輸資料至一攝影機502，其包括一圖形處理器504。此處序列化資料的動力係源自於位置或包括於具有接腳輸出限制之特定晶片的形成因素，若是肇因於接腳輸出限制，序列器506便可組合於處理器晶片上。但在介面510上，很明顯地序列化程序允許具有極多較少之實體線路的資料交換發生於晶片500或單元502的平行介面上，在此情況下，基本處理器由攝影機接收資料位元，但在其他較佳實施例中，資料會由基本處理器500流向攝影機502再返回。

第20圖係為具有一CPU及區域記憶體的一電腦系統510，此處，肇因於接腳輸出的原因，本案較佳實施例之系統510具有的一序列器/解序列器係於一遠端記憶系統512進行資料交換，該遠端記憶系統包括一對應的序列器/解序列器以及在此例子中的一大容量記憶體。

第21圖顯示藉由任何I/O裝置516發送及接收序列資料字元之任何一般性的數位系統514的實施例。

前面所述之各實施例僅為敘述本案之技術特徵，惟本案得由熟悉本技藝之人士任施匠思而為諸般修飾，然皆不脫如附申請專利範圍所欲保護者。

10．．．平行資料字元

12．．．緩衝暫存器

14．．．字元時鐘

16．．．相位鎖定迴路

18．．．位元時鐘

20．．．移位暫存器

22．．．驅動器

24．．．字元時鐘

26．．．序列資料

32．．．移位暫存器

34．．．字元時鐘

36．．．相位鎖定迴路

38．．．位元時鐘

40．．．時鐘

42．．．緩衝暫存器

44．．．字元資料

60．．．字元時鐘

62．．．位元時鐘

70．．．雙向緩衝器

70’．．．平行緩衝器

76．．．序列器

80．．．一位元

80’．．．其他七個位元

81．．．正反器

90、90’．．．序列器/解序列器

92、92，．．．電腦系統

94．．．資料

96、96’．．．平行介面

98．．．字元

100、100’．．．脈波產生/時脈信號

110．．．EN信號

112．．．脈波

114．．．換流器

115．．．換流器

116．．．NAND

117．．．高準位

118．．．正反器

119．．．低準位

122．．．計數器

130．．．序列器

132．．．解序列器

134．．．平行線

138．．．輸出緩衝器

141．．．緩衝器

144．．．方向電路

146．．．邊緣偵測振盪器

148．．．頻閃信號

150．．．保持暫存器

152．．．緩衝器

158．．．正反器

162．．．RSTb信號

180．．．多工器

182．．．暫存器

340．．．裝置

342．．．裝置

344．．．位元時鐘

346．．．平行資料

348．．．暫存器

350．．．字元時鐘

352．．．暫存器

360、360”．．．裝置

362．．．整體系統管理器

368、368”．．．裝置

370．．．裝置

372．．．從動裝置

374．．．序列器控制

376．．．序列器控制

380．．．主動裝置

382．．．從動裝置

384．．．主動裝置

500．．．基本處理器

502．．．攝影機

504．．．圖形處理器

506．．．序列器

510．．．電腦系統

512．．．遠端記憶系統

514．．．數位系統

516．．．I/O裝置

第1圖及第2圖係為一習用之序列器及解序列器的系統方塊圖；第3圖係為一習用之雙工系統的系統方塊圖；第4圖係為習用時序圖之代表；第5圖係為一習用之方向性緩衝器的系統方塊圖；第6圖係為具有一儲存暫存器之習用方向性緩衝器的系統方塊圖；第7圖係為本案序列器及解序列器之方塊圖；第8A圖及第8B圖係為本案較佳實施例之兩個時鐘系統的方塊圖；第9圖及第10圖係為本案兩個較佳實施例的系統方塊圖；第11圖係為一資料位元改變之系統方塊圖及時序圖；第12圖係為本案另一較佳實施例的方塊圖；第13、14、15、16圖係為一些使用本案技術之系統配置的電路方塊圖；第17及18圖係為顯示控制的系統方塊圖；以及第19、20、21圖係為使用本案技術的系統方塊圖。

90、90’．．．序列器/解序列器

92、92’．．．電腦系統

94．．．資料

96、96’．．．平行介面

98．．．字元

100、100’．．．脈波產生/時脈信號

Claims (47)

1. 一種序列器，用以一個位元接一個位元發送一資料字元，該序列器包括：一暫存器，用以保持該資料字元，該暫存器具有至少一資料輸出及一控制輸入；一輸出資料埠，用以一個位元接一個位元序列化地輸出該資料字元；連接該資料字元至該輸出資料埠的裝置；一不具外部時脈參考的脈波產生器；在一資料字元載入該暫存器後連接該脈波產生器至該控制輸入的裝置，其中該等資料字元位元係因應該脈波產生器而被序列化地輸出；以及由該脈波產生器輸出信號以定義該等被序列化地輸出之資料字元位元的裝置。
2. 如申請專利範圍第1項之序列器，其中更包括用以輸出一分離資料字元的資料字元範圍之裝置，該資料字元範圍包括脈波產生器信號與加入該等被序列化地輸出之資料字元位元的信號之結合。
3. 如申請專利範圍第2項之序列器，其中用以輸出一字元範圍的裝置包括用以加入兩個範圍位元至該等被序列化地輸出之資料字元位元的裝置，其中被加入的兩個位元永遠包括次序不限的一邏輯1和一邏輯0，及其中用以連接該 脈波產生器至該控制輸入的裝置包括在兩個加入位元之輸出的期間將該信號保持在一恆定邏輯準位於該控制輸入的裝置。
4. 如申請專利範圍第1項之序列器，其中該暫存器為一移位暫存器。
5. 如申請專利範圍第1項之序列器，其中更包括一多工器，排列或用以選擇至少一暫存器輸出並將其連接至該輸出資料埠。
6. 如申請專利範圍第1項之序列器，其中更包括自一平行匯流排載入該暫存器的裝置。
7. 如申請專利範圍第1項之序列器，其中定義該等被序列化地輸出之資料字元位元的該脈波產生器信號係提供一邏輯轉變(logic transition)以當該資料字元位元被穩定地發送出去時進行定義。
8. 如申請專利範圍第1項之序列器，其中該脈波產生器運作該資料位元率兩次，其中該資料位元在一脈波邊緣被移轉出去，且後續的脈波邊緣當該資料字元位元被穩定地發送出去時進行定義。
9. 如申請專利範圍第1項之序列器，其中更包括：一負載信號，將該資料字元載入該暫存器；以及一同步器，將該脈波產生器同步於該負載信號，使得該等資料字元位元在被輸出前係穩定地位於該暫存器內。
10. 如申請專利範圍第1項之序列器，其中更包括：連接該脈波產生器輸出至一或多個額外之暫存器的裝 置，用以保持額外的資料字元；其中該等額外的資料字元被傳送至一或多個額外的輸出埠並因應該脈波產生器被序列地輸出，且源自於該脈波產生器的信號被輸出以定義被輸出的該等資料字元位元。
11. 如申請專利範圍第1項之序列器，其中更包括：一負載信號，將該資料字元位元載入該暫存器；以及以該負載信號致能該脈波產生器的裝置，其中該脈波產生器在該資料字元位元穩定存在於該暫存器之後提供足夠輸出該資料字元之一串流脈波。
12. 如申請專利範圍第1項之序列器，其中更包括：偵測待發送之該資料字元之一改變並因應該改變而使得該等資料字元位元經由該輸出資料埠被輸出的裝置。
13. 一種解序列器，配送成一個位元接一個位元地接收一資料字元，該解序列器包括：一序列輸出埠，用以一個位元接一個位元地接收該資料字元；一暫存器，用以儲存該等資料字元位元，該暫存器具有一資料輸入及一控制輸入；連接該序列輸出埠至該暫存器資料輸入的裝置；一脈波產生器接收埠，用以接收定義該等資料字元位元的脈波；以及連接被接收之脈波至該控制輸入的裝置，其中該資料字元位元序列化地被接收並儲存於該暫存器內。
14. 如申請專利範圍第13項之解序列器，其中更包括： 用以偵測分離資料字元之一資料字元範圍的裝置，該資料字元範圍包括位於該脈波產生器接收埠之信號與位於該序列輸入埠之信號的組合。
15. 如申請專利範圍第13項之解序列器，其中位於該脈波產生器接收埠之該等字元範圍信號與位於該序列輸入埠之該等信號包括用以偵測被加至該等資料字元位元之兩個位元的裝置，其中被加入的兩個位元永遠包括次序不限的一邏輯1及一邏輯0，且位於該脈波產生器接收埠之該等信號在兩個加入位元之接收的期間保持在一恆定邏輯準位。
16. 如申請專利範圍第13項之解序列器，其中用以儲存資料的該暫存器係為一移位暫存器。
17. 如申請專利範圍第13項之解序列器，其中更包括經由一平行埠讀取該暫存器內容的裝置。
18. 一種序列器/解序列器，用以一個位元接一個位元地發送一資料字元及一個位元接一個位元地接收一資料字元，該序列器/解序列器包括：一第一暫存器，用以保持該資料字元，該第一暫存器具有至少一資料輸出及一第一控制輸入；一輸出資料埠，用以一個位元接一個位元地、序列地輸出該等資料字元位元；將位於至少一資料輸出之該第一暫存器連接至該輸出資料埠；不具外部時脈參考的一脈波產生器； 在一資料字元載入該第一暫存器後連接該脈波產生器至該第一控制輸入的裝置，其中該等資料字元位元係因應該脈波產生器而序列地被輸出；由定義該等被序列地被輸出之資料字元位元的該脈波產生器輸出信號的裝置；一序列輸入埠，用以一個位元接一個位元地接收該資料字元；一第二暫存器，用以儲存該等資料字元位元，該第二暫存器具有一資料輸入及一控制輸入；連接該序列輸入埠至該第二暫存器資料輸入的裝置；一脈波產生器接收埠，用以接收定義該等資料字元位元的脈波；以及連接被接收之脈波至該控制輸入的裝置，其中該資料字元位元序列地被接收並儲存於該第二暫存器內。
19. 如申請專利範圍第18項之序列器/解序列器，其中更包括：偵測該第一暫存器之資料內容中的一改變以及源自於該第二暫存器的資料輸出、並因應該改變而使得該等資料字元位元經由該輸出資料埠被輸出的裝置，其中該第二暫存器內容可供使用。
20. 一種一個位元接一個位元地序列化及發送一資料字元的方法，其包括下列步驟：保持具有至少一資料輸出及一控制輸入之暫存器內的資料字元；連接該資料輸出至一輸出資料埠； 產生不具外部時脈參考的多個脈波；在一資料字元載入該暫存器後連接一脈波產生器至該控制輸入，其中該等資料字元位元係一個位元接一個位元地序列化地輸出；由該脈波產生器輸出信號以定義該等被序列化地輸出資料字元位元。
21. 如申請專利範圍第20項之方法，其中更包括步驟：輸出一資料字元範圍以分離資料字元。
22. 如申請專利範圍第21項之方法，其中輸出該資料字元範圍的步驟包括：加入兩個範圍位元至該等序列地輸出資料字元位元，其中被加入的兩個位元永遠包括次序不限的一邏輯1及一邏輯0；以及在兩個加入位元之輸出的期間保持該脈波產生器輸出在一恆定邏輯準位。
23. 如申請專利範圍第20項之方法，其中該暫存器係一移位暫存器，且輸出該等資料字元位元的步驟包括由該移位暫存器轉移該等資料字元位元。
24. 如申請專利範圍第20項之方法，其中輸出該等資料字元位元的步驟包括解多工(demultiplex)該暫存器輸出及將其連接至該輸出資料埠。
25. 如申請專利範圍第20項之方法，其中更包括步驟：由一平行匯流排載入該暫存器。
26. 如申請專利範圍第20項之方法，其中由脈波產生器輸出 信號的步驟包括提供當被發送之該等資料字元位元穩定時進行定義的一邏輯轉變。
27. 如申請專利範圍第20項之方法，其中更包括步驟：以兩倍於該資料位元率的速度運作該脈波產生器，其中該等資料位元被移轉出至一脈波邊緣，且後續的脈波邊緣當該資料字元位元被穩定地發送出去時進行定義。
28. 如申請專利範圍第20項之方法，其中更包括步驟：載入該資料字元位元至該暫存器；以及同步該脈波產生器於該負載信號，使得該等資料字元位元在被輸出之前穩定地位於該暫存器內。
29. 如申請專利範圍第20項之方法，其中更包括步驟：連接該脈波產生器輸出至用以保持額外的資料字元之一或多個額外的暫存器；其中該等額外的資料字元被傳送至一或多個額外的輸出埠並序列地被輸出以因應該脈波產生器，且源自於該脈波產生器的信號為定義被輸出的該等資料字元位元之輸出。
30. 如申請專利範圍第20項之方法，其中更包括步驟：將該資料字元位元載入該暫存器；以及以該負載信號致能該脈波產生器的裝置，其中該脈波產生器在該資料字元位元穩定存在於該暫存器之後提供足夠輸出該資料字元的一串流脈波。
31. 如申請專利範圍第20項之方法，其中更包括步驟：偵測待發送之該資料字元之一改變並因應該改變而使 得該等資料字元位元經由該輸出資料埠被輸出。
32. 一種一個位元接一個位元地接收及解序列化一資料字元的方法，包括下列步驟：經由一序列輸入埠一個位元接一個位元地接收該資料字元；連接該序列輸入埠至該暫存器資料輸入；儲存該等資料字元位元至具有一資料輸入及一控制輸入的一暫存器中；接收定義該等資料字元位元的脈波；以及連接已接收之脈波至該控制輸入，其中該資料字元位元序列化地被接收並儲存於該暫存器內。
33. 如申請專利範圍第32項之方法，其中更包括步驟：偵測分離資料字元的一資料字元範圍。
34. 如申請專利範圍第33項之方法，其中偵測該資料字元範圍的步驟包括：偵測被加入該等資料字元位元的兩個位元，其中被加入的兩個位元永遠包括次序不限的一邏輯1和一邏輯0；以及偵測在該脈波產生器接收埠上的信號，該等信號於兩個加入位元之接收的期間係保持在一恆定邏輯準位。
35. 如申請專利範圍第32項之方法，其中用以儲存資料的該暫存器係為一移位暫存器，且儲存該等資料字元的步驟包括轉移該等資料字元位元至該移位暫存器。
36. 如申請專利範圍第32項之方法，其中更包括步驟： 經由一平行埠讀取該暫存器內容。
37. 一種一個位元接一個位元地序列化及解序列化發送及一個位元接一個位元地接收之一資料字元的方法，包括下列步驟：保持該資料字元於具有至少一資料輸出及一控制輸入的一第一暫存器；連接該資料輸出至該輸出資料埠；產生不具有外部時脈參考的多個脈波；在一資料字元載入該第一暫存器後連接該脈波產生器至該控制輸入，其中該等資料字元位元係一個位元接一個位元地序列化地被輸出；由該脈波產生器輸出信號以定義該等序列化地被輸出之該等資料字元位元；經由一序列輸入埠一個位元接一個位元地接收該資料字元位元；連接該序列輸入埠至一第二暫存器資料輸入；儲存該等資料字元位元至具有一資料輸入及一控制輸入的該第二暫存器；接收定義該等資料字元位元的脈波；以及連接已接收之脈波至該控制輸入，其中該等資料字元位元序列化地被接收並儲存於該第二暫存器內。
38. 如申請專利範圍第37項之方法，其中更包括步驟：偵測待發送之該資料字元之一改變並因應該改變而使得該等資料字元位元經由該輸出資料埠被輸出；以及 經由一平行埠讀取該第二暫存器內容。
39. 一種電腦系統，包括：一處理器；記憶體；以及一輸入/輸出裝置，其中該輸入/輸出裝置包括申請專利範圍第1項之序列器。
40. 一種電腦系統，包括：一處理器；記憶體；以及一輸入/輸出裝置，其中該輸入/輸出裝置包括申請專利範圍第11項之解序列器。
41. 一種電腦系統，包括：一處理器；記憶體；以及一輸入/輸出裝置，其中該輸入/輸出裝置包括申請專利範圍第18項之序列器。
42. 一種數位攝影系統，包括：一光學系統和數位化光學信號的裝置和一處理器；記憶體；以及一輸入/輸出裝置，用以處理數位化的光學信號，其中該輸入/輸出裝置包括申請專利範圍第1項之序列器。
43. 一種數位攝影系統，包括：一光學系統和數位化光學信號的裝置和一處理器；記憶體；以及 一輸入/輸出裝置，用以處理數位化的光學信號，其中該輸入/輸出裝置包括申請專利範圍第11項之解序列器。
44. 一種數位攝影系統，包括：一光學系統和數位化光學信號的裝置和一處理器；記憶體；以及一輸入/輸出裝置，用以處理數位化的光學信號，其中該輸入/輸出裝置包括申請專利範圍第18項之序列器。
45. 一種數位記憶系統，包括：一輸入/輸出裝置，其中該輸入/輸出裝置包括申請專利範圍第1項之序列器。
46. 一種數位記憶系統，包括：一輸入/輸出裝置，其中該輸入/輸出裝置包括申請專利範圍第11項之解序列器。
47. 一種數位記憶系統，包括：一輸入/輸出裝置，其中該輸入/輸出裝置包括申請專利範圍第18項之序列器。