JP2722634B2 - シリアルデータ伝送方式 - Google Patents
シリアルデータ伝送方式Info
- Publication number
- JP2722634B2 JP2722634B2 JP1079685A JP7968589A JP2722634B2 JP 2722634 B2 JP2722634 B2 JP 2722634B2 JP 1079685 A JP1079685 A JP 1079685A JP 7968589 A JP7968589 A JP 7968589A JP 2722634 B2 JP2722634 B2 JP 2722634B2
- Authority
- JP
- Japan
- Prior art keywords
- serial data
- clock
- data
- pulse
- frame
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は伝送装置に係り、特にシリアルデータ伝送方
式に関するものである。
式に関するものである。
従来、この種のシリアルデータ伝送方式は、送信側装
置からクロツク信号，シリアルデータおよびデータフレ
ームの同期をとるためのフレームパルスが受信側装置へ
送信され、受信側ではクロツク信号，シリアルデータお
よびフレームパルスからシリアルデータの同期分離多重
を行う方法となつていた。
置からクロツク信号，シリアルデータおよびデータフレ
ームの同期をとるためのフレームパルスが受信側装置へ
送信され、受信側ではクロツク信号，シリアルデータお
よびフレームパルスからシリアルデータの同期分離多重
を行う方法となつていた。
〔発明が解決しようとする課題〕 上述した従来のシリアルデータ伝送方式では、フレー
ム同期をとるためのフレームパルスをクロツク信号，シ
リアルデータとは別線で送る方法をとつているので、チ
ヤネル数が多いと装置間，装置内の敗戦が複雑になると
いう課題があつた。
ム同期をとるためのフレームパルスをクロツク信号，シ
リアルデータとは別線で送る方法をとつているので、チ
ヤネル数が多いと装置間，装置内の敗戦が複雑になると
いう課題があつた。
本発明のシリアルデータ伝送方式は、データ送信側
に、変化点が入力クロックの立上りと同期した有意なｘ
個（x:自然数）のシリアルデータビットの後に「1,0」
または「0,1」の連続した２個の固定ビットを挿入し
て、このｘ＋２ビットを１フレームとするシリアルデー
タを生成する固定ビット挿入回路と、１フレーム中に１
回、前記シリアルデータのｘ＋２番目の固定ビット位置
に相当するパルスの「１」が「０」になっている伝送路
クロックを前記入力クロックから生成する歯抜けクロッ
ク発生回路とを設け、データ受信側に、伝送路クロック
を反転した反転クロックで受信シリアルデータをリタイ
ミングし、リタイミング後のデータと受信シリアルデー
タの不一致検出によって生成した不一致パルスを伝送路
クロックでリタイミングして、フレームパルスを再生す
るフレームパルス再生回路を設けたものである。
に、変化点が入力クロックの立上りと同期した有意なｘ
個（x:自然数）のシリアルデータビットの後に「1,0」
または「0,1」の連続した２個の固定ビットを挿入し
て、このｘ＋２ビットを１フレームとするシリアルデー
タを生成する固定ビット挿入回路と、１フレーム中に１
回、前記シリアルデータのｘ＋２番目の固定ビット位置
に相当するパルスの「１」が「０」になっている伝送路
クロックを前記入力クロックから生成する歯抜けクロッ
ク発生回路とを設け、データ受信側に、伝送路クロック
を反転した反転クロックで受信シリアルデータをリタイ
ミングし、リタイミング後のデータと受信シリアルデー
タの不一致検出によって生成した不一致パルスを伝送路
クロックでリタイミングして、フレームパルスを再生す
るフレームパルス再生回路を設けたものである。
本発明においては、装置間または装置内のシリアルデ
ータ伝送において、１フレーム中に１回，シリアルデー
タのｘ＋２番目の固定ビツト位置に相当するパルスの
「１」か「０」になつているクロツク信号と、それに同
期した固定ビツトを挿入されたシリアルデータから、受
信側でフレームパルスを再生する。
ータ伝送において、１フレーム中に１回，シリアルデー
タのｘ＋２番目の固定ビツト位置に相当するパルスの
「１」か「０」になつているクロツク信号と、それに同
期した固定ビツトを挿入されたシリアルデータから、受
信側でフレームパルスを再生する。
以下、図面に基づき本発明の実施例を詳細に説明す
る。
る。
第１図は本発明の一実施例を示すブロツク図である。
図においては、１はデータ送信部で、１フレーム中に
１回，シリアルデータのｘ＋２番目（x:自然数）の固定
ビツト位置に相当するパルスの「１」が「０」になつて
いるクロツク（以下、歯抜けクロツクと呼称する）発生
回路２と固定ビツト挿入回路３を内蔵している。４はデ
ータ受信部、パルスの一部が抜けた歯抜けクロツク信号
と固定ビツトを含むシリアルデータよりフレームパルス
を再生するフレームパルス再生回路５を内蔵している。
１回，シリアルデータのｘ＋２番目（x:自然数）の固定
ビツト位置に相当するパルスの「１」が「０」になつて
いるクロツク（以下、歯抜けクロツクと呼称する）発生
回路２と固定ビツト挿入回路３を内蔵している。４はデ
ータ受信部、パルスの一部が抜けた歯抜けクロツク信号
と固定ビツトを含むシリアルデータよりフレームパルス
を再生するフレームパルス再生回路５を内蔵している。
６は送信部入力クロツクを示し、７は送信部入力フレ
ームパルス、８は送信部入力データ、９は伝送路クロツ
ク、10は伝送路データ、11は受信部出力クロツク、12は
再生フレームパルス、13は受信部出力データを示す。
ームパルス、８は送信部入力データ、９は伝送路クロツ
ク、10は伝送路データ、11は受信部出力クロツク、12は
再生フレームパルス、13は受信部出力データを示す。
そして、データ送信側から、変化点がクロツクの立上
りと同期した有意なｘ個（x:自然数）のシリアルデータ
ビツトと、このｘ個のシリアルデータビツトに続く「1,
0」または「0,1」の連続した２個の固定ビツトからなる
ｘ＋２ビツトを１フレームとするシリアルデータと、パ
ルスの一部が抜けた歯抜けクロツクを送信し、受信側に
おいて、上記シリアルデータと上記歯抜けクロツクから
フレームパルスを再生するように構成されている。
りと同期した有意なｘ個（x:自然数）のシリアルデータ
ビツトと、このｘ個のシリアルデータビツトに続く「1,
0」または「0,1」の連続した２個の固定ビツトからなる
ｘ＋２ビツトを１フレームとするシリアルデータと、パ
ルスの一部が抜けた歯抜けクロツクを送信し、受信側に
おいて、上記シリアルデータと上記歯抜けクロツクから
フレームパルスを再生するように構成されている。
このように、本発明のシリアルデータ伝送方式は、送
信装置より、パルスの一部が抜けた歯抜けクロツク信号
と、この歯抜けクロツク信号の歯抜け部分に対するデー
タが固定されたビツトとなつているシリアルデータを伝
送し、受信装置において、歯抜けクロツク信号と固定ビ
ツトを含むシリアルデータよりフレームパルスを再生す
るフレームパルス再生回路５を有している。
信装置より、パルスの一部が抜けた歯抜けクロツク信号
と、この歯抜けクロツク信号の歯抜け部分に対するデー
タが固定されたビツトとなつているシリアルデータを伝
送し、受信装置において、歯抜けクロツク信号と固定ビ
ツトを含むシリアルデータよりフレームパルスを再生す
るフレームパルス再生回路５を有している。
第２図は第１図の動作説明に供するタイムチヤート
で、（ａ）は送信部入力クロツク６を示したものであ
り、（ｂ）は送信部入力フレームパルス７、（ｃ）は送
信部入力データ８、（ｄ）は伝送路クロツク９、（ｅ）
は伝送路データ10、（ｆ）は受信部出力クロツク11、
（ｇ）は再生フレームパルス12、（ｈ）は受信部出力デ
ータ13を示したものである。そして、（ｅ）における
（イ）および（ｈ）における（ロ）はそれぞれ固定ビツ
トを示す。
で、（ａ）は送信部入力クロツク６を示したものであ
り、（ｂ）は送信部入力フレームパルス７、（ｃ）は送
信部入力データ８、（ｄ）は伝送路クロツク９、（ｅ）
は伝送路データ10、（ｆ）は受信部出力クロツク11、
（ｇ）は再生フレームパルス12、（ｈ）は受信部出力デ
ータ13を示したものである。そして、（ｅ）における
（イ）および（ｈ）における（ロ）はそれぞれ固定ビツ
トを示す。
つぎにこの第１図に示す実施例の動作を第２図を参照
して説明する。
して説明する。
まず、データ送信部１へ入力される送信部入力クロツ
ク６（第２図（ａ）参照），送信部入力データ８（第２
図（ｃ）参照）は、歯抜けクロツク発生回路2,固定ビツ
ト挿入回路３によつて送信部入力フレームパルス７（第
２図（ｂ）参照）にタイミングを合わせてフオーマツト
を変換され、伝送路クロツク９（第２図（ｄ）参照），
伝送路データ10（第２図（ｅ）参照）の形でデータ受信
部４へ伝送される。そして、伝送路データ10は、シリア
ルデータフレームの先頭ビツトと最終ビツトとの間に２
ビツト分「０」，「１」の固定ビツト（第２図（ｅ）に
おける（イ）参照）を挿入され、伝送路クロツク９は、
伝送路データ10の「１」固定ビツト位置に対応するクロ
ツクパルスがインヒビツトされる。
ク６（第２図（ａ）参照），送信部入力データ８（第２
図（ｃ）参照）は、歯抜けクロツク発生回路2,固定ビツ
ト挿入回路３によつて送信部入力フレームパルス７（第
２図（ｂ）参照）にタイミングを合わせてフオーマツト
を変換され、伝送路クロツク９（第２図（ｄ）参照），
伝送路データ10（第２図（ｅ）参照）の形でデータ受信
部４へ伝送される。そして、伝送路データ10は、シリア
ルデータフレームの先頭ビツトと最終ビツトとの間に２
ビツト分「０」，「１」の固定ビツト（第２図（ｅ）に
おける（イ）参照）を挿入され、伝送路クロツク９は、
伝送路データ10の「１」固定ビツト位置に対応するクロ
ツクパルスがインヒビツトされる。
つぎに、データ受信部４では、フレームパルス再生回
路５により伝送路クロツク９と伝送路データ10から再生
フレームパルス12（第２図（ｇ）参照），受信部出力デ
ータ13（第２図（ｈ）参照）を作り、受信部出力クロツ
ク（第２図（ｆ）参照），再生フレームパルス12,受信
部出力データ13がデータ受信部４から出力される。
路５により伝送路クロツク９と伝送路データ10から再生
フレームパルス12（第２図（ｇ）参照），受信部出力デ
ータ13（第２図（ｈ）参照）を作り、受信部出力クロツ
ク（第２図（ｆ）参照），再生フレームパルス12,受信
部出力データ13がデータ受信部４から出力される。
第３図は第１図におけるフレームパルス再生回路５の
構成例を示すブロツク図である。
構成例を示すブロツク図である。
この第３図において第１図と同一符号のものは相当部
分を示し、14はインバータ、15,17,18はフリツプフロツ
プ、16は伝送路データ10とフリツプフロツプ15の出力を
入力とする排他的論理和回路（EX ORゲート）である。
そして、19は反転クロツクを示し、20はリタイミングデ
ータ、21は不一致パルスを示す。
分を示し、14はインバータ、15,17,18はフリツプフロツ
プ、16は伝送路データ10とフリツプフロツプ15の出力を
入力とする排他的論理和回路（EX ORゲート）である。
そして、19は反転クロツクを示し、20はリタイミングデ
ータ、21は不一致パルスを示す。
第４図は第３図の動作説明に供するタイムチヤート
で、（ａ）は伝送路クロツク９を示したものであり、
（ｂ）は伝送路データ10、（ｃ）は反転クロツク19、
（ｄ）はリタイミングデータ20、（ｅ）は不一致パルス
21、（ｆ）は再生フレームパルス12、（ｇ）は受信部出
力データ13を示したものである。
で、（ａ）は伝送路クロツク９を示したものであり、
（ｂ）は伝送路データ10、（ｃ）は反転クロツク19、
（ｄ）はリタイミングデータ20、（ｅ）は不一致パルス
21、（ｆ）は再生フレームパルス12、（ｇ）は受信部出
力データ13を示したものである。
そして、第４図（ｅ）における不一致パルス21内の斜
線部は不定を表わす。
線部は不定を表わす。
つぎに第３図に示すフレームパルス再生回路の動作を
第４図を参照して説明する。
第４図を参照して説明する。
この、第３図に示す回路に入力された伝送路データ10
（第４図（ｂ）参照）は、インバータ14によつて反転し
た反転クロツク19（第４図（ｃ）参照）で、フリツプフ
ロツプ15においてリタイミングされ、この結果リタイミ
ング20（第４図（ｄ）参照）と伝送路データ10の不一致
をEX ORゲート16で検出する。
（第４図（ｂ）参照）は、インバータ14によつて反転し
た反転クロツク19（第４図（ｃ）参照）で、フリツプフ
ロツプ15においてリタイミングされ、この結果リタイミ
ング20（第４図（ｄ）参照）と伝送路データ10の不一致
をEX ORゲート16で検出する。
そして、このEX ORゲート16出力の不一致パルス21
（第４図（ｅ）参照）を、伝送路クロツク９（第４図
（ａ）参照）でフリツプフロツプ17において再度リタイ
ミングすることにより、再生フレームパルス12（第４図
（ｆ）参照）を再生し、リタイミングデータ20は、フリ
ツプフロツプ18において再度リタイミングを行い、受信
部出力データ13（第４図（ｇ）参照）として出力され
る。
（第４図（ｅ）参照）を、伝送路クロツク９（第４図
（ａ）参照）でフリツプフロツプ17において再度リタイ
ミングすることにより、再生フレームパルス12（第４図
（ｆ）参照）を再生し、リタイミングデータ20は、フリ
ツプフロツプ18において再度リタイミングを行い、受信
部出力データ13（第４図（ｇ）参照）として出力され
る。
このようにして、パルスの一部が抜けた歯抜けクロツ
ク信号と、クロツク信号に同期した固定ビツトを挿入さ
れたデータからフレームパルスを再生することにより、
フレームパルスを伝送する必要を無くすことができる。
ク信号と、クロツク信号に同期した固定ビツトを挿入さ
れたデータからフレームパルスを再生することにより、
フレームパルスを伝送する必要を無くすことができる。
以上説明したように本発明は、装置間または装置内の
シリアルデータ伝送において、歯抜けクロツク信号と、
それに同期した固定ビツトを挿入されたシリアルデータ
から、受信側でフレームパルスを再生することにより、
伝送路間のフレームパルス用配線を省略でき、配線本数
を低減することができる効果がある。
シリアルデータ伝送において、歯抜けクロツク信号と、
それに同期した固定ビツトを挿入されたシリアルデータ
から、受信側でフレームパルスを再生することにより、
伝送路間のフレームパルス用配線を省略でき、配線本数
を低減することができる効果がある。
第１図は本発明の一実施例を示すブロツク図、第２図は
第１図の動作説明に供するタイムチヤート、第３図は第
１図におけるフレームパルス再生回路の構成例を示すブ
ロツク図、第４図は第３図の動作説明に供するタイムチ
ヤートである。 １……データ送信部、２……歯抜けクロツク発生回路、
３……固定ビツト挿入回路、４……データ受信部、５…
…フレームパルス再生回路、６……送信部入力クロツ
ク、７……送信部入力フレームパルス、８……送信部入
力データ、９……伝送路クロツク、10……伝送路デー
タ、11……受信部出力クロツク、12……再生フレームパ
ルス、13……受信部出力データ。
第１図の動作説明に供するタイムチヤート、第３図は第
１図におけるフレームパルス再生回路の構成例を示すブ
ロツク図、第４図は第３図の動作説明に供するタイムチ
ヤートである。 １……データ送信部、２……歯抜けクロツク発生回路、
３……固定ビツト挿入回路、４……データ受信部、５…
…フレームパルス再生回路、６……送信部入力クロツ
ク、７……送信部入力フレームパルス、８……送信部入
力データ、９……伝送路クロツク、10……伝送路デー
タ、11……受信部出力クロツク、12……再生フレームパ
ルス、13……受信部出力データ。
Claims (1)
- 【請求項１】データ送信側に、 変化点が入力クロックの立上りと同期した有意なｘ個
（x:自然数）のシリアルデータビットの後に「1,0」ま
たは「0,1」の連続した２個の固定ビットを挿入して、
このｘ＋２ビットを１フレームとするシリアルデータを
生成する固定ビット挿入回路と、 １フレーム中に１回、前記シリアルデータのｘ＋２番目
の固定ビット位置に相当するパルスの「１」が「０」に
なっている伝送路クロックを前記入力クロックから生成
する歯抜けクロック発生回路とを設け、 データ受信側に、 伝送路クロックを反転した反転クロックで受信シリアル
データをリタイミングし、リタイミング後のデータと受
信シリアルデータの不一致検出によって生成した不一致
パルスを伝送路クロックでリタイミングして、フレーム
パルスを再生するフレームパルス再生回路を設けたこと
を特徴とするシリアルデータ伝送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1079685A JP2722634B2 (ja) | 1989-03-30 | 1989-03-30 | シリアルデータ伝送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1079685A JP2722634B2 (ja) | 1989-03-30 | 1989-03-30 | シリアルデータ伝送方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02260734A JPH02260734A (ja) | 1990-10-23 |
| JP2722634B2 true JP2722634B2 (ja) | 1998-03-04 |
Family
ID=13697062
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1079685A Expired - Lifetime JP2722634B2 (ja) | 1989-03-30 | 1989-03-30 | シリアルデータ伝送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2722634B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20050207280A1 (en) * | 2004-03-16 | 2005-09-22 | Fowler Michael L | Bit clock with embedded word clock boundary |
| US20050219083A1 (en) * | 2004-03-16 | 2005-10-06 | Boomer James B | Architecture for bidirectional serializers and deserializer |
| US7064690B2 (en) | 2004-04-15 | 2006-06-20 | Fairchild Semiconductor Corporation | Sending and/or receiving serial data with bit timing and parallel data conversion |
| US7248122B2 (en) | 2005-09-14 | 2007-07-24 | Fairchild Semiconductor Corporation | Method and apparatus for generating a serial clock without a PLL |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55161447A (en) * | 1979-05-31 | 1980-12-16 | Fujitsu Ltd | Data transmission system |
-
1989
- 1989-03-30 JP JP1079685A patent/JP2722634B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02260734A (ja) | 1990-10-23 |
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