JPH02260734A - シリアルデータ伝送方式 - Google Patents
シリアルデータ伝送方式Info
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- JPH02260734A JPH02260734A JP1079685A JP7968589A JPH02260734A JP H02260734 A JPH02260734 A JP H02260734A JP 1079685 A JP1079685 A JP 1079685A JP 7968589 A JP7968589 A JP 7968589A JP H02260734 A JPH02260734 A JP H02260734A
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- Japan
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- serial data
- clock
- data
- frame
- frame pulse
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- 230000005540 biological transmission Effects 0.000 title claims abstract description 33
- 230000001360 synchronised effect Effects 0.000 claims abstract description 7
- 238000000034 method Methods 0.000 claims description 5
- 230000000630 rising effect Effects 0.000 claims description 2
- 230000008929 regeneration Effects 0.000 description 5
- 238000011069 regeneration method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000000605 extraction Methods 0.000 description 3
- 230000001172 regenerating effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000003780 insertion Methods 0.000 description 2
- 230000037431 insertion Effects 0.000 description 2
Landscapes
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は伝送装置に係シ、特にシリアルデータ伝送方式
に関するものである。
に関するものである。
従来、この種のシリアルデータ伝送方式は、送信側装置
からクロック信号、シリアルデータおよびデータフレー
ムの同期をとるためのフレームパルスが受信側装置へ送
信され、受信側ではクロック信号、シリアルデータおよ
びフレームパルスからシリアルデータの同期分離多重を
行う方法となっていた。
からクロック信号、シリアルデータおよびデータフレー
ムの同期をとるためのフレームパルスが受信側装置へ送
信され、受信側ではクロック信号、シリアルデータおよ
びフレームパルスからシリアルデータの同期分離多重を
行う方法となっていた。
上述した従来のシリアルデータ伝送方式では、７ ’−
ム同期ヲト、６りめのフレームパルスをクロック信号、
シリアルデータとは別線で送る方法をとっているので、
チャネル数が多いと装置間、装置内の配線が複雑になる
という課題があった。
ム同期ヲト、６りめのフレームパルスをクロック信号、
シリアルデータとは別線で送る方法をとっているので、
チャネル数が多いと装置間、装置内の配線が複雑になる
という課題があった。
本発明のシリアルデータ伝送方式は、データ送信側から
、変化点がクロックの立上シと同期した有意な１個（ｘ
：自然数）のシリアルデータビツトと、このＸ個のシリ
アルデータビットに続く「１，０」まえはｒｏ、ＩＪの
連続した２個の固定ビットからなるｘ＋２ビットを１フ
レームとするシリアルデータと、１フレーム中に１回、
上記シリアルデータの３Ｃ＋２番目の固定ビット位置に
相当するパルス「１」が「０」に表っているクロックを
送信し、受信側において、上記シリアルデータと上記１
フレーム中に１回、シリアルデータのｘ＋２番目の固定
ビット位置に相当するパルス「１」がｒＯＪになってい
るクロックからフレームパルスを再生するものである。
、変化点がクロックの立上シと同期した有意な１個（ｘ
：自然数）のシリアルデータビツトと、このＸ個のシリ
アルデータビットに続く「１，０」まえはｒｏ、ＩＪの
連続した２個の固定ビットからなるｘ＋２ビットを１フ
レームとするシリアルデータと、１フレーム中に１回、
上記シリアルデータの３Ｃ＋２番目の固定ビット位置に
相当するパルス「１」が「０」に表っているクロックを
送信し、受信側において、上記シリアルデータと上記１
フレーム中に１回、シリアルデータのｘ＋２番目の固定
ビット位置に相当するパルス「１」がｒＯＪになってい
るクロックからフレームパルスを再生するものである。
本発明においては、装置間または装置内のシリ。
アルデータ伝送において、１フレーム中に１回。
シリアルデータのｘ＋２番目の固定ビット位置に相当す
るパルスの「１」か「０」に々っているクロック信号と
、それに同期した固定ビットを挿入されたシリアルデー
タから、受信側でフレームパルスを再生する。
るパルスの「１」か「０」に々っているクロック信号と
、それに同期した固定ビットを挿入されたシリアルデー
タから、受信側でフレームパルスを再生する。
以下、図面に基づき本発明の実施例を詳細に説明する。
第１図は本発明の一実施例を示すブロック図である。
図において、１はデータ送信部で、１フレーム中に１回
、シリアルデータのｘ＋２番目（ｘ：自然数）の固定ビ
ット位置に相当するパルスの「１」が、「０」になって
いるクロック（以下、歯抜はクロックと呼称する）発生
回路２と固定ビット挿入回路３を内蔵している。４はデ
ータ受信部で、パルスの一部が抜けた歯抜はクロック信
号と固定ビットを含むシリアルデータよシ７レームパル
スを再生するフレームパルス再生回路５を内蔵している
。
、シリアルデータのｘ＋２番目（ｘ：自然数）の固定ビ
ット位置に相当するパルスの「１」が、「０」になって
いるクロック（以下、歯抜はクロックと呼称する）発生
回路２と固定ビット挿入回路３を内蔵している。４はデ
ータ受信部で、パルスの一部が抜けた歯抜はクロック信
号と固定ビットを含むシリアルデータよシ７レームパル
スを再生するフレームパルス再生回路５を内蔵している
。
６は送信部人力クロックを示し、Ｔは送信部入力フレー
ムパルス、８は送信部入力データ、９は伝送路クロック
、１０は伝送路データ、１１は受信部出力クロック、１
２は再生フレームパルス、１３は受信部出力データを示
す。
ムパルス、８は送信部入力データ、９は伝送路クロック
、１０は伝送路データ、１１は受信部出力クロック、１
２は再生フレームパルス、１３は受信部出力データを示
す。
そして、データ送信側から、変化点がクロックの立上シ
と同期した有意なＸ個（ｘ：自然数）のシリアルデータ
ビットと、このＸ個のシリアルデータビットに続＜ｒｌ
、ＯＪまたは「０ 、 ＩＪの連続した２個の固定ビッ
トからなるｘ＋２ビットを１フレームとするシリアルデ
ータト、パルスの一部が抜けた歯抜はクロックを送信し
、受信側において、上記シリアルデータと上記歯抜はク
ロックからフレームパルスを再生するように構成されて
いる。
と同期した有意なＸ個（ｘ：自然数）のシリアルデータ
ビットと、このＸ個のシリアルデータビットに続＜ｒｌ
、ＯＪまたは「０ 、 ＩＪの連続した２個の固定ビッ
トからなるｘ＋２ビットを１フレームとするシリアルデ
ータト、パルスの一部が抜けた歯抜はクロックを送信し
、受信側において、上記シリアルデータと上記歯抜はク
ロックからフレームパルスを再生するように構成されて
いる。
このように、本発明のシリアルデータ伝送方式は、送信
装置よシ、パルスの一部が抜けた歯抜はクロック信号と
、この歯抜はクロック信号の歯抜は部分に対するデータ
が固定されたビットとなっているシリアルデータを伝送
し、受信装置において、歯抜はクロック信号と固定ビッ
トを含むシリアルデータよシフレームパルスヲ再生する
フレームパルス再生回路５を有している。
装置よシ、パルスの一部が抜けた歯抜はクロック信号と
、この歯抜はクロック信号の歯抜は部分に対するデータ
が固定されたビットとなっているシリアルデータを伝送
し、受信装置において、歯抜はクロック信号と固定ビッ
トを含むシリアルデータよシフレームパルスヲ再生する
フレームパルス再生回路５を有している。
第２図は第１図の動作説明に供するタイムチャートで、
（＆）は送信部人力クロック６を示したものであ！０、
（ｂ）は送信部入力フレームパルス７、（ｃ）は送信部
入力データ８、（ｄ）は伝送路クロック９、（−）は伝
送路データ１０、（ｆ）は受信部出力クロック１１、（
ｊ）は再生フレームパルスｉｚ、（ｈ）は受信部出力デ
ータ１３を示したものである。そして、←）における０
）および（ｈ）における（口）はそれぞれ固定ビットを
示す。
（＆）は送信部人力クロック６を示したものであ！０、
（ｂ）は送信部入力フレームパルス７、（ｃ）は送信部
入力データ８、（ｄ）は伝送路クロック９、（−）は伝
送路データ１０、（ｆ）は受信部出力クロック１１、（
ｊ）は再生フレームパルスｉｚ、（ｈ）は受信部出力デ
ータ１３を示したものである。そして、←）における０
）および（ｈ）における（口）はそれぞれ固定ビットを
示す。
つぎにこの第１図に示す実施例の動作を第２図を参照し
て説明する。
て説明する。
まず、データ送信部１へ入力される送信部入力クロック
６（第２図（−）参照）、送信部入力データ８（第２図
０参照）は、歯抜はクロック発生回路２、固定ビット挿
入回路３によって送信部入力フレームパルス１（第２図
（ｂ）参照）にタイミングを合わせてフォーマットを変
換され、伝送路クロック９（第２図（ｄ）参照）、伝送
路データ１０（第２図（＠）参照）の形でデータ受信部
４へ伝送される。
６（第２図（−）参照）、送信部入力データ８（第２図
０参照）は、歯抜はクロック発生回路２、固定ビット挿
入回路３によって送信部入力フレームパルス１（第２図
（ｂ）参照）にタイミングを合わせてフォーマットを変
換され、伝送路クロック９（第２図（ｄ）参照）、伝送
路データ１０（第２図（＠）参照）の形でデータ受信部
４へ伝送される。
そして、伝送路データ１０は、シリアルデータフレーム
の先頭ビットと最終ビットとの間に２ビット分子ＯＪ
、 ｒｌＪの固定ビット（第２図Ｃ）における（イ）参
照）を挿入され、伝送路クロック９は、伝送路データ１
０の「１」固定ビット位置に対応するりロックパルスが
インヒビットサレル。
の先頭ビットと最終ビットとの間に２ビット分子ＯＪ
、 ｒｌＪの固定ビット（第２図Ｃ）における（イ）参
照）を挿入され、伝送路クロック９は、伝送路データ１
０の「１」固定ビット位置に対応するりロックパルスが
インヒビットサレル。
つぎに、データ受信部４では、フレームパルス再生回路
５によシ伝送路クロック９と伝送路データ１０から再生
フレームパルス１２（第２図１１ｇ）参照）。
５によシ伝送路クロック９と伝送路データ１０から再生
フレームパルス１２（第２図１１ｇ）参照）。
受信部出力データ１３（第２図（ト））参照）を作シ、
受信部出力クロック１１（第２図（ｆ）参照）、再生フ
レームパルス１２．受信部出力データ１３がデータ受信
部４から出力される。
受信部出力クロック１１（第２図（ｆ）参照）、再生フ
レームパルス１２．受信部出力データ１３がデータ受信
部４から出力される。
第３図は第１図におけるフレームパルス再生回路５の構
成例を示すブロック図である。
成例を示すブロック図である。
この第３図において第１図と同一符号のものは相当部分
を示し、１４はインバータ、１５．１７゜１８はフリッ
プフロップ、１６は伝送路データ１０と７リツプフロツ
ブ１５の出力を入力とする排他的論理和回路（ＥＸＯＲ
ゲート）である。そして、１９は反転クロックを示し、
２０はリタイミングデータ、２１は不一致パルスを示す
。
を示し、１４はインバータ、１５．１７゜１８はフリッ
プフロップ、１６は伝送路データ１０と７リツプフロツ
ブ１５の出力を入力とする排他的論理和回路（ＥＸＯＲ
ゲート）である。そして、１９は反転クロックを示し、
２０はリタイミングデータ、２１は不一致パルスを示す
。
第４図は第３図の動作説明に供するタイムチャドで、（
ａ）は伝送路クロック９を示したものであシ、（ｂ）は
伝送路データ１Ｇ、（ｃ）は反転クロック１９、（ｄ）
はりタイミングデータ２０、（・）は不一致パルス２１
、（ｆ）は再生フレームパルス１２、（ｇ）は受信部出
力データ１３を示し丸ものである。
ａ）は伝送路クロック９を示したものであシ、（ｂ）は
伝送路データ１Ｇ、（ｃ）は反転クロック１９、（ｄ）
はりタイミングデータ２０、（・）は不一致パルス２１
、（ｆ）は再生フレームパルス１２、（ｇ）は受信部出
力データ１３を示し丸ものである。
そして、第４図（、）における不一致パルス２１内の斜
線部は不定を表わす。
線部は不定を表わす。
つぎに第３図に示すフレームパルス再生回路の動作を第
４図を参照して説明する。
４図を参照して説明する。
この、第３図に示す回路に入力された伝送路データ１０
（第４図（ｂ）参照）は、インバータ１４によって反転
した反転クロック１９（第４図（ｃ）参照）で、フリッ
プ７四ツブ１５においてリタイミングされ、この結果り
タイミングデータ２０（第４図（ｄ）参照）と伝送路デ
ータ１０の不一致をＥＸＯＲゲート１６で検出する。
（第４図（ｂ）参照）は、インバータ１４によって反転
した反転クロック１９（第４図（ｃ）参照）で、フリッ
プ７四ツブ１５においてリタイミングされ、この結果り
タイミングデータ２０（第４図（ｄ）参照）と伝送路デ
ータ１０の不一致をＥＸＯＲゲート１６で検出する。
そして、このＥＸ ＯＲゲート１６出力の不一致パルス
２１（第４図Ｃ）参照）を、伝送路クロック９（第４図
（−）参照）でフリップフロップ１Ｔにおいて再度リタ
イミングすることによシ、再生フレームパルス１２（第
４図（ｆ）参照）を再生し、リタイミングデータ２０は
、フリップ７０ツブ１８において再度リタイミングを行
い、受信部出力データ１３（第４図体）参照）として出
力される。
２１（第４図Ｃ）参照）を、伝送路クロック９（第４図
（−）参照）でフリップフロップ１Ｔにおいて再度リタ
イミングすることによシ、再生フレームパルス１２（第
４図（ｆ）参照）を再生し、リタイミングデータ２０は
、フリップ７０ツブ１８において再度リタイミングを行
い、受信部出力データ１３（第４図体）参照）として出
力される。
このようにして、パルスの一部が抜けた歯抜はクロック
信号と、クロック信号に同期した固定ビットを挿入され
たデータからフレームパルスを再生することによシ、フ
レームパルスを伝送スる必要を無くすことができる。
信号と、クロック信号に同期した固定ビットを挿入され
たデータからフレームパルスを再生することによシ、フ
レームパルスを伝送スる必要を無くすことができる。
以上説明したように本発明は、装置間または装置内のシ
リアルデータ伝送において、歯抜はクロック信号と、そ
れに同期した固定ビットを挿入され九シリアルデータか
ら、受信側でフレームパルスを再生することによシ、伝
送路間のフレームパルス用配線を省略でき、配線本数を
低減することができる効果がある。
リアルデータ伝送において、歯抜はクロック信号と、そ
れに同期した固定ビットを挿入され九シリアルデータか
ら、受信側でフレームパルスを再生することによシ、伝
送路間のフレームパルス用配線を省略でき、配線本数を
低減することができる効果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図の動作説明に供するタイムチャート、ｆｊＩｃ３
図は第１図におけるフレームパルス再生回路の構成例を
示すブロック図、第４図は第３図の動作説明に供するタ
イムチャートである。 １・・・・データ送信部、２・・・・歯抜はクロック発
生回路、３・・・・固定ビット挿入回路、４・・・・デ
ータ受信部、５・書・・フレームパルス再生回路、６・
・・・送信部人力クロック、１・・・・送信部入力フレ
ームパルス、８・・・、送信部入力データ、９・・・・
伝送路クロック、１０・・・・伝送路データ、１１・・
・・受信部出力クロック、１２・・・・再生フレームパ
ルス、１３・・−・受信部出力データ。
第１図の動作説明に供するタイムチャート、ｆｊＩｃ３
図は第１図におけるフレームパルス再生回路の構成例を
示すブロック図、第４図は第３図の動作説明に供するタ
イムチャートである。 １・・・・データ送信部、２・・・・歯抜はクロック発
生回路、３・・・・固定ビット挿入回路、４・・・・デ
ータ受信部、５・書・・フレームパルス再生回路、６・
・・・送信部人力クロック、１・・・・送信部入力フレ
ームパルス、８・・・、送信部入力データ、９・・・・
伝送路クロック、１０・・・・伝送路データ、１１・・
・・受信部出力クロック、１２・・・・再生フレームパ
ルス、１３・・−・受信部出力データ。
Claims (1)
- データ送信側から、変化点がクロックの立上りと同期し
た有意なｘ個（ｘ：自然数）のシリアルデータビットと
、このｘ個のシリアルデータビットに続く「１、０」ま
たは「０、１」の連続した２個の固定ビットからなるｘ
＋２ビットを１フレームとするシリアルデータと、１フ
レーム中に１回、前記シリアルデータのｘ＋２番目の固
定ビット位置に相当するパルスの「１」が「０」になつ
ているクロックを送信し、受信側において、前記シリア
ルデータと前記１フレーム中に１回、シリアルデータの
ｘ＋２番目の固定ビット位置に相当するパルスの「１」
が「０」になつているクロックからフレームパルスを再
生することを特徴とするシリアルデータ伝送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1079685A JP2722634B2 (ja) | 1989-03-30 | 1989-03-30 | シリアルデータ伝送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1079685A JP2722634B2 (ja) | 1989-03-30 | 1989-03-30 | シリアルデータ伝送方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02260734A true JPH02260734A (ja) | 1990-10-23 |
| JP2722634B2 JP2722634B2 (ja) | 1998-03-04 |
Family
ID=13697062
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1079685A Expired - Lifetime JP2722634B2 (ja) | 1989-03-30 | 1989-03-30 | シリアルデータ伝送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2722634B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005091544A1 (en) * | 2004-03-16 | 2005-09-29 | Boomer James B | Bit clock with embedded word clock boundary |
| WO2005091543A1 (en) * | 2004-03-16 | 2005-09-29 | Boomer James B | Architecture for bidirectional serializers and deserializer |
| US7064690B2 (en) | 2004-04-15 | 2006-06-20 | Fairchild Semiconductor Corporation | Sending and/or receiving serial data with bit timing and parallel data conversion |
| US7248122B2 (en) | 2005-09-14 | 2007-07-24 | Fairchild Semiconductor Corporation | Method and apparatus for generating a serial clock without a PLL |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55161447A (en) * | 1979-05-31 | 1980-12-16 | Fujitsu Ltd | Data transmission system |
-
1989
- 1989-03-30 JP JP1079685A patent/JP2722634B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55161447A (en) * | 1979-05-31 | 1980-12-16 | Fujitsu Ltd | Data transmission system |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005091544A1 (en) * | 2004-03-16 | 2005-09-29 | Boomer James B | Bit clock with embedded word clock boundary |
| WO2005091543A1 (en) * | 2004-03-16 | 2005-09-29 | Boomer James B | Architecture for bidirectional serializers and deserializer |
| US7064690B2 (en) | 2004-04-15 | 2006-06-20 | Fairchild Semiconductor Corporation | Sending and/or receiving serial data with bit timing and parallel data conversion |
| US7248122B2 (en) | 2005-09-14 | 2007-07-24 | Fairchild Semiconductor Corporation | Method and apparatus for generating a serial clock without a PLL |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2722634B2 (ja) | 1998-03-04 |
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