JPH0636493B2 - 遅延等化回路 - Google Patents
遅延等化回路Info
- Publication number
- JPH0636493B2 JPH0636493B2 JP15555888A JP15555888A JPH0636493B2 JP H0636493 B2 JPH0636493 B2 JP H0636493B2 JP 15555888 A JP15555888 A JP 15555888A JP 15555888 A JP15555888 A JP 15555888A JP H0636493 B2 JPH0636493 B2 JP H0636493B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- delay
- frame
- speed
- encoded data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は遅延等化回路に関し、特に遅延時間の異なる複
数の伝送路を介して並列伝送されたデータ相互の遅延を
等化し、かつ、並列伝送されたデータの順序を復元する
遅延等化回路に関する。
数の伝送路を介して並列伝送されたデータ相互の遅延を
等化し、かつ、並列伝送されたデータの順序を復元する
遅延等化回路に関する。
最近、画像伝送等において、高速符号化データを速度変
換し、複数の伝送路に分配して並列伝送する方式が行わ
れている。このような高速符号化データの基本的なフレ
ーム構成としては、第２図のフォーマット図に示すよう
なＣＣＩＴＴ勧告案Ｙ．２２１にもとづいたフレーム構
成がある。この図は、６４ｋｂ／Ｓチャネル用の基本デ
ータフレーム構成を示しており、１マルチフレームのデ
ータは１６個のフレーム（ＦＮ＝０〜１５とする）で構
成され、各フレームは８０オクテットから構成され、指
定された複数のオクテットにフレーム固有の情報を有す
るサービスビットを持っている。なおオクテットとは８
ビットで構成される情報単位である。今、このマルチフ
レームデータを伝送チャネル数Ｑ＝４で低速データ伝送
する場合、第３図のフォーマット図に示すように、フレ
ームＦＮ＝０〜１５の各フレームは、４個の伝送サブフ
レームに分解される、各伝送サブフレームは、第２図の
１フレーム８０オクテットからなるフレームを４オクテ
ットおきに抽出し、つまり、２０オクテットで１伝送サ
ブフレームを構成する。ここで１伝送サブフレームをＫ
ビットとすると、この高速符号化データは１／４の低速
符号化データに変換されて各伝送チャネルｃｈ１〜ｃｈ
４に分配される。この分配された各伝送チャネルの伝送
サブフレーム１６個からなるマルチフレームを伝送マル
チフレームと呼ぶ。ここで、高速符号化データおよび低
速符号化データフレームの（ ）内の最初の数字はフレ
ーム番号を表し、次の数字は伝送チャネル番号（以下ｃ
ｈＮｏという）を表す。またＭビットの伝送マルチフレ
ーム長を有するｃｈ１〜ｃｈ４の最初および次のマルチ
フレームのスタートビットをそれぞれＦ1-1 ，Ｆ1-2 ，
〜Ｆ4-1 ，Ｆ4-2 とする。今、各伝送チャネルのデータ
が伝送路で受けた遅延は、例えば、第４図（ａ）のタイ
ムチャートに示すようになる。今、４伝送チャネル間に
おける最大遅延ビット長をＮとすると、ＭとＮの関係
は、ｃｈ３のスタートビットＦ3-1 がｃｈ２のスタート
ビットＦ2-2 に誤って同期調整されないためにＭ＞２Ｎ
の範囲に設定される。
換し、複数の伝送路に分配して並列伝送する方式が行わ
れている。このような高速符号化データの基本的なフレ
ーム構成としては、第２図のフォーマット図に示すよう
なＣＣＩＴＴ勧告案Ｙ．２２１にもとづいたフレーム構
成がある。この図は、６４ｋｂ／Ｓチャネル用の基本デ
ータフレーム構成を示しており、１マルチフレームのデ
ータは１６個のフレーム（ＦＮ＝０〜１５とする）で構
成され、各フレームは８０オクテットから構成され、指
定された複数のオクテットにフレーム固有の情報を有す
るサービスビットを持っている。なおオクテットとは８
ビットで構成される情報単位である。今、このマルチフ
レームデータを伝送チャネル数Ｑ＝４で低速データ伝送
する場合、第３図のフォーマット図に示すように、フレ
ームＦＮ＝０〜１５の各フレームは、４個の伝送サブフ
レームに分解される、各伝送サブフレームは、第２図の
１フレーム８０オクテットからなるフレームを４オクテ
ットおきに抽出し、つまり、２０オクテットで１伝送サ
ブフレームを構成する。ここで１伝送サブフレームをＫ
ビットとすると、この高速符号化データは１／４の低速
符号化データに変換されて各伝送チャネルｃｈ１〜ｃｈ
４に分配される。この分配された各伝送チャネルの伝送
サブフレーム１６個からなるマルチフレームを伝送マル
チフレームと呼ぶ。ここで、高速符号化データおよび低
速符号化データフレームの（ ）内の最初の数字はフレ
ーム番号を表し、次の数字は伝送チャネル番号（以下ｃ
ｈＮｏという）を表す。またＭビットの伝送マルチフレ
ーム長を有するｃｈ１〜ｃｈ４の最初および次のマルチ
フレームのスタートビットをそれぞれＦ1-1 ，Ｆ1-2 ，
〜Ｆ4-1 ，Ｆ4-2 とする。今、各伝送チャネルのデータ
が伝送路で受けた遅延は、例えば、第４図（ａ）のタイ
ムチャートに示すようになる。今、４伝送チャネル間に
おける最大遅延ビット長をＮとすると、ＭとＮの関係
は、ｃｈ３のスタートビットＦ3-1 がｃｈ２のスタート
ビットＦ2-2 に誤って同期調整されないためにＭ＞２Ｎ
の範囲に設定される。
前述の各伝送チャネルの伝送データを受信した場合の従
来の遅延等化回路の動作を第６図のブロック図により説
明する。なお、図は伝送チャネル数Ｑ＝４の場合を例示
した。従来の遅延等化回路は、伝送チャネルｃｈ１〜ｃ
ｈ４の低速化データに共通の伝送路クロック入力端子
１、ｃｈ１〜ｃｈ４の各伝送データ入力端子２−１〜２
−４、高速符号化データの多重化クロック入力端子３の
各入力端子を有する。また、ｃｈ１〜ｃｈ４の各伝送デ
ータのフレーム同期およびマルチフレーム同期信号等を
検出する同期回路４−１〜４−４、後述する遅延制御回
路６の制御により入力された各チャネルのデータを所定
のアドレスに書き込み、読み出す遅延メモリ５−１〜５
−４を有する。遅延制御回路６は、同期回路４−１〜４
−４で検出された各同期信号と共通の多重化クロックお
よび伝送路クロックをもとに各伝送チャネルの伝送サブ
フレームデータ配列順に書き込みパルスを出力する。ま
た、遅延制御回路６は第４図（ｂ）のタイムチャートに
示すように各伝送チャネルの伝送マルチフレーム間の最
大遅延差ビットＮを求め、このＮビットよりＫビット遅
延させた高速読み出しパルスを各チャネルで同位相にそ
ろえる。この高速読み出しパルスを基準にして順次伝送
サブフレームのデータを読み出す。読み出し順序は、最
初フレームＦＮ＝０のｃｈ１，ｃｈ２，ｃｈ３，ｃｈ４
の順に、以下、ＦＮ＝１，ＦＮ＝２……ＦＮ＝１５まで
同一の手順で出力される。したがって、前段データ選択
回路７の出力データはこの読出し順序でリアルタイムに
時系列出力され、第３図のような高速符号化データを復
元していた。
来の遅延等化回路の動作を第６図のブロック図により説
明する。なお、図は伝送チャネル数Ｑ＝４の場合を例示
した。従来の遅延等化回路は、伝送チャネルｃｈ１〜ｃ
ｈ４の低速化データに共通の伝送路クロック入力端子
１、ｃｈ１〜ｃｈ４の各伝送データ入力端子２−１〜２
−４、高速符号化データの多重化クロック入力端子３の
各入力端子を有する。また、ｃｈ１〜ｃｈ４の各伝送デ
ータのフレーム同期およびマルチフレーム同期信号等を
検出する同期回路４−１〜４−４、後述する遅延制御回
路６の制御により入力された各チャネルのデータを所定
のアドレスに書き込み、読み出す遅延メモリ５−１〜５
−４を有する。遅延制御回路６は、同期回路４−１〜４
−４で検出された各同期信号と共通の多重化クロックお
よび伝送路クロックをもとに各伝送チャネルの伝送サブ
フレームデータ配列順に書き込みパルスを出力する。ま
た、遅延制御回路６は第４図（ｂ）のタイムチャートに
示すように各伝送チャネルの伝送マルチフレーム間の最
大遅延差ビットＮを求め、このＮビットよりＫビット遅
延させた高速読み出しパルスを各チャネルで同位相にそ
ろえる。この高速読み出しパルスを基準にして順次伝送
サブフレームのデータを読み出す。読み出し順序は、最
初フレームＦＮ＝０のｃｈ１，ｃｈ２，ｃｈ３，ｃｈ４
の順に、以下、ＦＮ＝１，ＦＮ＝２……ＦＮ＝１５まで
同一の手順で出力される。したがって、前段データ選択
回路７の出力データはこの読出し順序でリアルタイムに
時系列出力され、第３図のような高速符号化データを復
元していた。
しかしながら、従来の遅延等化回路では送信側で複数の
伝送路に分配されたデータ列のどの出力線が受信側のど
の入力線に接続されるかは一義的に固定されていた。
伝送路に分配されたデータ列のどの出力線が受信側のど
の入力線に接続されるかは一義的に固定されていた。
本発明の目的は、送信側で分配されたデータ列が伝送路
を任意に入れ換えて伝送されても元の高速符号化データ
のデータ配列に復元できる遅延等化回路を提供すること
にある。
を任意に入れ換えて伝送されても元の高速符号化データ
のデータ配列に復元できる遅延等化回路を提供すること
にある。
本発明の遅延等化回路は、各フレームにフレーム固有の
サービスビットを有する複数のフレームデータをマルチ
フレーム構成とした送信側の高速符号化データを速度変
換した後Ｑ個の伝送路に分配し伝送された各低速符号化
データを入力し、それぞれ記憶するＱ個の遅延メモリ
と、前記低速符号化データの各マルチフレームのスター
トビットを出力するＱ個の同期回路と、各伝送路の前記
スタートビットの位相から遅延差を検出しＱ個の伝送路
間でフレームデータの読み出し時間差のない高速読み出
し信号をあらかじめ定められた順序で出力する遅延制御
回路と、前記高速読み出し信号を入力し前記Ｑ個の遅延
メモリから順次読み出した複数のフレームデータを第１
の高速符号化データに復元する前段データ選択回路とを
有する遅延等化回路において、前記第１の多重化データ
を定められた遅延を有する複数のフレームデータに分け
て出力する２Ｑ−２個の遅延回路と、前記第１の高速符
号化データに含まれる複数のサービスビットを解読して
フレーム配列の入れ換えを指示する制御信号を出力する
制御情報解読回路と、前記２Ｑ−２個の遅延回路のそれ
ぞれから出力される複数のフレームデータを前記制御情
報解読回路の制御信号によりフレーム配列し前記送信側
の高速符号化データと同一のフレーム配列に入れ換えら
れた第２の高速符号化データを出力する後段データ選択
回路とを備えている。
サービスビットを有する複数のフレームデータをマルチ
フレーム構成とした送信側の高速符号化データを速度変
換した後Ｑ個の伝送路に分配し伝送された各低速符号化
データを入力し、それぞれ記憶するＱ個の遅延メモリ
と、前記低速符号化データの各マルチフレームのスター
トビットを出力するＱ個の同期回路と、各伝送路の前記
スタートビットの位相から遅延差を検出しＱ個の伝送路
間でフレームデータの読み出し時間差のない高速読み出
し信号をあらかじめ定められた順序で出力する遅延制御
回路と、前記高速読み出し信号を入力し前記Ｑ個の遅延
メモリから順次読み出した複数のフレームデータを第１
の高速符号化データに復元する前段データ選択回路とを
有する遅延等化回路において、前記第１の多重化データ
を定められた遅延を有する複数のフレームデータに分け
て出力する２Ｑ−２個の遅延回路と、前記第１の高速符
号化データに含まれる複数のサービスビットを解読して
フレーム配列の入れ換えを指示する制御信号を出力する
制御情報解読回路と、前記２Ｑ−２個の遅延回路のそれ
ぞれから出力される複数のフレームデータを前記制御情
報解読回路の制御信号によりフレーム配列し前記送信側
の高速符号化データと同一のフレーム配列に入れ換えら
れた第２の高速符号化データを出力する後段データ選択
回路とを備えている。
〔実施例〕 次に本発明について図面を参照して説明する。
第１図は本発明は一実施例のブロック図である。なお、
本実施例で伝送チャネル数Ｑ＝４として例示した。図に
おいて、伝送路クロック入力端子１、伝送データ入力端
子２−１〜２−４、多重化クロック入力端子３、同期回
路４−１〜４−４、遅延メモリ５−１〜５−４、遅延制
御回路６、前段データ選択回路は、従来例と同様の構成
と機能を有する。さらに本実施例では制御情報解読回路
９と遅延回路８−１，〜８−（２Ｑ−２）と後段データ
選択回路１０とが追加されている。
本実施例で伝送チャネル数Ｑ＝４として例示した。図に
おいて、伝送路クロック入力端子１、伝送データ入力端
子２−１〜２−４、多重化クロック入力端子３、同期回
路４−１〜４−４、遅延メモリ５−１〜５−４、遅延制
御回路６、前段データ選択回路は、従来例と同様の構成
と機能を有する。さらに本実施例では制御情報解読回路
９と遅延回路８−１，〜８−（２Ｑ−２）と後段データ
選択回路１０とが追加されている。
前述のように各チャネルの伝送マルチフレームには複数
個のサービスビットを有しており、各チャネルごとに送
られる符号化伝送メディアのビットレート割付けを指定
する各チャネル固有の情報を持っている。したがって、
送信側の基本データフレーム自体の配列が変化しない限
り、分配された高速符号化データの伝送路を入れ換えて
もこの固有情報を解読することにより入れ換えの状態を
探知することができる。制御情報解読回路９は前段デー
タ選択回路７出力の高速符号化データに含まれるサービ
スビットの解読によりあらかじめ定っている送信側のデ
ータ配列との違いが検出され、順序入れ換えの信号を出
力する。遅延回路８−１〜８−１（２Ｑ−２）は、入力
される高速符号化データをＫビートずつ遅延させてＫビ
ットごとの伝送サブフレームのデータを出力するシフト
レジスタであり、４チャネルの場合６個のシフトレジス
タとなる。今、第５図の説明図によりシフトレジスタの
動作を説明する。横の配列のタイムスロット１〜４は、
Ｋビットに相当する時間ずつシフトした時系列を表わ
し、たての配列は前段データ選択回路７の出力データ
ｇ、遅延回路８−１〜８−６の各出力データｇ−１，〜
ｇ−６、後段データ選択回路１０の出力データｈの状態
を示している。今、ｃｈ１とｃｈ２が入れ代ったとして
フレームＦＮ＝０のデータが（０，２）（０，１）
（０，３）（０，４）の配列とする。Ｋビットずつシフ
トされたタイムスロット１〜４において、図のように後
段データ選択回路１０からデータ（０，２）（０，１）
（０，３）（０，４）を読み出し得る状態にある。ここ
で後段データ選択回路１０は、制御情報解読回路６の入
れ換え制御信号により正しく読み出すには、タイムスロ
ット１で（０，１）を読み出しタイムスロット２で
（０，２）を読み出すことになる。以下タイムスロット
３，４で（０，３）（０，４）を読み出すことにより、
元の高速符号化データの順序に組みかえられた高速符号
化データが出力される。
個のサービスビットを有しており、各チャネルごとに送
られる符号化伝送メディアのビットレート割付けを指定
する各チャネル固有の情報を持っている。したがって、
送信側の基本データフレーム自体の配列が変化しない限
り、分配された高速符号化データの伝送路を入れ換えて
もこの固有情報を解読することにより入れ換えの状態を
探知することができる。制御情報解読回路９は前段デー
タ選択回路７出力の高速符号化データに含まれるサービ
スビットの解読によりあらかじめ定っている送信側のデ
ータ配列との違いが検出され、順序入れ換えの信号を出
力する。遅延回路８−１〜８−１（２Ｑ−２）は、入力
される高速符号化データをＫビートずつ遅延させてＫビ
ットごとの伝送サブフレームのデータを出力するシフト
レジスタであり、４チャネルの場合６個のシフトレジス
タとなる。今、第５図の説明図によりシフトレジスタの
動作を説明する。横の配列のタイムスロット１〜４は、
Ｋビットに相当する時間ずつシフトした時系列を表わ
し、たての配列は前段データ選択回路７の出力データ
ｇ、遅延回路８−１〜８−６の各出力データｇ−１，〜
ｇ−６、後段データ選択回路１０の出力データｈの状態
を示している。今、ｃｈ１とｃｈ２が入れ代ったとして
フレームＦＮ＝０のデータが（０，２）（０，１）
（０，３）（０，４）の配列とする。Ｋビットずつシフ
トされたタイムスロット１〜４において、図のように後
段データ選択回路１０からデータ（０，２）（０，１）
（０，３）（０，４）を読み出し得る状態にある。ここ
で後段データ選択回路１０は、制御情報解読回路６の入
れ換え制御信号により正しく読み出すには、タイムスロ
ット１で（０，１）を読み出しタイムスロット２で
（０，２）を読み出すことになる。以下タイムスロット
３，４で（０，３）（０，４）を読み出すことにより、
元の高速符号化データの順序に組みかえられた高速符号
化データが出力される。
以上説明したように本発明によれば、高速符号化された
データを低速符号化データに変換し複数の伝送路に分配
して並列伝送する場合、まず、伝送路の遅延差を等化し
て得られた高速符号化データからフレーム配列の違いを
解読する。この解読結果によって再度データの配列を入
れ換える回路構成とすることで、送信側で分配されたデ
ータ列の出力線と受信側の入力線の接続状態が任意に変
更された場合でも、もとのデータ列の復元ができる効果
がある。
データを低速符号化データに変換し複数の伝送路に分配
して並列伝送する場合、まず、伝送路の遅延差を等化し
て得られた高速符号化データからフレーム配列の違いを
解読する。この解読結果によって再度データの配列を入
れ換える回路構成とすることで、送信側で分配されたデ
ータ列の出力線と受信側の入力線の接続状態が任意に変
更された場合でも、もとのデータ列の復元ができる効果
がある。
第１図は本発明の一実施例を示すブロック図、第２図，
第３図は高速符号化データを説明するためのフォーマッ
ト図、第４図（ａ），（ｂ）、第５図はタイムチャー
ト、第６図は従来の遅延等化回路のブロック図である。 １……伝送路クロック入力端子、２−１，２−２，…２
−４……伝送データ入力端子、３……多重化クロック入
力端子、４−１，４−２，〜４−４……同期回路、５−
１，５−２，〜５−４……遅延メモリ、６……遅延制御
回路、７……前段データ選択回路、８−１，８−２，〜
８−６……遅延回路、９……制御情報解読回路、１０…
…後段データ選択回路、１１……出力端子。
第３図は高速符号化データを説明するためのフォーマッ
ト図、第４図（ａ），（ｂ）、第５図はタイムチャー
ト、第６図は従来の遅延等化回路のブロック図である。 １……伝送路クロック入力端子、２−１，２−２，…２
−４……伝送データ入力端子、３……多重化クロック入
力端子、４−１，４−２，〜４−４……同期回路、５−
１，５−２，〜５−４……遅延メモリ、６……遅延制御
回路、７……前段データ選択回路、８−１，８−２，〜
８−６……遅延回路、９……制御情報解読回路、１０…
…後段データ選択回路、１１……出力端子。
Claims (1)
- 【請求項１】各フレームにフレーム固有のサービスビッ
トを有する複数のフレームデータをマルチフレーム構成
とした送信側の高速符号化データを速度変換した後Ｑ個
の伝送路に分配し伝送された各低速符号化データを入力
し、それぞれ記憶するＱ個の遅延メモリと、前記低速符
号化データの各マルチフレームのスタートビットを出力
するＱ個の同期回路と、各伝送路の前記スタートビット
の位相から遅延差を検出しＱ個の伝送路間でフレームデ
ータの読み出し時間差のない高速読み出し信号をあらか
じめ定められた順序で出力する遅延制御回路と、前記高
速読み出し信号を入力し前記Ｑ個の遅延メモリから順次
読み出した複数のフレームデータを第１の高速符号化デ
ータに復元する前段データ選択回路とを有する遅延等化
回路において、前記第１の高速符号化データを定められ
た遅延を有する複数のフレームデータに分けて出力する
２Ｑ−２個の遅延回路と、前記第１の高速符号化データ
に含まれる複数のサービスビットを解読してフレーム配
列の入れ換えを指示する制御信号を出力する制御情報解
読回路と、前記２Ｑ−２個の遅延回路のそれぞれから出
力される複数のフレームデータを前記制御情報解読回路
の制御信号によりフレーム配列し前記送信側の高速符号
化データと同一のフレーム配列に入れ換えられた第２の
高速符号化データを出力する後段データ選択回路とを備
えたことを特徴とする遅延等化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15555888A JPH0636493B2 (ja) | 1988-06-22 | 1988-06-22 | 遅延等化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15555888A JPH0636493B2 (ja) | 1988-06-22 | 1988-06-22 | 遅延等化回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01320831A JPH01320831A (ja) | 1989-12-26 |
| JPH0636493B2 true JPH0636493B2 (ja) | 1994-05-11 |
Family
ID=15608683
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15555888A Expired - Lifetime JPH0636493B2 (ja) | 1988-06-22 | 1988-06-22 | 遅延等化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0636493B2 (ja) |
-
1988
- 1988-06-22 JP JP15555888A patent/JPH0636493B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01320831A (ja) | 1989-12-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS5661873A (en) | Digital video signal processor | |
| JPH03179830A (ja) | フレーム位相同期方式 | |
| US5014271A (en) | Pulse insertion circuit | |
| JP2786170B2 (ja) | フレームデータ変換回路 | |
| JPH0636493B2 (ja) | 遅延等化回路 | |
| JP2600509B2 (ja) | ディジタル無線伝送方式 | |
| JPH07123247B2 (ja) | デイジタルデ−タ伝送方法 | |
| JPH0220136A (ja) | 遅延等化回路 | |
| JP2541679B2 (ja) | 調歩式デ―タ多重化方式 | |
| JPS5849058B2 (ja) | 装置間デ−タ伝送同期方式 | |
| JP2548709B2 (ja) | 多重フレ−ムアライナ | |
| JP3036856B2 (ja) | 回線アダプタ装置 | |
| JPH0227828A (ja) | デスタッフ回路 | |
| JP2594765B2 (ja) | 時分割多重回路 | |
| JPH0646742B2 (ja) | 信号処理方式 | |
| JPH0712163B2 (ja) | 多重化マルチフレ−ム同期回路 | |
| JPH05191423A (ja) | ループネットワーク接続システム | |
| JPH0865263A (ja) | 多重回路 | |
| JPH0563673A (ja) | 時分割多重回路 | |
| JPS5816775B2 (ja) | 信号変換方式 | |
| JPH0697757B2 (ja) | 多重化方式 | |
| JPH01238332A (ja) | ディジタル伝送装置のスタッフ多重方式 | |
| JPS61102839A (ja) | 多重通信装置 | |
| JPS6340508B2 (ja) | ||
| JPH0379134A (ja) | 直列―並列変換回路を用いたフレーム位相同期回路 |