JPH0865263A - 多重回路 - Google Patents

Abstract

(57)【要約】 【目的】 １フレーム中に多重する補助信号のビット数
がＮ（Ｎ≧２の整数）フレーム内で１フレーム毎に変化
する様なフレーム構成のタイムスロットを持つ入力信号
に対し、補助信号を挿入する場合、補助信号のタイムス
ロット部に余計なビットを付加したり、ビット落ちを生
じないようにする。 【構成】 入力信号１０１に多重する補助信号２０５の
ビット数の変化周期であるＮフレームの期間だけ補助信
号２０５をメモリ３に記憶し、Ｎフレーム分の周期を有
する多重フレームパルス２０４に同期してこのメモリ３
から同期にＮフレーム分のビット数を読出し、挿入回路
１へ送る。挿入回路１ではこの並列のメモリ出力２０９
を多重タイミング１０３のタイミングで入力信号１０１
のタイムスロット部に挿入して行く。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は多重回路に関し、特にデ
ィジタル通信システムにおいて送信すべき主データ信号
に対して制御信号やその他必要な信号である補助信号を
挿入して多重化することにより伝送するための多重回路
に関するものである。

【０００２】

【従来の技術】ディジタル通信システムにおいては、送
信すべき主データ信号に対して制御信号やその他必要な
信号である補助信号を挿入して多重化することにより局
間伝送する方式があり、例えば、特開昭６１−２５５１
４２号公報に開示されている。

【０００３】かかる場合、伝送フレーム中に主信号のた
めのタイムスロットとフレーム同期信号や補助信号等の
ためのタイムスロットとを設けて１フレームを構成して
伝送する多重化伝送方式が広く用いられている。

【０００４】図３にこの様な多重化伝送方式で採用され
ている多重回路の一例を示す。ここで、入力信号とは上
述した主信号に対して速度処理を施して補助信号を多重
するためのタイムスロットが既に設けられている信号を
いうものとする。尚、この主信号の速度変換処理を行う
速度変換回路については本発明とは特に直接関係しない
ために省略して示している。

【０００５】図３において、入力信号１０１は入力クロ
ック１０２に同期して挿入回路１へ順次取り込まれつつ
多重タイミングパルス１０３により示されるタイミング
位置で、補助信号メモリ５から同時に読出されている複
数ビットの補助信号１０９を順次取り込み多重化して多
重化信号１１０として出力するものである。

【０００６】タイミング発生回路４は入力クロック１０
２から１フレーム長のフレームパルス１０４と、その１
フレーム長内での補助信号の挿入位置を示す多重タイミ
ング１０３とを生成するものである。

【０００７】補助信号メモリ５は補助信号１０５を補助
信号クロック１０６に同期して取り込みフレームパルス
１０４に同期してこれ等取り込まれた補助信号を同時に
並列変換して読み出し補助信号メモリ出力１０９として
挿入回路１へ供給するものである。

【０００８】図４は図３のブロックの動作を示す各部信
号のタイミングチャートである。先ず、タイミング発生
回路４において、入力クロック１０２から１フレーム長
のフレームパルス１０４が生成されると共に、そのフレ
ーム内での補助信号の挿入位置を示す多重タイミング１
０３が生成される。

【０００９】この２種のパルスは図示せぬ速度変換回路
へ送出されて主信号の速度変換が行われ、補助信号挿入
のためのタイムスロットが付加されて入力信号１０１と
して挿入回路１へ供給される。この補助信号１０５は通
常これ等フレームパルス１０４及び多重タイミング１０
３とは無関係の信号位相を有するものであり、よって補
助メモリ５を使用することにより位相合わせが行われる
ようになっている。

【００１０】補助メモリ５では、補助信号１０５に対し
て列変換（直列／並列変換）が行われて１フレーム長で
かつ多重ビット数に等しい列の信号１０９に変換され
る。列変換後、各列の補助信号はフレームパルス１０４
に同期して同時に読み出されて補助信号メモリ出力１０
９として挿入回路１へ送出される。

【００１１】挿入回路１では、多重タイミング１０３に
応答して補助メモリ出力１０９が入力信号１０１中の補
助信号用タイムスロットへ夫々挿入され、多重化信号１
１０として導出されるものである。

【００１２】

【発明が解決しようとする課題】従来のこの様な回路に
おいては、１フレーム毎に補助信号の多重ビット数が変
化するような場合（図４の例では、１フレーム当りの補
助信号の多重ビット数は、３ビット，４ビットと交互に
フレーム毎に変化している）、補助信号１０５及び補助
クロック１０６は当該多重ビットの数に合わせてフレー
ム毎に変化するようにタイミング発生回路４の分周比が
交互に変化制御されてそれ等の周期は延び縮みするよう
になっており、その結果位相関係によっては補助信号を
完全に挿入できない事態が発生する。

【００１３】このような事態が発生する例を、図４のタ
イミングチャートの他に図５に示すような位相関係の場
合を例として説明する。図４，５共に１フレーム当りの
補助信号のビット数が３ビット，４ビットとフレーム毎
に交互に変化する場合を示している。この場合、補助信
号メモリ５では、１列／４列変換が行われて１フレーム
長４列の補助信号出力１０９が挿入回路１へ送出され、
多重タイミング１０３に応答して入力１０１へ夫々多重
化される。

【００１４】図４では、１フレーム目には３ビット分の
補助信号が、２フレーム目には４ビット分の補助信号が
夫々補助信号メモリ５へ書き込まれ、フレームパルス１
０４で同時に読み出された補助メモリ出力１０９が挿入
回路１へ送出される。そして、挿入回路１では、多重タ
イミング１０３に応答して補助信号が多重化されていく
が、メモリ５からの１フレーム当りの補助信号１０９の
ビット数と多重タイミング１０３が示すそのフレーム当
たりの多重ビット数とが等しくなっているので、全ての
補助信号の伝送が可能である。

【００１５】しかしながら、図５の例では、１フレーム
目には３ビット分の補助信号１０５が、２フレーム目に
は４ビット分の補助信号１０５が夫々メモリ５へ書き込
まれ、多重タイミング１０３が示すそのフレーム当たり
の多重ビット数とは異なっており、１フレーム目では余
分な補助信号ビットが多重され、２フレーム目では補助
信号ビット落ちが生ずることになる。よって、補助信号
の伝送は不可能となるのである。

【００１６】この様に、従来の回路では、多重フレーム
の構成によっては、補助信号を伝送できないという問題
があり、そこで、本発明はかかる従来のものの問題点を
解消すべくなされたものであって、その目的とするとこ
ろは、常に補助信号を正確に全て伝送することが可能な
多重回路を提供することにある。

【００１７】

【課題を解決するための手段】本発明によれば、１フレ
ーム中に多重化される補助信号のビット数がＮ（Ｎは２
以上の整数）フレーム内で１フレーム毎に変化するよう
なフレーム構成のタイムスロットを有する入力信号に対
して、多重化位置を示す多重タイミングパルスに応答し
て前記補助信号を挿入する多重回路であって、入力クロ
ックを用いて前記入力信号の１フレームを示すフレーム
パルス及び前記多重タイミングパルスの他に、更に前記
フレームパルスのＮ倍の周期を有する多重フレームパル
スを生成するタイミング発生手段と、前記補助信号をこ
の補助信号に同期したタイミングで書き込んで前記多重
フレームパルスの一周期の間記憶し、これ等書き込まれ
た補助信号を前記多重フレームパルスに同期して同時に
読み出す補助信号記憶手段と、前記多重タイミングパル
スにて示される前記入力信号に対するタイミング位置で
前記補助記憶手段から読出された補助信号を夫々挿入す
る挿入手段と、を含むことを特徴とする多重回路が得ら
れる。

【００１８】

【作用】本発明では、従来１フレームに固執することな
く補助信号の付加ビット数に着目してその挿入数が常に
同一数の繰り返しになるようなフレーム長を１フレーム
と等価に考える。すなわち、１フレーム当たりの補助信
号の付加ビット数が１フレーム毎に３，４ビットと交互
に変化する場合には、これまでの１フレームの２倍のフ
レームを１フレームと等価に考える。こうすると、この
等価な１フレームにおける補助信号の付加ビット数は常
に７ビット（３＋４＝７）と一定になることに着目する
ものである。

【００１９】そのために、従来の２倍のフレーム長の周
期を有する多重フレームパルスを生成してこの多重フレ
ームパルスの周期だけ補助信号メモリへ補助信号を記憶
しておき、この多重フレームパルスに同期して同時に記
憶されている全ての補助信号ビット（７ビット）を読出
して挿入回路で多重タイミングに同期して主信号へ挿入
するように構成する。

【００２０】

【実施例】以下に、図面を参照しつつ本発明の実施例に
ついて詳述する。

【００２１】図１は本発明の実施例のブロック図であ
り、図３と同等部分及び同一信号は同一符号にて示され
ている。図において、挿入回路１は入力信号１０１を入
力クロック１０２に同期して取り込みつつ多重タイミン
グ１０３のタイミングに応答して補助信号メモリ出力２
０９を順次挿入して多重化信号１１０として出力する。

【００２２】タイミング発生回路２は入力クロック１０
２を用いて１フレーム長のパルス１０４と、そのフレー
ム毎の補助信号の多重位置を示す多重タイミング１０３
と、更には補助信号の多重ビット数がＮフレーム内で１
フレーム毎に変化する場合Ｎフレーム長の多重フレーム
パルス２０４を生成する。

【００２３】例えば、前述した如く、２フレーム内で補
助信号の多重ビット数が１フレーム毎に３ビット，４ビ
ットと交互に変化する場合は、１フレームの２倍の周期
の多重フレームパルス２０４が生成されるもので、フレ
ームパルス１０４を２分周（Ｎ分周）することで容易に
生成される。

【００２４】補助信号３では補助信号クロック２０６の
タイミングにより補助信号２０５がＮフレーム（２フレ
ーム）長のメモリへ書き込まれ、前述の多重フレームパ
ルス２０４に同期して全てのビットが並列に読出され、
Ｎフレーム（２フレーム）長でＭ列（３＋４＝７列）の
補助信号メモリ出力１０９が挿入回路１へ供給されるこ
とになる。

【００２５】図２は図１のブロックの動作を示す各部信
号のタイムチャートであり、Ｎ＝２，Ｍ＝３＋４＝７の
場合（２フレーム内で１フレーム毎に３，４ビットと変
化する場合）の例である。

【００２６】タイミング発生回路２では、入力クロック
１０２を用いて１フレーム長のフレームパルス１０４と
そのフレーム毎の補助信号の多重位置を示す多重タイミ
ング１０３と、更には２フレーム長の多重フレームパル
ス２０４とが発生される。

【００２７】補助信号メモリ３では、１列―７列変換を
行って２フレーム長のメモリへ書き込み、多重フレーム
パルス２０４で読出して、２フレーム長７列の補助信号
メモリ出力１０９を挿入回路１へ出力する。

【００２８】挿入回路１では、多重タイミング１０３に
従って補助信号メモリ出力２０９を入力信号中の補助信
号用タイムスロットへ挿入し、多重化信号１１０として
出力する。この時、多重タイミング１０３は１フレーム
毎に３ビット，４ビットと変化しているが、補助信号メ
モリ２０９の出力が２フレーム長であるため、ビットの
欠落や余分なビットの付加等の不具合は生じない。

【００２９】上記実施例では、Ｎ＝２，Ｍ＝３＋４＝７
とした場合について説明したが、３フレーム以上のＮフ
レーム内で各フレーム毎に補助信号ビット数が変化する
場合についても、Ｎフレームを１つのフレームとみな
し、このみなし１フレーム毎に補助信号を挿入制御する
ようにすれば良いものである。

【００３０】

【発明の効果】このように発明の回路では、常に２フレ
ーム毎に安定した７ビット分の補助信号をメモリに書き
込んで、多重フレームパルスで確実に読出しを行ってい
るため、挿入回路においてビットの欠落や余分なビット
を付加することなく、補助信号の伝送が可能となる。ま
た、従来の如く補助信号クロック２０６を多重タイミン
グ１０３に同期してフレーム毎に伸び縮みさせる必要が
なく、２フレーム内で７ビット分の等間隔若しくはそれ
に近い形のクロックを補助信号クロックとすることがで
き、補助信号のインタフェース回路の構成が簡略化され
る。

【図面の簡単な説明】

【図１】本発明の多重回路を示すブロック図である。

【図２】発明回路のタイムチャートを示す図である。

【図３】従来の多重回路のブロック図である。

【図４】従来回路で補助信号の伝送が可能な場合のタイ
ムチャートを示す図である。

【図５】従来回路で補助信号の伝送が不可能な場合のタ
イムチャートを示す図である。

【符号の説明】

１ 挿入回路 ２ タイミング発生回路 ３ 補助信号メモリ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 １フレーム中に多重化される補助信号の
   ビット数がＮ（Ｎは２以上の整数）フレーム内で１フレ
   ーム毎に変化するようなフレーム構成のタイムスロット
   を有する入力信号に対して、多重化位置を示す多重タイ
   ミングパルスに応答して前記補助信号を挿入する多重回
   路であって、 入力クロックを用いて前記入力信号の１フレームを示す
   フレームパルス及び前記多重タイミングパルスの他に、
   更に前記フレームパルスのＮ倍の周期を有する多重フレ
   ームパルスを生成するタイミング発生手段と、 前記補助信号をこの補助信号に同期したタイミングで書
   き込んで前記多重フレームパルスの一周期の間記憶し、
   これ等書き込まれた補助信号を前記多重フレームパルス
   に同期して同時に読み出す補助信号記憶手段と、 前記多重タイミングパルスにて示される前記入力信号に
   対するタイミング位置で前記補助記憶手段から読出され
   た補助信号を夫々挿入する挿入手段と、 を含むことを特徴とする多重回路。
2. 【請求項２】 前記入力信号は送信すべき主データ信号
   であり、前記補助信号は少なくとも制御用の制御信号で
   あることを特徴とする請求項１記載の多重回路。