JPH0530068A - 調歩式データ多重化方式 - Google Patents
調歩式データ多重化方式Info
- Publication number
- JPH0530068A JPH0530068A JP3184882A JP18488291A JPH0530068A JP H0530068 A JPH0530068 A JP H0530068A JP 3184882 A JP3184882 A JP 3184882A JP 18488291 A JP18488291 A JP 18488291A JP H0530068 A JPH0530068 A JP H0530068A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- data
- control circuit
- buffer memory
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Synchronisation In Digital Transmission Systems (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】
【目的】 調歩式データ多重化方式において、調歩式デ
ータの多重化効率の低下および伝送誤りの発生を抑止す
ることを目的とする。 【構成】 単位フレーム内に多重されるデータの個数Ｎ
個を（Ｎ＋ｎ）個とＮ個と（Ｎ−ｎ）個（ｎは整数）の
混在の配列とし、この配列を組替えて調歩式データと装
置内タイミング信号との周波数差異または位相差異を吸
収することでスタッフ多重を行い、対向局からの単位フ
レーム内に多重されるデータの個数Ｎ個を（Ｎ＋ｎ）個
とＮ個と（Ｎ−ｎ）個（ｎは整数）の混在の配列をもつ
データを調歩式データとして再生することを特徴とす
る。
ータの多重化効率の低下および伝送誤りの発生を抑止す
ることを目的とする。 【構成】 単位フレーム内に多重されるデータの個数Ｎ
個を（Ｎ＋ｎ）個とＮ個と（Ｎ−ｎ）個（ｎは整数）の
混在の配列とし、この配列を組替えて調歩式データと装
置内タイミング信号との周波数差異または位相差異を吸
収することでスタッフ多重を行い、対向局からの単位フ
レーム内に多重されるデータの個数Ｎ個を（Ｎ＋ｎ）個
とＮ個と（Ｎ−ｎ）個（ｎは整数）の混在の配列をもつ
データを調歩式データとして再生することを特徴とす
る。
Description
【０００１】
【産業上の利用分野】本発明は、時分割多重装置に利用
する。特に、低速回線に入力される調歩式データを多重
化し、対向局で再生して出力する多重化方式に関する。
する。特に、低速回線に入力される調歩式データを多重
化し、対向局で再生して出力する多重化方式に関する。
【０００２】
【従来の技術】従来例では、入力される調歩式データを
入力データの速度の数倍の速度のクロックで多点サンプ
リング処理を行い擬似同期データとして時分割多重し、
対向局で再生したデータを端末装置に出力していた。
入力データの速度の数倍の速度のクロックで多点サンプ
リング処理を行い擬似同期データとして時分割多重し、
対向局で再生したデータを端末装置に出力していた。
【０００３】
【発明が解決しようとする課題】このような従来例では
調歩式データは数倍のクロックで多点サンプリングされ
擬似同期データとして時分割多重していたので、速度の
早い調歩式データが入力された場合に周波数の高いサン
プリングクロックが必要になり、多重化効率が低下し、
対向局でデータを再生した場合に波形の歪率が悪化して
データ伝送誤りが発生する欠点があった。
調歩式データは数倍のクロックで多点サンプリングされ
擬似同期データとして時分割多重していたので、速度の
早い調歩式データが入力された場合に周波数の高いサン
プリングクロックが必要になり、多重化効率が低下し、
対向局でデータを再生した場合に波形の歪率が悪化して
データ伝送誤りが発生する欠点があった。
【０００４】本発明は、このような欠点を除去するもの
で、多重化効率の低下および伝送誤りの発生を抑止でき
る調歩式データ多重化方式を提供することを目的とす
る。
で、多重化効率の低下および伝送誤りの発生を抑止でき
る調歩式データ多重化方式を提供することを目的とす
る。
【０００５】
【課題を解決するための手段】本発明は、入力される調
歩式データを同期データに変換する変換手段である非同
期同期変換回路と、この変換手段で変換された同期デー
タが装置内基準クロックに係わるクロックで書込まれる
第一バッファメモリと、この第一バッファメモリから読
出したデータを多重化する多重制御回路とを備えた時分
割多重化装置と、この時分割多重化装置から到来するデ
ータを蓄積し装置内基準クロックに係わるクロックで読
出す第二バッファメモリを備えた時分割分離化装置とで
構成された調歩式データ多重化方式において、上記時分
割多重化装置は、上記第一バッファメモリの書込みクロ
ックと読出しクロックとの位相差を検出する位相比較回
路と、この位相比較回路で検出された位相差に応じて単
位区間内のＮ個の読出しクロックの個数を（Ｎ＋ｎ）個
とＮ個と（Ｎ−ｎ）個（ｎは整数）の混在の配列とし、
この配列を組替えるスタッフ制御回路と、このスタッフ
制御回路で組替えられた配列に対応するスタッフ情報を
生成するタイミング調整回路とを備え、上記多重回路は
上記第一バッファメモリから読出されたデータとこのス
タッフ情報とを多重化する手段を備え、上記時分割分離
化装置は、到来するデータとスタッフ情報とを分離する
分離制御回路と、上記第二バッファメモリへの書込みク
ロックを上記分離制御回路で分離されたスタッフ情報に
応じて制御するデスタッフ制御回路と、スタッフ情報に
応じて緩やかに変化する読出しクロックを生成する読出
しクロック生成手段とを備えたことを特徴とする。
歩式データを同期データに変換する変換手段である非同
期同期変換回路と、この変換手段で変換された同期デー
タが装置内基準クロックに係わるクロックで書込まれる
第一バッファメモリと、この第一バッファメモリから読
出したデータを多重化する多重制御回路とを備えた時分
割多重化装置と、この時分割多重化装置から到来するデ
ータを蓄積し装置内基準クロックに係わるクロックで読
出す第二バッファメモリを備えた時分割分離化装置とで
構成された調歩式データ多重化方式において、上記時分
割多重化装置は、上記第一バッファメモリの書込みクロ
ックと読出しクロックとの位相差を検出する位相比較回
路と、この位相比較回路で検出された位相差に応じて単
位区間内のＮ個の読出しクロックの個数を（Ｎ＋ｎ）個
とＮ個と（Ｎ−ｎ）個（ｎは整数）の混在の配列とし、
この配列を組替えるスタッフ制御回路と、このスタッフ
制御回路で組替えられた配列に対応するスタッフ情報を
生成するタイミング調整回路とを備え、上記多重回路は
上記第一バッファメモリから読出されたデータとこのス
タッフ情報とを多重化する手段を備え、上記時分割分離
化装置は、到来するデータとスタッフ情報とを分離する
分離制御回路と、上記第二バッファメモリへの書込みク
ロックを上記分離制御回路で分離されたスタッフ情報に
応じて制御するデスタッフ制御回路と、スタッフ情報に
応じて緩やかに変化する読出しクロックを生成する読出
しクロック生成手段とを備えたことを特徴とする。
【０００６】
【作用】非同期同期変換回路２が生成した書込みクロッ
クの周波数が読出しクロックと等しいときは、スタッフ
制御回路５を経由するＮ＋１とＮ−１との繰り返しは規
則正しく行われ、書込みクロックの周波数が読出しクロ
ックよりわずかに高い（低い）ときは、（すなわち、位
相比較回路４でクロック１個分の位相差を検出したと
き）Ｎ＋１状態（Ｎ−１状態）連続し、その後にＮ＋１
とＮ−１との繰り返しが規則正しく行われる。タイミン
グ調整回路８でＮ＋１とＮ−１とを判別するスタッフ情
報（１または０）が生成される。多重制御回路９は読出
したデータとスタッフ情報とを多重化して出力する。分
離制御回路１２はデータとスタッフ情報とを分離する。
デスタッフ制御回路１５はタイミング調整回路１６を経
たスタッフ情報に応じた書込みクロックを生成する。位
相比較回路１８で書込みクロックと読出しクロックとを
比較する。ＶＣＸＯ２０は、書込みクロックと読出しク
ロックとの位相差を最小にするように、読出しクロック
の周波数または位相をゆるやかに変化させる。
クの周波数が読出しクロックと等しいときは、スタッフ
制御回路５を経由するＮ＋１とＮ−１との繰り返しは規
則正しく行われ、書込みクロックの周波数が読出しクロ
ックよりわずかに高い（低い）ときは、（すなわち、位
相比較回路４でクロック１個分の位相差を検出したと
き）Ｎ＋１状態（Ｎ−１状態）連続し、その後にＮ＋１
とＮ−１との繰り返しが規則正しく行われる。タイミン
グ調整回路８でＮ＋１とＮ−１とを判別するスタッフ情
報（１または０）が生成される。多重制御回路９は読出
したデータとスタッフ情報とを多重化して出力する。分
離制御回路１２はデータとスタッフ情報とを分離する。
デスタッフ制御回路１５はタイミング調整回路１６を経
たスタッフ情報に応じた書込みクロックを生成する。位
相比較回路１８で書込みクロックと読出しクロックとを
比較する。ＶＣＸＯ２０は、書込みクロックと読出しク
ロックとの位相差を最小にするように、読出しクロック
の周波数または位相をゆるやかに変化させる。
【０００７】
【実施例】以下、本発明の一実施例について図面を参照
して説明する。図１および図２はこの実施例の構成を示
すブロック図である。図１に示すように、データ入力端
子１はインターフェイス回路１１および非同期同期変換
回路２を経てバッファメモリ３に接続される。分周回路
２５で生成されたクロックは非同期同期変換回路２を経
由してバッファメモリ３および位相比較回路４に接続さ
れる。メモリ読出しクロック生成回路６は装置内基準ク
ロック７よりクロックを生成してスタッフ制御回路５に
出力する。スタッフ制御回路５は位相比較回路４の出力
に応じてメモリ読出しクロックを制御し、バッファメモ
リ３へ出力する。位相比較回路４は非同期同期変換回路
２で生成されたクロックとメモリ読出しクロックとの位
相を比較し、比較結果をスタッフ制御回路５およびタイ
ミング調整回路８に出力する。多重制御回路９はバッフ
ァメモリ３の出力とタイミング調整回路８の出力とを多
重化し、多重データ出力端子１０から出力する。また、
図２に示すように、多重データ入力端子２４は分離制御
回路１２に接続され、分離制御回路１２で分離されたデ
ータはバッファメモリ１７に出力され、またスタッフ制
御情報はタイミング調整回路１６に出力される。メモリ
書込みクロック生成回路１４は装置内基準クロック１３
よりクロックを生成し、デスタッフ制御回路１５に出力
する。デスタッフ制御回路１５はタイミング調整回路１
６の出力に応じてメモリ書込みクロックを制御し、バッ
ファメモリ１７および位相比較回路１８に出力する。位
相比較回路１８はＶＣＸＯ２０で生成されバッファメモ
リ１７に入力されるクロックとデスタッフ制御回路１５
の出力とを比較し、出力はローパスフィルタ１９を経て
ＶＣＸＯ２０に入力される。バッファメモリ１７の出力
データはインターフェイス回路２１を経てデータ出力端
子２２に接続される。
して説明する。図１および図２はこの実施例の構成を示
すブロック図である。図１に示すように、データ入力端
子１はインターフェイス回路１１および非同期同期変換
回路２を経てバッファメモリ３に接続される。分周回路
２５で生成されたクロックは非同期同期変換回路２を経
由してバッファメモリ３および位相比較回路４に接続さ
れる。メモリ読出しクロック生成回路６は装置内基準ク
ロック７よりクロックを生成してスタッフ制御回路５に
出力する。スタッフ制御回路５は位相比較回路４の出力
に応じてメモリ読出しクロックを制御し、バッファメモ
リ３へ出力する。位相比較回路４は非同期同期変換回路
２で生成されたクロックとメモリ読出しクロックとの位
相を比較し、比較結果をスタッフ制御回路５およびタイ
ミング調整回路８に出力する。多重制御回路９はバッフ
ァメモリ３の出力とタイミング調整回路８の出力とを多
重化し、多重データ出力端子１０から出力する。また、
図２に示すように、多重データ入力端子２４は分離制御
回路１２に接続され、分離制御回路１２で分離されたデ
ータはバッファメモリ１７に出力され、またスタッフ制
御情報はタイミング調整回路１６に出力される。メモリ
書込みクロック生成回路１４は装置内基準クロック１３
よりクロックを生成し、デスタッフ制御回路１５に出力
する。デスタッフ制御回路１５はタイミング調整回路１
６の出力に応じてメモリ書込みクロックを制御し、バッ
ファメモリ１７および位相比較回路１８に出力する。位
相比較回路１８はＶＣＸＯ２０で生成されバッファメモ
リ１７に入力されるクロックとデスタッフ制御回路１５
の出力とを比較し、出力はローパスフィルタ１９を経て
ＶＣＸＯ２０に入力される。バッファメモリ１７の出力
データはインターフェイス回路２１を経てデータ出力端
子２２に接続される。
【０００８】すなわち、この実施例は、図１に示すよう
に、入力される調歩式データを同期データに変換する変
換手段である非同期同期変換回路２と、この変換手段で
変換された同期データが装置内基準クロック１３に係わ
るクロックで書込まれるバッファメモリ３と、このバッ
ファメモリ３から読出したデータを多重化する多重制御
回路９とを備えた時分割多重化装置と、この時分割多重
化装置から到来するデータを蓄積し装置内基準クロック
１３に係わるクロックで読出すバッファメモリ１７を備
えた時分割分離化装置とで構成され、さらに、本発明の
特徴とする手段として、上記時分割多重化装置は、バッ
ファメモリ３の書き込みクロックと読出しクロックとの
位相差を検出する位相比較回路４と、この位相比較回路
４で検出された位相差に応じて単位区間内のＮ個の読出
しクロックの個数を（Ｎ＋ｎ）個とＮ個と（Ｎ−ｎ）個
（ｎは整数）の混在の配列とし、この配列を組替えるス
タッフ制御回路５と、このスタッフ制御回路５で組替え
られた配列に対応するスタッフ情報を生成するタイミン
グ調整回路８とを備え、多重制御回路９はバッファメモ
リ３から読出されたデータとこのスタッフ情報とを多重
化する手段を備え、上記時分割分離化装置は、到来する
データとスタッフ情報とを分離する分離制御回路１２
と、バッファメモリ１７への書込みクロックを上記分離
制御回路１２で分離されたスタッフ情報に応じて制御す
るデスタッフ制御回路１５と、スタッフ情報に応じて緩
やかに変化する読出しクロックを生成する読出しクロッ
ク生成手段である位相比較回路１８、ローパスフィルタ
１９および電圧制御発振器２０とを備える。
に、入力される調歩式データを同期データに変換する変
換手段である非同期同期変換回路２と、この変換手段で
変換された同期データが装置内基準クロック１３に係わ
るクロックで書込まれるバッファメモリ３と、このバッ
ファメモリ３から読出したデータを多重化する多重制御
回路９とを備えた時分割多重化装置と、この時分割多重
化装置から到来するデータを蓄積し装置内基準クロック
１３に係わるクロックで読出すバッファメモリ１７を備
えた時分割分離化装置とで構成され、さらに、本発明の
特徴とする手段として、上記時分割多重化装置は、バッ
ファメモリ３の書き込みクロックと読出しクロックとの
位相差を検出する位相比較回路４と、この位相比較回路
４で検出された位相差に応じて単位区間内のＮ個の読出
しクロックの個数を（Ｎ＋ｎ）個とＮ個と（Ｎ−ｎ）個
（ｎは整数）の混在の配列とし、この配列を組替えるス
タッフ制御回路５と、このスタッフ制御回路５で組替え
られた配列に対応するスタッフ情報を生成するタイミン
グ調整回路８とを備え、多重制御回路９はバッファメモ
リ３から読出されたデータとこのスタッフ情報とを多重
化する手段を備え、上記時分割分離化装置は、到来する
データとスタッフ情報とを分離する分離制御回路１２
と、バッファメモリ１７への書込みクロックを上記分離
制御回路１２で分離されたスタッフ情報に応じて制御す
るデスタッフ制御回路１５と、スタッフ情報に応じて緩
やかに変化する読出しクロックを生成する読出しクロッ
ク生成手段である位相比較回路１８、ローパスフィルタ
１９および電圧制御発振器２０とを備える。
【０００９】次に、この実施例の動作を説明する。図３
は送信側の動作を図４は受信側の動作を示す。データ入
力端子１に入力されたデータは非同期同期変換回路２
で入力データのスタートビット位置を基準として生成さ
れた同期クロックによりバッファメモリ３に書き込ま
れる。メモリ読出しクロック生成回路６の出力はスタ
ッフ制御回路５に加えられる。スタッフ制御回路５は単
位区間内Ｎ個（図中Ａ−Ｅ）のクロックをＮ＋１および
Ｎ−１個のように交互に制御し、バッファメモリ３に加
える。この制御されたクロックによりバッファメモリ
３からデータを読出し（）、多重制御回路９に入力す
る。ここで、非同期同期変換回路２が生成したクロック
と読出しクロックの周波数が等しい場合にＮ＋１お
よびＮ−１の交互繰り返しは規則正しく行われる。かり
に非同期同期変換回路２が生成したクロックの周波数
が読出しクロックの周波数よりわずかに高いとする
と、クロック１個分の位相差が生じたときに位相比較回
路４の出力がイネーブルになる。この情報を受けたス
タッフ制御回路５の出力はこの位相差を減少させる方向
に制御を行い、出力クロックのＮ＋１の状態を連続させ
る。（のａ、ｂ区間）この制御により位相差が減少
し、Ｎ＋１およびＮ−１の繰り返しが連続する。この後
にクロック１個分の位相差が生ずるごとにこの制御が行
われる。また単位区間内でのデータ個数Ｎ＋１またはＮ
−１を判別する情報（スタッフ情報）がタイミング調
整回路８で生成され、多重制御回路９に送られる。（図
３ではＮ＋１の場合は「１」、Ｎ−１の場合は「０」
としている）多重制御回路９ではバッファメモリ３から
読出したデータとタイミング調整回路８の出力とを多
重化処理し、の形式で多重データ出力端子１０に出力
する。非同期同期変換回路２で生成されたクロックの
周波数が読出しクロックの周波数よりわずかに低い場
合はＮ−１の状態が連続することになり、他は前記と同
様の処理が行われる。これにより、内部クロックと周
波数が異なる調歩式データを誤りなく多重処理できる。
は送信側の動作を図４は受信側の動作を示す。データ入
力端子１に入力されたデータは非同期同期変換回路２
で入力データのスタートビット位置を基準として生成さ
れた同期クロックによりバッファメモリ３に書き込ま
れる。メモリ読出しクロック生成回路６の出力はスタ
ッフ制御回路５に加えられる。スタッフ制御回路５は単
位区間内Ｎ個（図中Ａ−Ｅ）のクロックをＮ＋１および
Ｎ−１個のように交互に制御し、バッファメモリ３に加
える。この制御されたクロックによりバッファメモリ
３からデータを読出し（）、多重制御回路９に入力す
る。ここで、非同期同期変換回路２が生成したクロック
と読出しクロックの周波数が等しい場合にＮ＋１お
よびＮ−１の交互繰り返しは規則正しく行われる。かり
に非同期同期変換回路２が生成したクロックの周波数
が読出しクロックの周波数よりわずかに高いとする
と、クロック１個分の位相差が生じたときに位相比較回
路４の出力がイネーブルになる。この情報を受けたス
タッフ制御回路５の出力はこの位相差を減少させる方向
に制御を行い、出力クロックのＮ＋１の状態を連続させ
る。（のａ、ｂ区間）この制御により位相差が減少
し、Ｎ＋１およびＮ−１の繰り返しが連続する。この後
にクロック１個分の位相差が生ずるごとにこの制御が行
われる。また単位区間内でのデータ個数Ｎ＋１またはＮ
−１を判別する情報（スタッフ情報）がタイミング調
整回路８で生成され、多重制御回路９に送られる。（図
３ではＮ＋１の場合は「１」、Ｎ−１の場合は「０」
としている）多重制御回路９ではバッファメモリ３から
読出したデータとタイミング調整回路８の出力とを多
重化処理し、の形式で多重データ出力端子１０に出力
する。非同期同期変換回路２で生成されたクロックの
周波数が読出しクロックの周波数よりわずかに低い場
合はＮ−１の状態が連続することになり、他は前記と同
様の処理が行われる。これにより、内部クロックと周
波数が異なる調歩式データを誤りなく多重処理できる。
【００１０】次に受信側の動作について説明する。多重
データ入力端子２４から入力されたデータは分離制御回
路１２でデータ部分とスタッフ情報′とに分離され
る。メモリ書込みクロック生成回路１４で生成されたク
ロックはデスタッフ制御回路１５に入力される。デスタ
ッフ制御回路１５はタイミング調整回路１６を経たスタ
ッフ情報′に従いメモリ書込みクロックを制御し、制
御されたクロック′を生成する。このクロックにより
分離制御回路１２で分離されたデータはバッファメモ
リ１７に書き込まれる。バッファメモリ１７からデータ
を読出すクロックはＶＣＸＯ２０で生成される。位相比
較回路１８は制御された書込みクロック′と読出しク
ロック′との位相差を比較し、その結果をローパスフ
ィルタ１９を経てＶＣＸＯ２０に出力する。ＶＣＸＯ２
０は入力された位相差情報により制御された書込みクロ
ック′と読出しクロック′との位相差が最小となる
ように出力クロックの周波数または位相をゆるやかに変
化させる。この制御により入力データの周波数変化に追
従する形で出力データ′がインターフェイス回路２１
を経て出力端子２２から出力される。
データ入力端子２４から入力されたデータは分離制御回
路１２でデータ部分とスタッフ情報′とに分離され
る。メモリ書込みクロック生成回路１４で生成されたク
ロックはデスタッフ制御回路１５に入力される。デスタ
ッフ制御回路１５はタイミング調整回路１６を経たスタ
ッフ情報′に従いメモリ書込みクロックを制御し、制
御されたクロック′を生成する。このクロックにより
分離制御回路１２で分離されたデータはバッファメモ
リ１７に書き込まれる。バッファメモリ１７からデータ
を読出すクロックはＶＣＸＯ２０で生成される。位相比
較回路１８は制御された書込みクロック′と読出しク
ロック′との位相差を比較し、その結果をローパスフ
ィルタ１９を経てＶＣＸＯ２０に出力する。ＶＣＸＯ２
０は入力された位相差情報により制御された書込みクロ
ック′と読出しクロック′との位相差が最小となる
ように出力クロックの周波数または位相をゆるやかに変
化させる。この制御により入力データの周波数変化に追
従する形で出力データ′がインターフェイス回路２１
を経て出力端子２２から出力される。
【００１１】
【発明の効果】本発明は、以上説明したように、調歩式
データに非同期同期変換処理を施し、単位区間内Ｎ個の
データを多重化する場合にＮ＋ｎとＮとＮ−ｎの混在の
形態に変化させ、入力データの変動によりＮ＋ｎの連続
またはＮ−ｎの連続またはＮとＮ−ｎとＮ＋ｎの混在と
いう形式でスタッフ処理を行い、スタッフ情報をデータ
とともに時分割多重処理して対向局に伝送し、対向局で
受信したスタッフ情報およびＶＣＸＯを用いて時分割多
重されたデータを再生して端末装置に出力するので、調
歩式データを誤りなく時分割多重伝送できる効果があ
る。
データに非同期同期変換処理を施し、単位区間内Ｎ個の
データを多重化する場合にＮ＋ｎとＮとＮ−ｎの混在の
形態に変化させ、入力データの変動によりＮ＋ｎの連続
またはＮ−ｎの連続またはＮとＮ−ｎとＮ＋ｎの混在と
いう形式でスタッフ処理を行い、スタッフ情報をデータ
とともに時分割多重処理して対向局に伝送し、対向局で
受信したスタッフ情報およびＶＣＸＯを用いて時分割多
重されたデータを再生して端末装置に出力するので、調
歩式データを誤りなく時分割多重伝送できる効果があ
る。
【図１】本発明実施例の送信側の構成を示すブロック構
成図。
成図。
【図２】本発明実施例の受信側の構成を示すブロック構
成図。
成図。
【図３】本発明実施例の送信側の動作を示すタイムチャ
−ト。
−ト。
【図４】本発明実施例の受信側の動作を示すタイムチャ
−ト。
−ト。
１ データ入力端子 ２ 非同期同期変換回路 ３ バッファメモリ ４ 位相比較回路 ５ スタッフ制御回路 ６ メモリ読出しクロック生成回路 ７ 装置内基準クロック ８ タイミング調整回路 ９ 多重制御回路 １０ 多重データ出力端子 １１ インターフェイス回路 １２ 分離制御回路 １３ 装置内基準クロック １４ メモリ書込みクロック生成回路 １５ デスタッフ制御回路 １６ タイミング調整回路 １７ バッファメモリ １８ 位相比較回路 １９ ローパスフィルタ ２０ ＶＣＸＯ ２１ インターフェイス回路 ２２ データ出力端子 ２３ 装置内基準クロック ２４ 多重データ入力端子 ２５ 分周回路
Claims (1)
- 【特許請求の範囲】 【請求項１】 入力される調歩式データを同期データに
変換する変換手段である非同期同期変換回路と、この変
換手段で変換された同期データが装置内基準クロックに
係わるクロックで書込まれる第一バッファメモリと、こ
の第一バッファメモリから読出したデータを多重化する
多重制御回路とを備えた時分割多重化装置と、 この時分割多重化装置から到来するデータを蓄積し装置
内基準クロックに係わるクロックで読出す第二バッファ
メモリを備えた時分割分離化装置とで構成された調歩式
データ多重化方式において、 上記時分割多重化装置は、上記第一バッファメモリの書
込みクロックと読出しクロックとの位相差を検出する位
相比較回路と、この位相比較回路で検出された位相差に
応じて単位区間内のＮ個の読出しクロックの個数を（Ｎ
＋ｎ）個とＮ個と（Ｎ−ｎ）個（ｎは整数）の混在の配
列とし、この配列を組替えるスタッフ制御回路と、この
スタッフ制御回路で組替えられた配列に対応するスタッ
フ情報を生成するタイミング調整回路とを備え、 上記多重回路は上記第一バッファメモリから読出された
データとこのスタッフ情報とを多重化する手段を備え、 上記時分割分離化装置は、到来するデータとスタッフ情
報とを分離する分離制御回路と、上記第二バッファメモ
リへの書込みクロックを上記分離制御回路で分離された
スタッフ情報に応じて制御するデスタッフ制御回路と、
スタッフ情報に応じて緩やかに変化する読出しクロック
を生成する読出しクロック生成手段とを備えたことを特
徴とする調歩式データ多重化方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3184882A JPH0530068A (ja) | 1991-07-24 | 1991-07-24 | 調歩式データ多重化方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3184882A JPH0530068A (ja) | 1991-07-24 | 1991-07-24 | 調歩式データ多重化方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0530068A true JPH0530068A (ja) | 1993-02-05 |
Family
ID=16160968
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3184882A Pending JPH0530068A (ja) | 1991-07-24 | 1991-07-24 | 調歩式データ多重化方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0530068A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5640006A (en) * | 1993-10-12 | 1997-06-17 | The Nippon Signal Co., Ltd. | Control circuit for a fail-safe multi-axis light beam type sensor |
| JP2009290739A (ja) * | 2008-05-30 | 2009-12-10 | Ntt Electornics Corp | クロック偏差変化時の移動平均演算処理方法 |
| JP2014103621A (ja) * | 2012-11-22 | 2014-06-05 | Rib Laboratory Inc | 自動制御システム、接点情報収集分配装置および自動制御システムの子局 |
-
1991
- 1991-07-24 JP JP3184882A patent/JPH0530068A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5640006A (en) * | 1993-10-12 | 1997-06-17 | The Nippon Signal Co., Ltd. | Control circuit for a fail-safe multi-axis light beam type sensor |
| JP2009290739A (ja) * | 2008-05-30 | 2009-12-10 | Ntt Electornics Corp | クロック偏差変化時の移動平均演算処理方法 |
| JP2014103621A (ja) * | 2012-11-22 | 2014-06-05 | Rib Laboratory Inc | 自動制御システム、接点情報収集分配装置および自動制御システムの子局 |
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