JPH0993214A - 多チャネルデコーダデータの多重同期処理方式 - Google Patents

Abstract

(57)【要約】 【課題】 多チャネルデコーダデータの多重同期処理方
式に関し、多チャネルデータの同期取りを一括して行う
ようにすることを目的とする。 【解決手段】 バスインタフェース速度変換手段１１で
データバス上の多チャネルデータを１フレームずつ取り
込み、多重同期検出手段１２では、各チャネルに対して
フレームビット位置サーチおよびマルチフレーム内フレ
ーム位相の検出を時分割で行ってフレームおよびマルチ
フレーム同期を取り、同期の取れたチャネルデータをフ
レームアライメント手段１４にランダムに書き込む。書
き込み時のアドレスはチャネルアドレス発生手段１５に
よって発生された内部タイムスロットに同期したチャネ
ルアドレスと、マルチフレーム内フレームアドレス発生
手段１３より発生されたマルチフレーム内のフレーム位
相に対応するマルチフレーム内チャネルアドレスとによ
って指定される。フレームアライメントされたチャネル
データはシーケンシャルにチャネル対応の各デコーダに
出力される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は多チャネルデコーダ
データの多重同期処理方式に関し、特に複数の時分割多
重装置から受けた多チャネルデータに対して個々のチャ
ネルの同期検出を一括処理してチャネル毎の各デコーダ
に分配するようにした多重同期処理方式に関する。

【０００２】時分割多重装置では、加入者の音声信号を
コーダにて多重化し、そのときに各チャネルデータ各々
に、チャネルデータのコーダ情報の区切りを識別できる
同期ビットが入れられ、さらに多重化された多チャネル
データを送るときに回線インタフェースなどのユニット
において回線上での同期ビットが付加される。このよう
な多チャネルデータを複数のノードの時分割多重装置か
ら一括して受けて通信する時分割多重装置では、フレー
ム位相の異なる多チャネルマルチフレームデータを受け
ることになるので、同期ビットに基づいてチャネル毎に
同期を取って各チャネルデータに分解してからそれぞれ
接続相手の加入者に対応するデコーダにて音声信号に戻
す処理を行っている。

【０００３】

【従来の技術】図１２は従来の多チャネルデコーダデー
タの同期処理方式の構成を示すブロック図である。

【０００４】複数のノードの時分割多重装置からそれぞ
れの多チャネルデータを受けて個々の加入者へ接続する
ような時分割多重装置における従来の同期処理方式は、
データバス１に接続されたチャネル数分のバッファ２
ａ，・・・２ｎと、各バッファ２ａ，・・・２ｎに接続
されて各チャネルの同期を検出する同期検出回路３ａ，
・・・３ｎと、同期信号線４からバス基準信号を受けて
各バッファ２ａ，・・・２ｎでのチャネル毎のデータの
読み込みを制御する制御回路５とによって構成されてい
る。

【０００５】データバス１には、複数の時分割多重装置
からそれぞれ複数チャネル分含んだデータが装置間で互
いに同期が取れていない状態で時分割に送られており、
制御回路５はバス基準信号を基にして、各バッファ２
ａ，・・・２ｎに対しデータバス１上のデータをチャネ
ル別にそれぞれ取り込むように制御し、取り込まれた各
チャネルのデータはそれぞれ同期検出回路３ａ，・・・
３ｎに送られる。同期検出回路３ａ，・・・３ｎは送ら
れてきたデータからそれぞれフレームビットを検出し、
フレーム位相の合ったデータを個々のデコーダに送出す
るようにしている。

【０００６】

【発明が解決しようとする課題】しかし、従来の同期処
理方式では、個々の加入者チャネルに対してバスデータ
取り込み用のバッファおよび同期検出回路を複数チャネ
ル個々に対応させているため、チャネル数が増えるに連
れてこれらのハードウェアの規模も大きくなってしまう
という問題点があった。

【０００７】本発明はこのような点に鑑みてなされたも
のであり、多チャネルデータの同期取りを一括して行う
ようにして、ハードウェアの規模がチャネル数に依存し
ないような多重同期処理方式を提供することを目的とす
る。

【０００８】

【課題を解決するための手段】図１は上記目的を達成す
る本発明の原理を示すブロック構成図である。本発明の
多チャネルデコーダデータの多重同期処理方式は、バス
インタフェース速度変換手段１１と、多重同期検出手段
１２と、マルチフレーム内フレームアドレス発生手段１
３と、フレームアライメント手段１４と、チャネルアド
レス発生手段１５とから構成されている。

【０００９】バスインタフェース速度変換手段１１はデ
ータバスに接続されてバースト的に送られてくるバス上
の多チャネルデータをチャネルアドレス発生手段１５が
受けたバス基準信号に基づいてフレーム単位で取り込
み、取り込んだ多チャネルデータを一定速度で多重同期
検出手段１２へ出力する。多重同期検出手段１２では、
一定速度で出力された多チャネルデータに対してチャネ
ル毎にフレームビット位置を検出し、フレームビット位
置を検出したデータに対してマルチフレーム内フレーム
位相を検出する。フレームビット位置を検出すること
で、フレーム内のデータの並びが判り、マルチフレーム
内フレーム位相を検出することで、マルチフレームから
なるチャネルデータのマルチ内のフレームの並びが判
る。マルチフレーム内フレームアドレス発生手段１３は
多重同期検出手段１２でのマルチフレーム内フレーム位
相の検出に同期してマルチフレーム内フレームアドレス
を発生させる。フレームアライメント手段１４では、マ
ルチフレーム内フレームアドレス発生手段１３にて発生
されたマルチフレーム内フレームアドレスとチャネルア
ドレス発生手段１５にて発生されたチャネルアドレスと
によってアドレス指定された位置に、フレームビット位
置が検出された多チャネルデータをランダムに書き込ん
で各々のチャネルのマルチフレームデータをアライメン
トする。このフレームアライメント手段１４にてアライ
メントされた多チャネルデータはチャネル毎にシーケン
シャルに読み出されてそれぞれ対応するデコーダに出力
される。

【００１０】

【発明の実施の形態】以下、本発明の実施の形態を、１
６チャネルのデコーダデータを処理する時分割多重装置
に適用した場合を例にして説明する。

【００１１】図２は多チャネルデコーダデータの多重同
期処理方式の構成を示すブロック図である。図示の構成
によれば、本発明の多重同期処理方式は、データバス２
０上のバースト的な多チャネルデータを受けて各チャネ
ルの有効データを一定速度で取り出す、すなわち、バス
データの速度変換を行うバスインタフェース速度変換部
３０と、多チャネルデータをチャネル毎に時分割で同期
を取る多重同期検出部４０と、同期の取れた多チャネル
データがランダムに書き込まれるフレームアライナ部５
０と、多チャネルデータをフレームアライナ部５０に書
き込む際のチャネルアドレスを発生するチャネルアドレ
ス発生器６０およびマルチフレーム内フレームアドレス
発生器７０とから構成されている。

【００１２】バスインタフェース速度変換部３０は、デ
ータバス２０に接続されて複数のチャネルデータをフレ
ーム単位で交互に受ける２つのバッファ３１ａ，３１ｂ
と、これら２つのバッファ３１ａ，３１ｂから交互に各
チャネルの有効データを取り出して１６チャネルの１マ
ルチフレーム分のデータを再構成するシフトレジスタ３
２とを有している。２つのバッファ３１ａ，３１ｂは、
一方がデータバス２０からのデータの書き込みをしてい
る間に、他方がデータの読み出しを行うようにされ、こ
の切り換えはバス基準信号線２５からのサブレートフレ
ームパルス信号ＳＦＰおよびフレームパルス信号ＦＰを
受けるチャネルアドレス発生器６０より生成される制御
信号に基づいて行われる。

【００１３】多重同期検出部４０は、バスインタフェー
ス速度変換部３０から時分割に各チャネルに対するマル
チフレームデータを受けるシフトレジスタ４１と、この
シフトレジスタ４１のマルチフレームデータに対してフ
レームビット（以下、Ｆビットという）のサーチおよび
マルチフレーム内フレーム位相を検出するマルチフレー
ム内フレーム同期部４２とを有している。マルチフレー
ム内フレーム同期部４２はシフトレジスタ４１の所定ビ
ット位置のデータを検出し、その位置にＦビットが現れ
るまでシフトレジスタ４１に対して１ビットずつシフト
するようにしてサーチされたＦビットをサーチする指令
を出すとともに、そのサーチされたＦビットからマルチ
フレームの位相を検出する。

【００１４】チャネルアドレス発生器６０はサブレート
フレームパルス信号ＳＦＰおよびフレームパルス信号Ｆ
Ｐから内部タイムスロットに同期したチャネル（ｃｈ）
アドレスを発生し、マルチフレーム内フレームアドレス
発生器７０はＦビットの位置を基準として各々のチャネ
ルに対するマルチフレーム内フレームアドレスをチャネ
ル単位の時分割で発生し、フレームアライナ部５０で
は、これら２種類のアドレス（チャネルアドレスとマル
チフレーム内フレームアドレス）によってアドレス指定
された位置にシフトレジスタ４１からのデータをランダ
ムに書き込む。フレームアライナ部５０からの読み出し
は、各チャネルのデータがマルチフレームの先頭から順
番に読み出されて対応するチャネルのデコーダへ分配さ
れる。

【００１５】図３はバスインタフェース速度変換部の構
成例を示すブロック図である。バスインタフェース速度
変換部３０は、２つのバッファ３１ａ，３１ｂと、チャ
ネル数分、すなわち、１６個のシフトレジスタ３２ａ〜
３２ｐと、これらシフトレジスタ３２ａ〜３２ｐの書き
込み、読み出しを制御する制御回路３３とによって構成
されている。バッファ３１ａ，３１ｂの入力はデータバ
スに接続され、出力はシフトレジスタ３２ａ〜３２ｐの
入力に並列に接続されている。これらシフトレジスタ３
２ａ〜３２ｐの出力も並列に接続されてバスインタフェ
ース速度変換部３０のデータ出力を構成している。シフ
トレジスタ３２ａ〜３２ｐは好ましくはその出力がトラ
イステートタイプになっているものがよい。

【００１６】バッファ３１ａ，３１ｂは１フレーム分の
容量を有し、その制御入力にはアドレス発生器からのフ
レームパルス信号ＦＰに同期した制御信号を受けて、１
フレームパルスの間隔の周期で書き込みと読み出しとが
交互に切り換えられ、データバスからのデータを一方が
書き込んでいる間は他方が読み出すように制御され、デ
ータバスからのデータ読み込みを連続して行うようにし
ている。

【００１７】制御回路３３はシフトレジスタ３２ａ〜３
２ｐに対して、まず、バッファ３１ａまたは３１ｂから
出力するチャネル毎のデータの書き込みの制御と、バス
インタフェース速度変換部３０からデータを出力する際
に、出力を１つのシフトレジスタだけ有効とし残りのシ
フトレジスタは無効として１チャネル分のデータを出力
するようにする出力制御と、多重同期検出部４０からＦ
ビットサーチ結果のビットシフト量を表すビットシフト
信号ＢＳを受けて同期後にシフトレジスタ３２ａ〜３２
ｐが次のマルチフレームデータを受けるときの入力ビッ
ト位置をあらかじめビットシフト量だけシフトしておく
入力位置制御とを行う。

【００１８】ここで、バッファ３１ａ，３１ｂに書き込
まれるデータバス上のデータのデータ位相の一例につい
て説明する。図４はバス上のデータ位相を示すタイムチ
ャートである。

【００１９】図中、「ＳＦＰ」は多重同期処理方式が搭
載された時分割多重装置のサブレートフレームパルス信
号、「ＦＰ」はフレームパルス信号、「ＣＬＫ」はシス
テムクロック、「ＴＳ０〜ＴＳ５１１」は内部タイムス
ロットをそれぞれ示している。

【００２０】ここで、１タイムスロットに含まれる１チ
ャネル分のデータは８ビット構成になっており、そのう
ちの７番目および８番目のビット「Ｄ６」および「Ｄ
７」が有効データ「ｄ」である。フレームパルス信号Ｆ
Ｐは、５１２個のタイムスロットＴＳ０〜ＴＳ５１１毎
に入っており、この間に、１６チャネル（ｃｈ０〜ｃｈ
１５）分のデータが適当なタイムスロット内に入ってい
る。また、サブレートフレームパルス信号ＳＦＰは２０
個のフレームパルス信号ＦＰ０〜ＦＰ１９毎に入ってお
り、さらに４個のサブレートフレームパルス信号ＳＦＰ
０〜ＳＦＰ３で１６チャネル分の１フレームデータを構
成する。

【００２１】図５はバッファに書き込まれるデータの格
納フォーマットを示す図である。バスインタフェース速
度変換部３０のバッファ３１ａまたは３１ｂには、１フ
レーム分のデータが順次書き込まれていくが、図では、
横並びの１行分のデータ、たとえばＦＰ０で示した行の
１６チャネル分のデータがまず書き込まれ、次いで、Ｆ
Ｐ１で示した行のデータが書き込まれ、以下、ＦＰ２〜
ＦＰ１９で示した行のデータが書き込まれていく。そし
て、ＳＦＰ０のデータの書き込みが終了すると、ＳＦＰ
１のデータを書き込む。このようにして、ＳＦＰ３まで
のデータが書き込まれると、１６チャネルの１フレーム
分のデータがデータバスより読み込まれたことになる。
したがって、各バッファ３１ａまたは３１ｂは１２８０
バイトの容量が必要になる。

【００２２】各チャネルの有効データは「Ｄ６」および
「Ｄ７」の２ビットであるので、バッファ３１ｂまたは
３１ａから読み出されるときには、各チャネルの「Ｄ
６」および「Ｄ７」の２列のデータが各チャネルに対応
したシフトレジスタ３２ａ〜３２ｐにそれぞれ入力され
る。たとえば、チャネルｃｈ０の場合について見ると、
まず、ＳＦＰ０，ＦＰ０のＤ６，Ｄ７がシフトレジスタ
３２ａに入力され、次いで、ＳＦＰ０，ＦＰ１のＤ６，
Ｄ７、ＳＦＰ０，ＦＰ２のＤ６，Ｄ７、・・・、ＳＦＰ
０，ＦＰ１９のＤ６，Ｄ７、ＳＦＰ１，ＦＰ０のＤ６，
Ｄ７、ＳＦＰ１，ＦＰ１のＤ６，Ｄ７、・・・、ＳＦＰ
３，ＦＰ１９のＤ６，Ｄ７が順次シフトレジスタ３２ａ
に入力されることになる。各シフトレジスタ３２ａ〜３
２ｐは１フレーム分のデータを蓄積できる容量、すなわ
ち、１６０ビットのデータ容量を有しており、１フレー
ム分のデータが蓄積されると、チャネル毎に時分割に多
重同期検出部４０に出力される。

【００２３】図６は多重同期検出部の構成例を示すブロ
ック図である。多重同期検出部４０は、バスインタフェ
ース速度変換部３０の各シフトレジスタ３２ａ〜３２ｐ
からデータを受ける１６０ビットのシフトレジスタ４１
と、マルチフレームのＦビットのビットパターンを設定
・記憶しておくビットパターン記憶部４３と、シフトレ
ジスタ４１の所定ビット位置のデータとビットパターン
記憶部４３にあらかじめ設定されたビットパターンとを
比較する比較器４４と、入力がビットパターンのＰ０〜
Ｐ６と比較される比較器４４のデータ入力部に接続され
たバッファ４５と、バッファ４５の出力に接続されて複
数（１６チャネル分）のマルチフレームデータに渡って
送られてきたビットパターンを順次記憶するランダムア
クセスメモリ（ＲＡＭ）４６と、記憶されたビットパタ
ーンを読み出してビットパターンのＰ１〜Ｐ７と比較さ
れる比較器４４のデータ入力部に入力するフリップフロ
ップ（ＦＦ）４７と、比較器４４の出力に接続されてシ
フトレジスタ４１のデータのビットシフト制御を行うシ
フト制御回路４８とを有している。比較器４４の出力
は、また、マルチフレーム内フレームアドレス発生器７
０へ接続されている。シフト制御回路４８の出力は、ま
た、バスインタフェース速度変換部３０の制御回路３３
にも接続され、ビットシフト量を表すビットシフト信号
ＢＳを出力するようにしている。ランダムアクセスメモ
リ４６は、チャネルアドレス発生器６０からチャネルア
ドレスを受けるよう接続され、チャネルに対応するバッ
ファ４５からのビットパターンの記憶／読み出しを行う
ことができるようにしている。

【００２４】多重同期検出部４０は、さらに、別の任意
のビットパターンを少なくとも１つ設定することができ
るビットパターン記憶部４３ａと、比較器４４へ入力さ
れるビットパターンをビットパターン記憶部４３のビッ
トパターンとするかビットパターン記憶部４３ａのビッ
トパターンとするかを切り換えるセレクタ４９とを有
し、必要に応じてビットパターンを切り換えることによ
り複数のビットパターンに対応することができるように
している。

【００２５】この多重同期検出部４０における作用を以
下の図７および図８を参照して説明する。図７はビット
位置サーチ前後のフレームのビットアライメント例を示
す図であり、図８はマルチフレーム内フレーム同期時の
マルチフレーム構成を示す図である。

【００２６】これらの図において、チャネル毎に示した
１６０ビットの各データは、シフトレジスタ４１が各シ
フトレジスタ３２ａ〜３２ｐから受けたデータであり、
フレームアライメント基準としては、この例では、０番
から始まる１５０番のビット位置をＦビットの位置とし
ており、このＦビットの位置にチャネル毎にマルチフレ
ームの位相を表すＰ０〜Ｐ７のビットがこの順番で入れ
られて送られてくる。しかし、複数の異なった時分割多
重装置からのデータは、１フレーム内のＦビットの位置
はもとより、各チャネルのマルチフレーム内フレーム位
相も揃っていない状態で受けているので、シフトレジス
タ４１の内容は、たとえば図７にＦビット位置サーチ前
として示したように、Ｆビットの位置およびマルチフレ
ーム内のフレーム位相がばらばらになっている。

【００２７】このようなデータのＦビットの位置および
マルチフレーム内のフレーム位相を同期させるには、ま
ず、シフトレジスタ４１のＦビットの位置としてあらか
じめ定められた位置（１５０の位置）のビットを読み出
すようにしている。このビットは、比較器４４のビット
パターンＰ０と比較される入力に入力されるとともに、
バッファ４５を介してランダムアクセスメモリ４６にチ
ャネル毎に格納される。格納されたそのビットはフリッ
プフロップ４７にてラッチされて１マルチフレーム後の
ビットパターンＰ１と比較される比較器４４の入力に入
力される。このビットはさらに、バッファ４５を介して
ランダムアクセスメモリ４６に格納され、フリップフロ
ップ４７を介してさらに１フレーム後のビットパターン
Ｐ１と比較される比較器４４の入力に入力されるように
して、最後には、ビットパターンＰ６との比較入力への
ビットが次のフレームのデータが来たときにビットパタ
ーンＰ７との比較入力に入力されるようにしている。

【００２８】このようにして、同一チャネルのフレーム
データが順次入力されてきたときに、Ｆビットの位置の
過去７ビットがランダムアクセスメモリ４６に記憶され
ているので、この７ビットは新たに入力されたマルチフ
レームデータのＦビットの位置のビットとともに比較器
４４にて、ビットパターン記憶部４３に設定されたビッ
トパターンＰ０〜Ｐ７と比較される。

【００２９】ここで、Ｆビットの位置のビットがビット
パターンＰ０〜Ｐ７と一致すれば、シフトレジスタ４１
に入っているデータは、図７のフレームアライメント基
準として示したビットアライメントになっているので、
比較器４４はマルチフレーム内フレームアドレス発生器
７０へビットパターンＰ０のデータであることを通知
し、データをフレームアライナ部５０に書き込む際の最
初の１フレーム目であることを示すマルチフレーム内フ
レームアドレスを発生させるようにする。

【００３０】通常は、Ｆビットの位置のビットがビット
パターンＰ０〜Ｐ７と一致することはないので、次のマ
ルチフレームのデータ入力で比較を行う。このようにマ
ルチフレーム内フレームのデータを順次入力して比較す
るが、Ｆビットの位置にＦビットがなければ永久に一致
しないので、この不一致の回数が所定数越えたとき、た
とえばマルチフレームのデータ入力が２回りしたとき
に、シフト制御回路４８がビットシフト信号を出力し、
シフトレジスタ４１を１ビットシフトさせるようにし
て、ビットパターンＰ０〜Ｐ７の比較をする。そして、
この１ビットシフトおよびビットパターン比較は、シフ
トレジスタ４１のＦビットの位置のビットがビットパタ
ーンＰ０〜Ｐ７と一致するまで繰り返し行われる。この
ようにして、Ｆビット位置のサーチを行い、ビットパタ
ーンＰ０〜Ｐ７との一致が得られると、そのチャネルの
フレームデータのＦビットが検出されたと同時にシフト
レジスタ４１のデータはそのチャネルのビットパターン
Ｐ０を含む０番目のマルチフレームのデータであるとい
うことになる。

【００３１】Ｆビット位置のサーチが終了してＦビット
が所定の位置までシフトされると、各チャネルは図７に
てＦビットサーチ後として示したようになる。同時に、
マルチフレーム位相も同期されることになるが、チャネ
ル相互のマルチフレーム位相は送信される時分割多重装
置が異なれば、各々サブレート位相が異なるため、マル
チフレーム位相は同じにはならないので、図８に例示し
たように、たとえばフレームアライメント基準の場合の
データは、Ｐ０に対応してあるマルチフレームの＃０の
位置とすると、チャネル０ではＰ６に対応して別のマル
チフレームの＃６、チャネル１ではＰ１に対応してさら
に別のマルチフレームの＃１、チャネル１５ではＰ３に
対応して別のマルチフレームの＃３の位置となってい
る。

【００３２】図９はマルチフレーム内フレームアドレス
発生器の構成例を示すブロック図である。マルチフレー
ム内フレームアドレス発生器７０は、比較器４４からビ
ットパターンが一致した時（すなわち、この時は、マル
チフレーム内の＃０番目のフレームが来た時）の一致パ
ルスを受けることによってマルチフレームアドレスが０
クリアされる（すなわち、マルチフレームアドレス＃０
指定する）＋１インクリメータ７１と、この＋１インク
リメータ７１の出力をラッチしてフレームアライナ部５
０にマルチフレームアドレスを指定するフリップフロッ
プ７２と、このフリップフロップ７２の出力を取り出す
バッファ７３と、バッファの７３出力を格納して、次の
同一チャネルのデータ入力時に前回のマルチフレームア
ドレスを＋１インクリメータ７１に与えるランダムアク
セスメモリ（ＲＡＭ）７４とから構成されている。な
お、フレームアライナ部５０のマルチフレームアドレス
入力およびチャネルアドレス入力に設けられたセレクタ
５１，５２はフレームアライナ部５０にデータを書き込
むときのアドレスとフレームアライナ部５０からデータ
を読み出すときのアドレスとを切り換えるためのもので
ある。

【００３３】＋１インクリメータ７１は、多重同期検出
部４０の比較器４４から一致パルスを受けると（すなわ
ち、この時は、マルチフレーム内の＃０番目のフレーム
が来た時）、マルチフレームアドレスは０クリアされ、
フリップフロップ７２およびセレクタ５１を介してフレ
ームアライナ部５０のマルチフレームアドレス入力に与
えられる。これにより、フレームアライナ部５０はマル
チフレームアドレス「＃０」が指定されたことになる。
このとき、チャネルアドレス発生器６０からはセレクタ
５２を介してフレームアライナ部５０のチャネルアドレ
ス入力にチャネルアドレスが与えられるので、シフトレ
ジスタ４１からのデータはこれらのアドレスによって指
定されたフレームアライナ部５０の書き込み位置に書き
込まれる。

【００３４】このときのマルチフレームアドレスはバッ
ファ７３を介してランダムアクセスメモリ７４にチャネ
ル毎に格納される。格納されたマルチフレームアドレス
は次に同じチャネルのマルチフレームデータが多重同期
検出部４０のシフトレジスタ４１にあるときに、チャネ
ルアドレス発生器６０からのチャネルアドレスに同期し
て出力され、＋１インクリメータ７１に入力される。＋
１インクリメータ７１では、入力されたマルチフレーム
アドレスは１だけインクリメントされ、新しいマルチフ
レームアドレスとしてマルチフレームアドレス＃１がフ
レームアライナ部５０に与えられる。このようにして、
マルチフレーム内フレームアドレス発生器７０は、最
初、比較器４４から一致パルスによって０クリアされて
マルチフレームアドレス＃０を出力した後は、順次、１
ずつインクリメントされたマルチフレームアドレス＃２
〜＃７を出力する。

【００３５】図１０はフレームアライナ部の構成を示す
図である。フレームアライナ部５０はたとえば１６チャ
ネル分のデータを各々１マルチフレーム分記憶すること
ができるランダムアクセスメモリによって構成される。
多重同期検出部４０のシフトレジスタ４１からのデータ
を書き込むときには、マルチフレーム内フレームアドレ
ス発生器７０によって＃０から＃７までのマルチフレー
ム内フレームアドレスが指定され、チャネルアドレス発
生器６０によってｃｈ０からｃｈ１５までのチャネルア
ドレスが指定されることになり、これらのアドレスによ
って指定されたメモリ位置にランダムにデータが書き込
まれる。たとえば、ｃｈ０および＃０の場合には、チャ
ネルデータの有効データビット位置である「Ｄ１４」お
よび「Ｄ１３」の位置に１６０ビット分のデータが書き
込まれる。

【００３６】フレームアライナ部５０へのデータの書き
込みのときにはチャネル毎にランダムに書き込まれる
が、このフレームアライナ部５０から読み出されるとき
には、各チャネルデータはこのフレームアライナ部５０
にて整列された状態で記憶されているので、チャネル毎
にデータの先頭から順番に読み出され、対応するデコー
ダに出力される。

【００３７】図１１はフレームアライナ出力フォーマッ
トを示すタイムチャートである。この図において、「Ｎ
ＳＦＰ」はフレームアライナ部５０からデータを出力処
理するときのサブレートフレームパルス信号、「ＮＦ
Ｐ」はフレームパルス信号、「ＮＣＬＫ」はシステムク
ロックを示している。このデータフォーマットは、低ビ
ットレートコーデックの入力仕様に合うように制御され
ている。

【００３８】ここで、フレームアライナ部５０からデー
タを出力するときには、まず、図１０の＃０の横並びの
１行目のデータが読み出され、以下、２行目、３行目、
・・・とシーケンシャルに読み出される。そして、＃０
の最終行のデータにて、ｃｈ１５の最後の２ビットを含
むデータが読み出されると、次に、＃１のｃｈ０から始
まる１行目のデータが読み出され、以下、同様にして２
行目、３行目と読み出されていく。このようにして、＃
７の最終行まで読み出されていく。これによって、同期
の取れた多チャネルのマルチフレーム化されたデコーダ
データが取り出される。

【００３９】

【発明の効果】以上説明したように本発明では、バスイ
ンタフェース速度変換手段で多チャネルデータの有効デ
ータのみを抽出し、多重同期検出手段では、内部タイム
スロットに同期したチャネルアドレスを利用し、個々の
チャネルについてＦビット位置サーチおよびマルチフレ
ーム内のフレーム位相の検出を時分割で行い、マルチフ
レーム内のフレーム位相の検出されたチャネルデータを
フレームアライメント手段にランダムに書き込むように
構成した。このため、多チャネルデータの同期を１つの
ハードウェアで一括して取ることが可能となり、各チャ
ネルの同期を取るためのハードウェアの規模を削減する
ことができる。

【図面の簡単な説明】

【図１】本発明の原理を示すブロック構成図である。

【図２】多チャネルデコーダデータの多重同期処理方式
の構成を示すブロック図である。

【図３】バスインタフェース速度変換部の構成例を示す
ブロック図である。

【図４】バス上のデータ位相を示すタイムチャートであ
る。

【図５】バッファに書き込まれるデータの格納フォーマ
ットを示す図である。

【図６】多重同期検出部の構成例を示すブロック図であ
る。

【図７】Ｆビット位置サーチ前後のフレームのビットア
ライメント例を示す図である。

【図８】マルチフレーム内フレーム同期時のマルチフレ
ーム構成を示す図である。

【図９】マルチフレーム内フレームアドレス発生器の構
成例を示すブロック図である。

【図１０】フレームアライナ部の構成を示す図である。

【図１１】フレームアライナ出力フォーマットを示すタ
イムチャートである。

【図１２】従来の多チャネルデコーダデータの同期処理
方式の構成を示すブロック図である。

【符号の説明】

１１ バスインタフェース速度変換手段 １２ 多重同期検出手段 １３ マルチフレーム内フレームアドレス発生手段 １４ フレームアライメント手段 １５ チャネルアドレス発生手段

Claims (5)

【特許請求の範囲】
1. 【請求項１】 低ビットレートの多チャネルデータをチ
   ャネル毎の同期検出を行ってデコーダに出力する多チャ
   ネルデコーダデータの多重同期処理方式において、 フレーム同期信号を受けてフレームアドレスおよび内部
   タイムスロットに同期したチャネルアドレスを発生する
   アドレス発生手段と、 バースト的に送られてくるバス上の多チャネルデータを
   前記フレームアドレスによりフレーム単位で取り込み、
   取り込んだ多チャネルデータを一定速度で出力するバス
   インタフェース速度変換手段と、 一定速度で出力された多チャネルデータに対してチャネ
   ル毎にフレームビット位置およびマルチフレーム内のフ
   レーム位相を時分割で検出する多重同期検出手段と、 前記多重同期検出手段でのマルチフレーム内のフレーム
   位相の検出に同期してマルチフレーム内フレームアドレ
   スを発生させるマルチフレーム内フレームアドレス発生
   手段と、 前記マルチフレーム内フレームアドレスおよびチャネル
   アドレスによって指定された位置にフレームビット位置
   が検出されたチャネルのマルチフレームデータを書き込
   んでアライメントするフレームアライメント手段と、 を備えていることを特徴とする多チャネルデコーダデー
   タの多重同期処理方式。
2. 【請求項２】 前記バスインタフェース速度変換手段
   は、それぞれ１フレーム分の容量を有し多チャネルデー
   タの読み込みと読み出しとを前記アドレス発生手段から
   のフレームアドレスに基づいて交互に行う２つのバッフ
   ァと、前記バッファから読み出された多チャネルデータ
   から該当するチャネルのデータをラッチするチャネル数
   分のシフトレジスタとを有することを特徴とする請求項
   １記載の多チャネルデコーダデータの多重同期処理方
   式。
3. 【請求項３】 前記多重同期検出手段は、前記バスイン
   タフェース速度変換手段から１チャネル分のフレームデ
   ータを受けるシフトレジスタと、該シフトレジスタのフ
   レームビット位置に対応する所定位置のビットとあらか
   じめ定めたフレームビットパターンのビットとを比較す
   る比較器と、前記所定位置のビットがフレームビットパ
   ターンのビットと不一致の場合に前記シフトレジスタの
   フレームデータを１ビットずつシフトさせるシフト制御
   部とを有することを特徴とする請求項１記載の多チャネ
   ルデコーダデータの多重同期処理方式。
4. 【請求項４】 前記多重同期検出手段は、各チャネルの
   マルチフレーム内フレーム毎に前記所定位置におけるフ
   レームビットを順次格納し、格納されているフレームビ
   ットのビットパターンが前記比較器にて前記あらかじめ
   定めたフレームビットパターンと比較されてこれらが一
   致したときにマルチフレーム位相の規定番数とするよう
   にしたメモリをさらに有することを特徴とする請求項３
   記載の多チャネルデコーダデータの多重同期処理方式。
5. 【請求項５】 前記多重同期検出手段は、マルチフレー
   ム内フレームビットパターンを任意に設定・記憶するこ
   とができるパターン設定部と、前記あらかじめ定めたマ
   ルチフレーム内フレームビットパターンと前記パターン
   設定部によるフレームビットパターンとを切り換える切
   換部とをさらに有することを特徴とする請求項１記載の
   多チャネルデコーダデータの多重同期処理方式。