JPS59131236A - 時分割多重装置に対する同期装置 - Google Patents
時分割多重装置に対する同期装置Info
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- JPS59131236A JPS59131236A JP58235256A JP23525683A JPS59131236A JP S59131236 A JPS59131236 A JP S59131236A JP 58235256 A JP58235256 A JP 58235256A JP 23525683 A JP23525683 A JP 23525683A JP S59131236 A JPS59131236 A JP S59131236A
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0635—Clock or time synchronisation in a network
- H04J3/0685—Clock or time synchronisation in a node; Intranode synchronisation
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- H04J3/00—Time-division multiplex systems
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- H04J3/0602—Systems characterised by the synchronising information used
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- H04J3/0608—Detectors therefor, e.g. correlators, state machines
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Small-Scale Networks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、直並列変換装置として受信シフトレジスタを
有し該シフトレノスタの入力側へ時分割多重信号が加え
ら几るようにし、さらにフレーム識別語−識別回路およ
び同期回路を有する時分割多重装置に対する同期装置に
関する。
有し該シフトレノスタの入力側へ時分割多重信号が加え
ら几るようにし、さらにフレーム識別語−識別回路およ
び同期回路を有する時分割多重装置に対する同期装置に
関する。
高速時分割多重装置は、例えば５６．５ Ｍビット／秒
の伝送速度を有する。この速度の場合は著しく高速のス
イッチング論理回路を用いる必要がある。そｎに応じて
電流消費も高くなる。
の伝送速度を有する。この速度の場合は著しく高速のス
イッチング論理回路を用いる必要がある。そｎに応じて
電流消費も高くなる。
１イツ連邦共和国特許出願公報第２８１４０００には、
高速の電力消費の高い回路部分ができるだけ少な（さｎ
ている、同期装置を有するデマルチプレクサ装置が示さ
肚ている。
高速の電力消費の高い回路部分ができるだけ少な（さｎ
ている、同期装置を有するデマルチプレクサ装置が示さ
肚ている。
しかしさらに高速な時分割多重装置に対しては電力消費
の高い論理回路部分が一層多くなり、十分高速な複雑な
論理スイッチング回路が実施で負な（・かまたは実施が
困難である。
の高い論理回路部分が一層多くなり、十分高速な複雑な
論理スイッチング回路が実施で負な（・かまたは実施が
困難である。
そｎ数本発明の課題は、高速でかつ電力消費の高い論理
回路を有する回路部分ができるだけ少なくさ扛ている、
時分割多重装置に対する同期装置を提供することである
。
回路を有する回路部分ができるだけ少なくさ扛ている、
時分割多重装置に対する同期装置を提供することである
。
この課題は本発明により次のようにして解決さ几ている
。即ち４つの位相位置を有し、かつに−生ビットで１つ
のフレーム識別語ないし同゛期語が形成さ几ている場合
、受信シフトレジスタが４個のフリップフロップを有し
、また、２つのフリップフロップ群を有する配属装置を
設け、前記フリップフロップ群の第１群はΦつのフリッ
プフロップを含んでおり、こ扛らのディ、フタル信号入
力側を受信シフトレジスタのフリップフロップの出力側
と接続し、さらに第２のフリップフロップ群は３つのフ
リップフロップを含んでおり、こｎらのデイノタル信号
入力側を第１のフリップフロップ群の第１〜第３のフリ
ップフロップの出力側と接続し、さらに第１および第２
フリツゾフロツプ群のうち、第１のフリップフロップの
出力側ｌを第４のマルチプレクサの第１の入力側に接続
し、第２のフリップ７０ツブの出力側を第４のマルチプ
レクサの第２の入力１１１１と第３のマルチプレクサの
第１の入力側とに接続し、第３のフリップフロップの出
力側を第４のマルチプレクサの第３の入力側と第３のマ
ルチプレクサの第２の入力側１．！：第２のマルチプレ
クサの第１の入力側とに接続し、さらに第４のフリップ
フロップの出力イ則を第４のマルチプレクサの第４の入
力側と第３のマルチプレクサの第３の入力側と第２のマ
ルチプレクサの第２の入力側と第１のマルチゾレク゛す
の第１の入力側とに接続し、第５のフリップフロツノの
出力側は第３のマルチプレクサの第４の入力側と第２の
マルチプレクサの第３の入力１１！＋１と第１のマルチ
プレクサの第２の入力側とに接続し、第６のフリップフ
ロップの出力ＩＩＩは第２のマルチプレクサの第４の入
力側と第１のマルチプレクサの第３の入力側とに接続し
、第７のフリップフロップの出力側ｊは第１のマルチプ
レクサの第４の入力側に接続して、マルチプレクサの入
力端に４つの位相位置に相応するΦつのビット組み合せ
が加わるようにし、また分周比手＝１の分周器を設け、
該分周器の入力側に受信シフトレジスタ同様に受信クロ
ノクメξルスを供給し、旧つ該分周器の出力側は第１お
よび第２７リツプフロソゾ群のクロック入力側と接続し
、また別の２つのフリップフロップを含む分周比４：１
の第２の分周器を設け、該第２の分周器のフリップフロ
ップの出力側をマルチプレクサの２つのアルレス入力（
１４１１に接続し、マルチプレクサの出力側を牛つの各
々に個のフリップフロップを有するシフトレジスタのデ
ィジタル信号入力（１１１１に接続し、前記４つのシフ
トレジスタの出力側をフレーム識別語−識別回路の入力
側と接続し、該フレーム識別語−識別回路の出力側を同
期回路と接続し、該同期回路が１つの出力側な介して同
期・ｅλスを配属装置の第２の分周器のクロック入力側
に供給するようにする。
。即ち４つの位相位置を有し、かつに−生ビットで１つ
のフレーム識別語ないし同゛期語が形成さ几ている場合
、受信シフトレジスタが４個のフリップフロップを有し
、また、２つのフリップフロップ群を有する配属装置を
設け、前記フリップフロップ群の第１群はΦつのフリッ
プフロップを含んでおり、こ扛らのディ、フタル信号入
力側を受信シフトレジスタのフリップフロップの出力側
と接続し、さらに第２のフリップフロップ群は３つのフ
リップフロップを含んでおり、こｎらのデイノタル信号
入力側を第１のフリップフロップ群の第１〜第３のフリ
ップフロップの出力側と接続し、さらに第１および第２
フリツゾフロツプ群のうち、第１のフリップフロップの
出力側ｌを第４のマルチプレクサの第１の入力側に接続
し、第２のフリップ７０ツブの出力側を第４のマルチプ
レクサの第２の入力１１１１と第３のマルチプレクサの
第１の入力側とに接続し、第３のフリップフロップの出
力側を第４のマルチプレクサの第３の入力側と第３のマ
ルチプレクサの第２の入力側１．！：第２のマルチプレ
クサの第１の入力側とに接続し、さらに第４のフリップ
フロップの出力イ則を第４のマルチプレクサの第４の入
力側と第３のマルチプレクサの第３の入力側と第２のマ
ルチプレクサの第２の入力側と第１のマルチゾレク゛す
の第１の入力側とに接続し、第５のフリップフロツノの
出力側は第３のマルチプレクサの第４の入力側と第２の
マルチプレクサの第３の入力１１！＋１と第１のマルチ
プレクサの第２の入力側とに接続し、第６のフリップフ
ロップの出力ＩＩＩは第２のマルチプレクサの第４の入
力側と第１のマルチプレクサの第３の入力側とに接続し
、第７のフリップフロップの出力側ｊは第１のマルチプ
レクサの第４の入力側に接続して、マルチプレクサの入
力端に４つの位相位置に相応するΦつのビット組み合せ
が加わるようにし、また分周比手＝１の分周器を設け、
該分周器の入力側に受信シフトレジスタ同様に受信クロ
ノクメξルスを供給し、旧つ該分周器の出力側は第１お
よび第２７リツプフロソゾ群のクロック入力側と接続し
、また別の２つのフリップフロップを含む分周比４：１
の第２の分周器を設け、該第２の分周器のフリップフロ
ップの出力側をマルチプレクサの２つのアルレス入力（
１４１１に接続し、マルチプレクサの出力側を牛つの各
々に個のフリップフロップを有するシフトレジスタのデ
ィジタル信号入力（１１１１に接続し、前記４つのシフ
トレジスタの出力側をフレーム識別語−識別回路の入力
側と接続し、該フレーム識別語−識別回路の出力側を同
期回路と接続し、該同期回路が１つの出力側な介して同
期・ｅλスを配属装置の第２の分周器のクロック入力側
に供給するようにする。
この同期装置は、受信シフトレジスタだけが最も高いク
ロック・ξルス速度で動作さ几るにすぎないという利点
を有する。受信シフトレジスタの個数は、フレーム識別
語のビットの位相数に相応する。１つまたは２つのフリ
ップフロップを除いて同期回路全体が、３ＡＭ低減され
Ｔこクロック・ξルス周波数で動作する。
ロック・ξルス速度で動作さ几るにすぎないという利点
を有する。受信シフトレジスタの個数は、フレーム識別
語のビットの位相数に相応する。１つまたは２つのフリ
ップフロップを除いて同期回路全体が、３ＡＭ低減され
Ｔこクロック・ξルス周波数で動作する。
さらに本発明による配属装置の構成により、系の同期の
クロック・ξルスが不変に保た扛ると云う利点を有する
。同期過程の場合にその都度１つの別のビットの組み合
わせが４つのンフ）・レジスタに加えら几ひいてはフレ
ーム識別語−識別回路が通し接続さする。
クロック・ξルスが不変に保た扛ると云う利点を有する
。同期過程の場合にその都度１つの別のビットの組み合
わせが４つのンフ）・レジスタに加えら几ひいてはフレ
ーム識別語−識別回路が通し接続さする。
次に本発明の実施例につき図面を用いて説明する。
第１図には４つのチャネルを有する時分割多重信号に対
する同期装置が示さｆている。時分割多重信号ＺＳは入
力側ＥＹ介して線路端局装置ＬＥに達する。線路端局装
置ＬＥは、受信した時分割多重信号ＺＳから受信クロッ
ク・ξルス１” Ｅを再生する歩進同期装置を有する。
する同期装置が示さｆている。時分割多重信号ＺＳは入
力側ＥＹ介して線路端局装置ＬＥに達する。線路端局装
置ＬＥは、受信した時分割多重信号ＺＳから受信クロッ
ク・ξルス１” Ｅを再生する歩進同期装置を有する。
線路端局装置はさらに符号変換器も有することができる
が、こ几は本発明に対して重要ではない。
が、こ几は本発明に対して重要ではない。
線路端局装置において再生さｆろ受信クロック・ξルス
ＴＥ、およびデジタル時分割多重信号ＺＳは、直並列変
換装置として動作する、４つのフリップフロップＫｌ−
に４を有する受信／フトレジスタＳＰＵ／＼導びかれる
。４つのフリップフロップに１〜に４の出力Ｔｌｌ＋は
配属装置ＺＯの４つの人力１１１１ Ｅ Ｚ ｌ〜Ｅ
Ｚ牛と接続さｎている。そのため／フトレジスタの第１
フリソゾフロノゾに１の出力（ｉｌｌは人力イ則ＥＺＩ
と接続さｎ１最後のフリップフロップに４の出力側は入
力（ｆｉｌｌ ＥＺ４と接続されて（・ろ。受信クロッ
ク・ξルスＴＥは、配属装置の入力（ｔｉｌｌ Ｅ Ｔ
へも導びかｎる。
ＴＥ、およびデジタル時分割多重信号ＺＳは、直並列変
換装置として動作する、４つのフリップフロップＫｌ−
に４を有する受信／フトレジスタＳＰＵ／＼導びかれる
。４つのフリップフロップに１〜に４の出力Ｔｌｌ＋は
配属装置ＺＯの４つの人力１１１１ Ｅ Ｚ ｌ〜Ｅ
Ｚ牛と接続さｎている。そのため／フトレジスタの第１
フリソゾフロノゾに１の出力（ｉｌｌは人力イ則ＥＺＩ
と接続さｎ１最後のフリップフロップに４の出力側は入
力（ｆｉｌｌ ＥＺ４と接続されて（・ろ。受信クロッ
ク・ξルスＴＥは、配属装置の入力（ｔｉｌｌ Ｅ Ｔ
へも導びかｎる。
配属装置ＺＯの４つの出力側ＡＺＩ〜Ａ２４は、そｎぞ
ｆ１３つのフリップフロップを有する４つのシフトレジ
スタＳＲＩ〜ＳＲ４のデジタル信号入力側ＥＳＩ〜ＥＳ
４と、接続さｆている。
ｆ１３つのフリップフロップを有する４つのシフトレジ
スタＳＲＩ〜ＳＲ４のデジタル信号入力側ＥＳＩ〜ＥＳ
４と、接続さｆている。
シフトレジスタ５ＲＩ−８Ｒ４の出力側ＡＳＩ〜ＡＳ４
１１．４つのチャネルユニットＫＥ１〜ＫＥ４の入力側
へ導びかｎている。この４つのチャネルユニットの出力
イ則は、ＡＫＩ−ＡＫ４で示さｎている。ソフトレノス
タＳＲＩ〜ＳＲ牛のフリップフロップの出力側は、フレ
ーム識別語−識別回路ＲＷＥへ導びかｆる。この出力（
１１１１は、フレーム識別語に応じて、シフトレジスタ
のフリップフロップの非反転出力側または反転出力側と
することができろ。フレーム識別語−識別回路ＲＷＥは
ゲート回路、簡単な場合はＡＮＤ−ゲートまたはＯＲ−
ゲート、を有する。
１１．４つのチャネルユニットＫＥ１〜ＫＥ４の入力側
へ導びかｎている。この４つのチャネルユニットの出力
イ則は、ＡＫＩ−ＡＫ４で示さｎている。ソフトレノス
タＳＲＩ〜ＳＲ牛のフリップフロップの出力側は、フレ
ーム識別語−識別回路ＲＷＥへ導びかｆる。この出力（
１１１１は、フレーム識別語に応じて、シフトレジスタ
のフリップフロップの非反転出力側または反転出力側と
することができろ。フレーム識別語−識別回路ＲＷＥは
ゲート回路、簡単な場合はＡＮＤ−ゲートまたはＯＲ−
ゲート、を有する。
フレーム識別語−識別回路の出力側は、同期回路ＳＹＮ
の入力側へ導びかｆて℃・る。同期回路の第１出力側は
クロックツξルス供ｉ装ｆ！Ｔ Ｖの第１入力倶ｊと接
続さ几ている。同期回路の第２出力側は、配属装置ＺＯ
の同期入力側ＥＳと接続さｎている。配属装置のクロッ
ク・ξルス出力側ＡＴは、シフトレジスタＳ Ｒ１−’
Ｓ Ｒ４の４つのクロックツξルス入力側およびチャネ
ルユニッ）ＫＥＩ−ＫＥ４のクロックツξルス人力側ト
接続さ１．ている。クロック・ξルス供給装置がらは禎
数個の動作クロック・ξルスが、例えば線路端局装置ま
たはチャネルユニット眞対して導びかｎる。このことは
矢印で示さｎている。
の入力側へ導びかｆて℃・る。同期回路の第１出力側は
クロックツξルス供ｉ装ｆ！Ｔ Ｖの第１入力倶ｊと接
続さ几ている。同期回路の第２出力側は、配属装置ＺＯ
の同期入力側ＥＳと接続さｎている。配属装置のクロッ
ク・ξルス出力側ＡＴは、シフトレジスタＳ Ｒ１−’
Ｓ Ｒ４の４つのクロックツξルス入力側およびチャネ
ルユニッ）ＫＥＩ−ＫＥ４のクロックツξルス人力側ト
接続さ１．ている。クロック・ξルス供給装置がらは禎
数個の動作クロック・ξルスが、例えば線路端局装置ま
たはチャネルユニット眞対して導びかｎる。このことは
矢印で示さｎている。
第２図に示す配属装置ＺｏはΦつのＤ−７リツプフロノ
ゾ２１〜Ｚ４から成る第１７リツプフロノゾ群を有し、
そのデジタル信号人力ｌｉ！！Ｉ Ｄは各々ＥＺＩ〜Ｅ
Ｚ４で示されている。フリップフロップＺｌ〜Ｚ３の出
力ｐｉｌｌは、第２のフリノゾ７０ツノ群Ｚ５〜Ｚ７の
デジタル信閃人力側とそｆぞ扛接続されている。全部の
フリップフロップｚ１〜Ｚ牛およびＺ５〜Ｚ７はそｎら
のクロック・ξルスを、分周器ＦＴ１がら供給される。
ゾ２１〜Ｚ４から成る第１７リツプフロノゾ群を有し、
そのデジタル信号人力ｌｉ！！Ｉ Ｄは各々ＥＺＩ〜Ｅ
Ｚ４で示されている。フリップフロップＺｌ〜Ｚ３の出
力ｐｉｌｌは、第２のフリノゾ７０ツノ群Ｚ５〜Ｚ７の
デジタル信閃人力側とそｆぞ扛接続されている。全部の
フリップフロップｚ１〜Ｚ牛およびＺ５〜Ｚ７はそｎら
のクロック・ξルスを、分周器ＦＴ１がら供給される。
この分周器には受信クロック・ξルスＴＥが供給さ扛る
。この分周比４＝１の分周器ＦＴ１の出力側は、配属装
置のクロック・ξルス出力側ＡＴと接続さｎている。フ
リップフロップ２１〜ｚ４の出力＠１１およびフリップ
フロップＺ５〜Ｚ７の出力側ｌま、牛っのマルチプレク
”Ｉ−ＭＵｌ〜ＭＵ４の各入力側ＥＯ〜Ｅ３と次のよう
に接続さｒしている、即ちこの場合マルチプレクサはて
れらの出力イ則ＡＺＩ〜ＡＺ４に、４つの位相付ｆ４に
相応する４つの可能なビット組み合わせの１つをその都
度送出するように接続さｆる。
。この分周比４＝１の分周器ＦＴ１の出力側は、配属装
置のクロック・ξルス出力側ＡＴと接続さｎている。フ
リップフロップ２１〜ｚ４の出力＠１１およびフリップ
フロップＺ５〜Ｚ７の出力側ｌま、牛っのマルチプレク
”Ｉ−ＭＵｌ〜ＭＵ４の各入力側ＥＯ〜Ｅ３と次のよう
に接続さｒしている、即ちこの場合マルチプレクサはて
れらの出力イ則ＡＺＩ〜ＡＺ４に、４つの位相付ｆ４に
相応する４つの可能なビット組み合わせの１つをその都
度送出するように接続さｆる。
マルチプレクサＭＵＩ〜ＭＵ４の制御人力（ＩＩＩ Ｅ
Ａ−ＥＢは、賜分周器Ｆ”Ｔ２として接続されて（・る
２つのフリップフロップに２１およびに２２の出力側ｊ
と、接続さ扛ている。マルチプレクサの、最小の重みの
入力側ＥＡはこの場合分周器ＦＴ２の第１フリソゾフロ
ツゾに２１の出力側と接続さｆている。このフリップフ
ロップのクロック・ξルス人力イ則は、同期入力側ＥＳ
へ導びかｎでいる。
Ａ−ＥＢは、賜分周器Ｆ”Ｔ２として接続されて（・る
２つのフリップフロップに２１およびに２２の出力側ｊ
と、接続さ扛ている。マルチプレクサの、最小の重みの
入力側ＥＡはこの場合分周器ＦＴ２の第１フリソゾフロ
ツゾに２１の出力側と接続さｆている。このフリップフ
ロップのクロック・ξルス人力イ則は、同期入力側ＥＳ
へ導びかｎでいる。
時分割多重信号ＺＳは高速受信クロック・ｅルスＴＥＫ
より７フトレジスタＳＰＵに記憶さｆる。時分割多重イ
占号ＺＳ中には所定のビット組み合せ、即ちフレーム識
別語が含まｆている。
より７フトレジスタＳＰＵに記憶さｆる。時分割多重イ
占号ＺＳ中には所定のビット組み合せ、即ちフレーム識
別語が含まｆている。
、 各４つの受信クロックパルスの後に、この受信ク
ロック−ξルスの４倍の長さのクロックパルスＴＡＫよ
り、シフトレジスタＳＰＵの７リツプフロツゾに４〜に
１の出力側［に現ゎｎるビットが、４つの７フトレジス
タＳＲＩ〜ＳＲ４の各々の第１のフリップフロップに並
列に大刀さｎる。以下同様に４つのクロック・？ルス゛
ＴＥごとにこの過程が繰返さ几ろ８フレ一ム識別語が正
しい位相位置で受信さゎ、マルチプレクサにより正しく
転送されｎば、このフレーム識別語の最初の４ビットが
／フトレジスタＳＲＩ〜ＳＲ牛の出力側に現わｆる。フ
レーム識別語の次の４−ビットは／フトレジスクの第２
の７リツプフロノプの出力側に現ゎｎ、さらにこの実施
例における１２ビツト（］＜ ＝、 ３ ）の長さのフ
レーム識別語の最後の４ピントは／フトし、）スタの第
１のフリップフロップの出力１１１１に現ゎ几る。フレ
ーム識別語が１つ加わるとフレーム識別語−識別回路Ｒ
ＷＥが１つの・ξルスを送出し、コノ・？ルスは同期回
路に°゛位位相正常状状態伝える。
ロック−ξルスの４倍の長さのクロックパルスＴＡＫよ
り、シフトレジスタＳＰＵの７リツプフロツゾに４〜に
１の出力側［に現ゎｎるビットが、４つの７フトレジス
タＳＲＩ〜ＳＲ４の各々の第１のフリップフロップに並
列に大刀さｎる。以下同様に４つのクロック・？ルス゛
ＴＥごとにこの過程が繰返さ几ろ８フレ一ム識別語が正
しい位相位置で受信さゎ、マルチプレクサにより正しく
転送されｎば、このフレーム識別語の最初の４ビットが
／フトレジスタＳＲＩ〜ＳＲ牛の出力側に現わｆる。フ
レーム識別語の次の４−ビットは／フトレジスクの第２
の７リツプフロノプの出力側に現ゎｎ、さらにこの実施
例における１２ビツト（］＜ ＝、 ３ ）の長さのフ
レーム識別語の最後の４ピントは／フトし、）スタの第
１のフリップフロップの出力１１１１に現ゎ几る。フレ
ーム識別語が１つ加わるとフレーム識別語−識別回路Ｒ
ＷＥが１つの・ξルスを送出し、コノ・？ルスは同期回
路に°゛位位相正常状状態伝える。
このフレーム識別語が時分割多重信号の１つまたは複数
のフレーム周期の持続時間に亘り現ゎｎなけｎば、同期
通柱が開始さｎる。同期過程では同期・３ルスＳ■が第
１のフリップフロップに２１の同期入力（）ＩＩＩ Ｅ
Ｓに加えらｎ、このフリップフロップが切換わること
により、また場合によっては後続のフリップフロップに
２２が切換わろことにより、マルチプレクサＭＵＩ〜Ｍ
Ｕ ４の了Ｉコレス指定が変化し、時分割多重信号ＺＳ
が新たな位相位置にお℃・てシフトレジスタＳＲＩ〜Ｓ
Ｒ４に供給さｆ、正しい位相位置が検査さｎる。遅くと
も３回の同期過程の後に正しい位相位置が得ら几、同期
過程が終了する。
のフレーム周期の持続時間に亘り現ゎｎなけｎば、同期
通柱が開始さｎる。同期過程では同期・３ルスＳ■が第
１のフリップフロップに２１の同期入力（）ＩＩＩ Ｅ
Ｓに加えらｎ、このフリップフロップが切換わること
により、また場合によっては後続のフリップフロップに
２２が切換わろことにより、マルチプレクサＭＵＩ〜Ｍ
Ｕ ４の了Ｉコレス指定が変化し、時分割多重信号ＺＳ
が新たな位相位置にお℃・てシフトレジスタＳＲＩ〜Ｓ
Ｒ４に供給さｆ、正しい位相位置が検査さｎる。遅くと
も３回の同期過程の後に正しい位相位置が得ら几、同期
過程が終了する。
同期時間の合計は、保持時間と捕捉時間と検査時間とか
ら形成される。この実施例の場合保持時間は、時分割多
重信号ＺＳの牛フレーム周期にさｆている。この４周期
円にフレーム識別語が受信さｆないと、本来の同期過程
が開始さ扛る。同期の行なわｎるまでの捕捉時間は、最
適の高速同期の場合と比較して、最大３フレ一ム周期だ
け伸長さｎる。この場合、時分割多重装置が時分割多重
信号ＺＳの障害のために位相がずｎるような最も不利な
場合が前提とさｎている。この場合フレーム識別語が４
つの可能な位相位置において検知さｎろ必要がある。次
に、フレーム識別語を正しい状態で２回受信するための
２フレ一ム周期の所謂検査時間が設けらｎる。
ら形成される。この実施例の場合保持時間は、時分割多
重信号ＺＳの牛フレーム周期にさｆている。この４周期
円にフレーム識別語が受信さｆないと、本来の同期過程
が開始さ扛る。同期の行なわｎるまでの捕捉時間は、最
適の高速同期の場合と比較して、最大３フレ一ム周期だ
け伸長さｎる。この場合、時分割多重装置が時分割多重
信号ＺＳの障害のために位相がずｎるような最も不利な
場合が前提とさｎている。この場合フレーム識別語が４
つの可能な位相位置において検知さｎろ必要がある。次
に、フレーム識別語を正しい状態で２回受信するための
２フレ一ム周期の所謂検査時間が設けらｎる。
同期時間は、最適の高速同期装置と比較して、最大３フ
レ一ム周期だけ伸長さ几る；このことは約４０％に相応
する。しかし全体の同期時間は、牛つの付弗゛装置（Ｋ
Ｅ１〜ＫＥ４）のうちの１つの付帯装置の保持時間を下
まわる。
レ一ム周期だけ伸長さ几る；このことは約４０％に相応
する。しかし全体の同期時間は、牛つの付弗゛装置（Ｋ
Ｅ１〜ＫＥ４）のうちの１つの付帯装置の保持時間を下
まわる。
第１図）は同期装置の構成図、第２図は配属装置の実施
例を示−ｆ′。 ＳＰＵ・・受信シフトレジスタ、Ｚｓ・・・時分割多重
信号、ＴＥ・受信クロック・ξルス、Ｋ１−に４・・・
フリップフロップ、ＺＯ・・配属装置、ＥＴ・クロック
・ξルス入力側、ＥＳ１〜ＥＳ４・・デジタル信号入力
（ｆｉｌ１％ ＳＲＩ〜ＳＲ４・・・シフトレジスタ、
ＫＥＩ〜ＫＥ４・・・チャネルユニット、ＲＷＥ・・・
フレーム識別語−識別回路、ＳＹＮ・・・同期回路、Ｔ
Ｖ・・・クロック・ξルス供給装置、ＥＳ・・同期入力
側、ＡＴ・・汐ロック・ξルス出力倶ｊ、ＥＺＩ〜ＥＺ
４・・デジタル信号入力側、Ｚｌ〜Ｚ７・・・フリップ
フロップ、ＭＵＩ−ＭＵ４・・・マルチプレクサ、Ｋ２
１ 、に２２・・フリップフロップ、ＦＴＩ、ＥＴ２・
・分周器、ＳＩ・・・同期パルス。
例を示−ｆ′。 ＳＰＵ・・受信シフトレジスタ、Ｚｓ・・・時分割多重
信号、ＴＥ・受信クロック・ξルス、Ｋ１−に４・・・
フリップフロップ、ＺＯ・・配属装置、ＥＴ・クロック
・ξルス入力側、ＥＳ１〜ＥＳ４・・デジタル信号入力
（ｆｉｌ１％ ＳＲＩ〜ＳＲ４・・・シフトレジスタ、
ＫＥＩ〜ＫＥ４・・・チャネルユニット、ＲＷＥ・・・
フレーム識別語−識別回路、ＳＹＮ・・・同期回路、Ｔ
Ｖ・・・クロック・ξルス供給装置、ＥＳ・・同期入力
側、ＡＴ・・汐ロック・ξルス出力倶ｊ、ＥＺＩ〜ＥＺ
４・・デジタル信号入力側、Ｚｌ〜Ｚ７・・・フリップ
フロップ、ＭＵＩ−ＭＵ４・・・マルチプレクサ、Ｋ２
１ 、に２２・・フリップフロップ、ＦＴＩ、ＥＴ２・
・分周器、ＳＩ・・・同期パルス。
Claims (1)
- 【特許請求の範囲】 １、直並列変換装置として受信シフトレジスタを有し該
シフトレジスタの入力側には時分割多重信号が加えられ
るようにし、さらにフレーム識別語−識別回路および同
°期回路を有する時分割多重装置に対する同期装置てお
いて、４つの位相位置を有し、かつに−４ビツトで１つ
のフレーム識別語ないし同期語が形成されている場合、
受信シフトレジスタ（ＳＰＵ）が４個のフリップフロッ
プを有し、さらに、２つのフリップフロップ群を有する
配属装置（ＺＯ）を設け、前記フリップフロップ群の第
１群は４つの７リツプフロツプ（Ｚｌ〜Ｚ４）を含んで
おり、これらのディジタル信号入力側（Ｅ ７． ｌ〜
ＥＺ４）を受信シフトレジスタ（８ＰＵ）のフリップフ
ロップ（Ｋ１−に４）の出力側と接続し、さらに第２の
フリップフロップ群は３つのフリップフロップ（２５〜
Ｚ７）を含んでおり、こｎらのディジタル信号入力側を
第１のフリップフロップ群の第１〜第３のフリップフロ
ップ（Ｚｌ〜Ｚ３）の出力側と接続し、さらに第１およ
び第２フリツゾフロツプ群（Ｚｌ〜Ｚ７）のうち、第１
の７リノプフロツゾ（Ｚｌ）の出力側を第４のマルチプ
レクサ（ＭＵ４）の第１の入力端（ＥＯ）に接続し、第
２のフリップフロツノ（Ｚ２）の出力側を第４のマルチ
プレクサ（ＭＵ４）の第２の入力側（Ｅ １ ）と第３
のマノクテプレク＋ｊ（ＭＵ３）の第１の入力側（ＥＯ
）とに接続し、第３のフリップフロップ（Ｚ３）の出力
側を第４のマルチプレクサ（ＭＵ４）の第３の入力側（
Ｅ２）と第３のマルチプレクサ（Ｍ’Ｕ３）の第２の入
力側（Ｅｌ）と第２のマルチプレクサ（ＭＵ２）の第１
の の入１力側（ＥＯ）とに接続し、さらに第４のフリップ
フロップ（Ｚ４）の出力側ｊを第牛の毎ルチプレクサ（
ＭＵ４）の第４の入力側（Ｅ ３ ） ト第３（７）マ
ルテフレク”ｊ （ＭＵ３） （ｉ’）第３の入力側（
Ｅ２）と第２のマルチプレクサ（ＭＵ２）の第２の入力
側１（Ｅｌ）と第１のマルチプレクサ（ＭＵＩ）の第１
の入力イ則（ＥＯ）とに接続し、第５のフリップフロツ
ノ（Ｚ５）の出力ＩＩＩ ＋ま第３のマルチプレクサ（
ＭＵ３）の第４の入力側（ＥＢ）と第２のマルチプレク
サ（ＭＵ２’）の第３の入力４Ａ１１ （Ｅ ２）と第
１のマルチプレクサ（ＭＵＩ）の第２の入力側（Ｅｌ
）とに接続し、第６のフリップフロップ（ＺＯ）の出力
側は第２のマルチゾレク”ｊ （ＭＵ２ ）の第４の入
力側（ＥＢ）と第１のマルチプレクサ（ＭＵＩ）の第３
の入力側（Ｅ２）とに接続し、第７のフリップフロップ
（Ｚ７）の出力側は第１のマルチプレクサ（ＭＵＤ、）
の第牛の入力側（ＥＢ）に接続して、マルチプレクサ（
ＭＴＪＩ−ＭＵ４）の入力側に４つの位相位置に相応す
る４つのビット組み合せが加わるようにし、また分周比
４：１の分周器（ＦＴＩ）を設け、該分周器の入力側（
ＥＴ）に受信シフトレジスタ（ＳＰ、Ｕ）同様に受信ク
ロック・ξルス（ＴＥ）を供給し、該分周器の出力側は
第１および第２７リツプフロノプ群（Ｚｌ〜Ｚ７）のク
ロック入力側と接続し、また別の２つのフリップフロッ
プ（Ｋ２１ 、に２２ ）火含む分周比４＝１の第２０
分周器（ＥＴ２）を設け、該第２０分周器のフリップフ
ロツノ（Ｋ２１．に２２）の出力イ則をマルチプレク＋
！ｉ（ＭＵＩ〜ＭＵ４）の２つの了Ｐレス入力側（ＥＡ
、ＥＢ）に接続し、マルチプレクサ（ＭＵＩ〜ＭＵ４）
の出力側（ＡＺＩ”−ＡＺ４）を４つの各々１（個のフ
リップフロップを有するンフトレノスタ（ＳＲＩ〜５Ｒ
４）のディジタル信号入力側１（ＥＳＩ〜ＥＳ４）に接
続し、前記４つのシフトレノスタの出力側をフレーム識
別語−識別回路（ＲＷＥ）の−入力側と接続し、該フレ
ーム識別語−識別回路（ＲＷＥ）の出力側を同期回路（
ＳＹＮ）と接続し、該同期回路が１つの出力側を〜介し
て同期・ξルス（ＳＩ ）を配属装置（ＺＯ）の第２の
分周器（ＥＴ２）のクロック入力側に供給するようにし
たことを特徴とする時分割多重装置に対する同期装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE30190784 | 1980-05-19 | ||
| DE3019078A DE3019078C2 (de) | 1980-05-19 | 1980-05-19 | Synchronisiereinrichtung für ein Zeitmultiplexsystem |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59131236A true JPS59131236A (ja) | 1984-07-28 |
Family
ID=6102774
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56073615A Expired JPS5928099B2 (ja) | 1980-05-19 | 1981-05-18 | 時分割多重装置に対する同期装置 |
| JP58235256A Pending JPS59131236A (ja) | 1980-05-19 | 1983-12-15 | 時分割多重装置に対する同期装置 |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56073615A Expired JPS5928099B2 (ja) | 1980-05-19 | 1981-05-18 | 時分割多重装置に対する同期装置 |
Country Status (9)
| Country | Link |
|---|---|
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| JP (2) | JPS5928099B2 (ja) |
| AR (1) | AR229679A1 (ja) |
| AT (1) | ATE4524T1 (ja) |
| AU (1) | AU524804B2 (ja) |
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| DE (1) | DE3019078C2 (ja) |
| NO (1) | NO152478C (ja) |
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-
1980
- 1980-05-19 DE DE3019078A patent/DE3019078C2/de not_active Expired
-
1981
- 1981-04-14 US US06/254,059 patent/US4402080A/en not_active Expired - Fee Related
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-
1983
- 1983-12-15 JP JP58235256A patent/JPS59131236A/ja active Pending
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