KR100549619B1 - 디지털데이터 전송속도 변환회로 - Google Patents

Abstract

본 발명은 디지털데이터 전송속도 변환회로에 관한 것으로서, MSB(most significant bit)가 이전 라인의 LSB(least significant bit)로 상호 연결되어 각 채널의 데이터를 저장하고 그 출력을 바로 출력채널로 전달하는 다수개의 쉬프트레지스터로 구성된 제1레지스터부와; 상기 제1레지스터부와 동일한 구조를 가지고, 제1레지스터부가 입력된 채널데이터를 출력하는 동안, 이후 입력 채널데이터를 축출하는 제2레지스터부와; 외부동기 클럭을 분주하여, 상기 레지스터부에 상기 채널데이터가 입력될 시, 상기 채널데이터의 전송속도에 대응되는 클럭신호를 공급하고 상기 레지스터부로부터 채널데이터가 출력될 시, 상기 출력 채널데이터의 전송속도에 대응되는 클럭신호를 공급하는 타이밍로직을 포함하는 것을 특징으로 한다. 이에 의해, 간단한 회로구성으로 데이터 전송속도를 변환할 수 있도록 함으로써, 실장 공간을 절약하고 생산 단가를 절감시킬 수 있다.

Description

디지털데이터 전송속도 변환회로{DIGITAL DATA TRANSMISSION RATE MANAGEMENT CIRCUIT}

도 1은 종래의 TDM데이터 전송속도 변환회로의 구성도,

도 2는 본 발명의 일 실시 예에 따른 디지털데이터 전송속도 변환회로의 로직 구성도,

도 3은 본 발명의 다른 실시 예에 따른 디지털데이터 전송속도 변환회로의 로직 구성도,

도 4는 도 2에 도시된 변환회로의 타이밍 다이어그램,

도 5는 도 3에 도시된 변환회로의 타이밍 다이어그램이다.

*** 도면의 주요 부분에 대한 부호의 설명 ***

10 : 타이밍로직 12 : 입력선택기

22 : 8bit쉬프트레지스터 32 : 출력선택기

본 발명은 디지털데이터 전송속도 변환회로에 관한 것으로서, 특히, 간단한 회로구성으로 데이터 전송속도를 변환할 수 있도록 함으로써, 실장 공간을 절약하고 생산 단가를 낮출 수 있도록 한 디지털데이터 전송속도 변환회로에 관한 것이다.

디지털데이터를 송수신하는 시스템, 단말 또는 프로세서 상호 간에는 상호 데이터 전송속도가 다를 수 있다. 이에, 종래에는 스위치 소자나 전용 칩(ASIC)이 지원하는 속도에 맞추어 데이터의 전송속도를 변환하였다. 보통의 스위치 소자는 표준 속도인 2M, 4M, 8M, 16Mbps 등의 속도를 지원하고, 속도들 간의 변환이 지원된다. 이러한 스위치 소자가 지원하는 속도에는 한계가 있는데, 예를 들어, 8-16M변환은 지원되고 있으나, 4-16M변환은 지원되지 아니한다. 따라서, 스위치 소자가 지원하지 않는 4-16M변환의 경우, 4-8M변환용 소자 1개, 8-16M변환용 소자 1개를 사용하여 구성하여야 한다.

또한, 전송속도를 변환하는 경우, 실재 사용 가능한 포트의 개수가 줄어들게 된다. 만약 4K 용량의 스위치를 16M TDM 전용으로 사용한다면, 16포트를 사용할 수 있으나, 8-16M 변환을 하게 되면, 8M 라인이 8포트를 사용할 수 있으며, 이에 따라 4포트가 16M로써 사용 가능하다. 또한, 외부 TDM 정합 시 선로 지연 등의 요소 때문에 시간동기를 맞추기 위한 로직블럭이 필요하다.

도 1은 종래의 TDM데이터 전송속도를 4M TDM을 8M TDM으로 변환하는 변환회로의 구성도이다. 도 1에 도시된 바와 같이, 4M TDM을 8M TDM으로 변환하는 4-8M변 환스위치(1)와, 8M TDM을 16M TDM으로 변환하는 8-16M변환스위치(3)와, 각 스위치(1, 3)에 클럭(clock, clk)과 프레임동기(Frame sync, FS)를 제공하는 타이밍로직(7)과, 4-8M변환스위치(1)로 입력되는 TDM의 타이밍과 8-16M변환스위치(3)로 입력되는 TDM의 타이밍을 각기 매칭시키는 TDM타이밍 매칭로직(5a, 5b)로 구성된다. ,

종래의 기술의 경우, 4M TDM을 16M TDM으로 직접 변환하는 것은 불가능하며, 반드시 4-8M변환스위치(1)를 통한 변환 후 8-16M변환스위치(3)를 통해 16M TDM으로 변환해야 한다. 먼저, 4M TDM 라인 [0~3]을 속도변환용 4-8M변환스위치(1)를 통해 8M 라인 [0,1]로 변경한 후, 다시 8-16M변환스위치(3)를 사용하여 8M 라인[0,1]을 16M 라인[0]으로 변경한다.

통상 시스템 설계시 가입자 용량은 2K 단위로 구성하고, 1/4 집선을 기본으로 하게 된다. 이에, 소용량 시스템의 경우, 시스템 단위의 입출력은 512채널 수를 갖는다. 따라서 16M TDM의 경우 256채널 용량을 가지므로 16M TDM 라인이 2개 필요하게 된다. 기본 TDM이 4M TDM이라면, 4M TDM이 8개 라인이 필요하게 되며, 8M TDM 라인은 4개가 필요하다. 따라서, 4-8M TDM 라인 변환용 소자 1개, 8M TDM 라인 변환용 소자 1개를 사용하게 된다.

이와 같이, 종래의 디지털데이터 전송속도 변환방법에 따르면, 4배 이상의 속도 변환을 위해서는 변환하는 수 만큼의 소자가 필요하여 회로 구성이 복잡해 지는 문제점이 있다.

본 발명은 전술한 문제점을 해결하기 위해 안출된 것으로서, 간단한 회로구성으로 데이터 전송속도를 변환할 수 있도록 함으로써, 실장 공간을 절약하고 생산 단가를 낮출 수 있도록 한 디지털데이터 전송속도 변환회로를 제공함에 그 목적이 있다.

전술한 목적을 달성하기 위한 본 발명에 따른 디지털데이터 전송속도 변환회로은, MSB(most significant bit)가 이전 라인의 LSB(least significant bit)로 상호 연결되어 각 채널의 데이터를 저장하고 그 출력을 바로 출력채널로 전달하는 다수개의 쉬프트레지스터로 구성된 제1레지스터부와; 상기 제1레지스터부와 동일한 구조를 가지고, 제1레지스터부가 입력된 채널데이터를 출력하는 동안, 이후 입력 채널데이터를 축출하는 제2레지스터부와; 외부동기 클럭을 분주하여, 상기 레지스터부에 상기 채널데이터가 입력될 시, 상기 입력 채널데이터의 전송속도에 대응되는 클럭신호를 공급하고 상기 레지스터부로부터 채널데이터가 출력될 시, 상기 출력 채널데이터의 전송속도에 대응되는 클럭신호를 공급하는 타이밍로직을 포함하는 것을 특징으로 한다.

여기서, 상기 레지스터부는, 4Mbps TDM 라인의 각 채널데이터를 입력받아 16Mbps TDM으로 출력하는 8bit쉬프트레지스터 4개 조로 구성되는 것이 바람직 하다.

또한, 상기 레지스터부는, 16Mbps TDM 라인의 각 채널값을 입력받아 4Mbps TDM으로 출력하는 32bit쉬프트레지스터를 두 개를 연결하여 구성되는 것이 가능하다.

이하에서는 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 따른 디지털데이터 전송속도 변환회로에 대해서 상세하게 설명한다.

도 2는 본 발명의 일 실시 예에 따른 디지털데이터 전송속도 변환회로의 로직 구성도로서, 4M TDM을 16M TDM으로 변환하는 것을 예시하고 있다. 먼저, 기본 개념을 생각하면 4M TDM을 16M TDM으로 변환하는 것은, 동일 시간에 4M TDM 채널 1개가 점유하는 시간 동안 16M TDM 채널이 4개가 존재한다는 것이며, 이는 4M TDM 링크 [0~3]의 채널을 멀티플렉싱(multiplexing)하여 처리할 수 있다.

보통 기존의 속도를 가진 TDM(4M)과 고속 TDM(16M)의 정합은 망동기 클럭(clk)을 수신하는 스위치블럭을 통해 수행한다. 여기서, 망동기 클럭(clk)을 받아 시스템에 맞는 클럭(clk)을 PLL을 통해 동기를 맞춰 축출하게 된다.

이에, 도 2에 도시된 바와 같이, 4M TDM을 16M TDM으로 변환하는 전송속도 변환회로는, 4M TDM 4개 라인에서 PCM 데이터를 축출하기 위한 8bit쉬프트레지스터(22) 4개조로 연결된다. 이는 동시에 16M TDM의 출력으로 사용되며, 출력이 되는 동안 이후 데이터를 축출하기 위해 같은 구조의 8bit쉬프트레지스터(22)가 8bit씩 4개조가 더 연결된다.

외부동기클럭(External Sync Clock)을 분주하는 타이밍로직(10)은 TDM 멀티플렉서(multiplex)를 로직회로로 구현하기 위해 PLL을 통한 동기 클럭(clk)을 2배 클럭(clk)으로 축출하여 원하는 클럭(clk)을 얻어낸다. 도 2에서는 4-16M 변환이므 로 32M clock을 축출하여 사용한다.

이러한 구성에 따라, 4M TDM 라인의 [0~3]의 채널0(4M TDM0)을 8bit쉬프트레지스터(22) 4개와 4M TDM 클럭(clk)을 이용하여 데이터를 받아들인다. 채널0(4M TDM0)의 입력이 종료됨과 동시에 8bit쉬프트레지스터(22)의 클럭(clk)은 16M TDM clock을 반전한, 16M TDM 전송 clock으로 변경되며, 채널0(4M TDM0)이 입력 되었던 8bit쉬프트레지스터(22)의 MSB 출력이 16M TDM 출력선택기(32)와 연결된다.

또한, 각 8bit쉬프트레지스터(22)의 입력인 MSB(most significant bit)는 이전 라인의 출력인 LSB(least significant bit)로 연결된다. 즉, 라인3의 MSB는 라인2의 LSB로, 라인2의 MSB는 라인1의 LSB로, 라인1의 MSB는 라인 0의 LSB로 연결되는 형태가 된다.

이 과정에서 공급되는 16M TDM 전송 클럭(16M clk)은 4개 라인의 데이터가 모두 전송될 때까지 유지되며, 이 구간의 길이는 4M TDM의 1개 채널의 길이와 동일하며 16M TDM 출력이 완료됨과 동시에 다시 처음 4M TDM의 입력을 받아들인다.

4-16M TDM 변환 과정에서 각 클럭 은 마지막 구간 바로 뒤에 바뀌게 되므로, 입출력 레지스터의 개수를 하나 줄일 수 있다. 만약 4M와 16M 변환 구간과 같이 클럭(clk)이 변화하게 되면, 마지막 데이터를 입출력 하기 위한 레지스터가 하나 더 필요하게 되나, 클럭(clk)을 먼저 변환시킴으로써 레지스터 하나가 줄어드는 효과가 나타난다.

여기서, 4M TDM 클럭(4M clk)과 16M TDM 클럭(16M clk)은 근본적으로 같은 클럭(외부동기 clk)을 가지고 축출하기 때문에, 이 두 클럭(4M clk, 16M clk)의 동 기는 동일하다. 따라서 클럭이 천이되는 위치에서 클럭을 변경하게 되면 8bit 쉬프트레지스터(22)에서는 실재 어떤 값이 입력될지 알 수 없으므로, 클럭이 같은 위상일 때 변경하여야 한다.

따라서, 16M TDM 클럭(16M clk)의 반 클럭 앞 또는 뒤에서 클럭을 변경할 필요가 있으므로, 16M의 두 배인 32M clock(32M clk)을 사용하여 Clock 변경을 한다.이러한 변환으로, 4M TDM라인 [0~3]의 채널0(4M TDM0)은 16M TDM 채널[4~7]로 변환된다. 이는 4M TDM과 16M TDM의 프레임 동기(Frame sync, FS)가 같으므로, 실재 4M TDM에서 축출된 데이터는 다음 타임슬롯으로 할당되기 때문이다.

이러한 과정을 도 4의 타이밍 다이어그램을 참조하여 상세히 설명한다. 먼저, 타이밍로직(10)은 외부동기 클럭(clk)을 받아 내부 PLL에서 32M clk을 생성하고, 32M clk을 1/2분주를 하여 16M,8M,4M,512K,256K의 클럭(clk)을 생성한다. 생성된 4M clk, 16M clk은 각각 4M TDM, 16M TDM의 clock이 되며, 이를 기준으로 프레임동기(FS)신호를 생성한다.

타이밍로직(10)은 256K clk를 채널선택신호(Ch select)로 공급하고, 256K clk의 로우(low)구간은 4M TDM 기준으로 짝수(Even)채널이 되고 하이(high)구간은 홀수(Odd)채널이 된다.

4-16M TDM 변환 과정에서, 채널선택신호(Ch select)를 16M CLK 신호를 이용하여 4-16 Clk Mask0을 생성하고, 이 신호를 32M CLK신호를 이용하여 4-16 Clk Mask를 생성한다. 이 4-16 Clk Mask신호가 로우(low)인 구간에서 4M Clk를, 하이(high)구간에서 16M Clk를 반전한 16M Tx Clk를 통과시키면, 4M TDM 기준으로 짝수 채널이 축출되어 전송되는 4-16 Even clock이 생성된다. 4-16 Clk Mask가 로우(low)인 구간에서 16M Tx Clk를, 하이(high)구간에 4M Clk를 통과시키면 4M TDM 기준으로 홀수 채널이 축출되어 전송되는 4-16 Odd clock이 생성된다.

한편, 도 3은 본 발명의 다른 실시 예에 따른 디지털데이터 전송속도 변환회로의 로직 구성도로서, 16M TDM을 4M TDM으로 변환하는 구성을 도시한 것이다. 도 4에 도시된 바와 같이, 16M TDM을 4M TDM으로 변환하는 경우에는, 16M TDM 4채널을 저장하기 위해 8bit쉬프트레지스터(52) 4개를 한 조로 하여 32bit쉬프트레지스터를 구성하고, 이러한 32bit쉬프트레지스터를 두 개를 연결하여 16M TDM을 4채널로 저장한다.

이러한 구성에 의해, 16-4M TDM 변환을 수행하면, 8bit쉬프트레지스터(52) 4개를 한 조로하는 32bit쉬프트레지스터를 사용하여 16M TDM의 채널[0~3]의 PCM데이터를 축출한다.이후 이 32bit쉬프트레지스터의 클럭(clk)은 4M clk를 반전한 4M 전송 클럭(clk)을 이용하여 4M TDM 라인으로 출력하며, 이 경우, bit 31,23,15,7의 출력을 각각 4M TDM 라인[0~3]으로 지정하면 각각 4M TDM 라인[0~3]의 채널1로 출력되게 된다. 이때 역시 각 클럭은 마지막 구간 바로 뒤에 변경되며, 클럭 변경은 32M 클럭을 이용하게 된다.

위의 과정은 4M TDM을 기준으로, 4-16M 변환은 짝수 채널로, 16-4M 변환은 홀수 채널로 이루어 지게 되며, 4-16M 변환의 홀수 채널과 16-4M 변환의 짝수 채널은 위와 같은 구성에서 단지 출력을 스위칭하는 것으로 이루어 진다.

이러한 과정을 도 5는 의 타이밍 다이어그램을 참조하여 설명한다.

먼저, 타이밍로직(50)은 외부동기 클럭(clk)을 받아 내부 PLL에서 32M clk을 생성하고, 32M clk을 1/2분주를 하여 16M,8M,4M,512K,256K의 클럭(clk)을 생성한다. 생성된 4M clk, 16M clk은 각각 4M TDM, 16M TDM의 clock이 되며, 이를 기준으로 프레임동기(FS)신호를 생성한다. 타이밍로직(50)은 256K clk를 채널선택신호(Ch select)로 공급하고, 256K clk의 로우(low)구간은 4M TDM 기준으로 짝수(Even)채널이 되고 하이(high)구간은 홀수(Odd)채널이 된다.

16-4M TDM 변환 과정에서, 위의 생성한 채널선택신호(Ch select)를 32M CLK신호를 이용하여 16-4 Clk Mask를생성한다. 이 신호를 이용하여, 로우(low)인 구간에서는 16M clk신호를, 하이(high)구간에서는 4M Clk를 반전한 4M TxClk를 통과시키면 4M 기준으로 짝수 채널이 축출되어 전송되는 16-4 Even clock이 생성된다. 그리고, 로우(low)인 구간에 4M TxClk를, 하이(high)구간에 16M Clk를 통과시키면 4M TDM 채널을 기준으로 홀수 채널이 축출되어 전송되는16-4 Odd clock이 생성된다.

이상 설명한 바와 같이, 본 발명의 디지털데이터 전송속도 변환회로에 따르면, 2배수 이상의 차이가 나는 TDM 버스를 하나의 로직소자로 구성할 수 있으므로, 실장 공간이 절약되고 생산 단가 역시 낮출 수 있다.

한편, 본 발명의 다른 실시 예에 따르면, TDM전체를 저장한 후 맞는 속도록 출력하도록 구성하는 것도 가능하다. 이러한 경우, TDM 전체를 저장할 레지스터가 필요하므로, 4M TDM의 경우 8bit쉬프트레지스터가 64개가 필요하며, 입출력 영향을고려해 2조로 구성되어, 짝수 프래임, 홀수 프래임의 레지스터로 나누어야 한다. 따라서 4M를 16M로 변경하는경우, 64*2*4=512개의 8bit쉬프트레지스터가 필요하며, 반대의 경우 역시 마찬가지이므로 대용량의 로직소자를 사용하여야 한다.

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이상, 본 발명에 따른 실시예는 상술한 것에 한정되지 아니하고, 본 발명과 관련하여 통상의 지식을 가진자에게 자명한 범위 내에서 다양하게 변형하여 실시할 수 있다.

이상에서 설명한 바와 같은 본 발명의 에 따르면, 간단한 회로구성으로 데이터 전송속도를 변환할 수 있도록 함으로써, 실장 공간을 절약하고 생산 단가를 낮출 수 있다.

Claims (3)

1. 디지털데이터 전송속도 변환회로에 있어서,

   MSB(most significant bit)가 이전 라인의 LSB(least significant bit)로 상호 연결되어 각 채널의 데이터를 저장하고 그 출력을 바로 출력채널로 전달하는 다수개의 쉬프트레지스터로 구성된 제1레지스터부와;

   상기 제1레지스터부와 동일한 구조를 가지고, 제1레지스터부가 입력된 채널데이터를 출력하는 동안, 이후 입력 채널데이터를 축출하는 제2레지스터부와;

   외부동기 클럭을 분주하여, 상기 레지스터부에 상기 채널데이터가 입력될 시, 상기 입력 채널데이터의 전송속도에 대응되는 클럭신호를 공급하고 상기 레지스터부로부터 채널데이터가 출력될 시, 상기 출력 채널데이터의 전송속도에 대응되는 클럭신호를 공급하는 타이밍로직을 포함하는 것을 특징으로 하는 디지털데이터 전송속도 변환회로.
2. 제 1 항에 있어서,

   상기 레지스터부는,

   4Mbps TDM 라인의 각 채널데이터를 입력받아 16Mbps TDM으로 출력하는 8bit쉬프트레지스터 4개 조로 구성되는 것을 특징으로 하는 디지털데이터 전송속도 변환회로.
3. 제 1 항에 있어서,

   상기 레지스터부는,

   16Mbps TDM 라인의 각 채널값을 입력받아 4Mbps TDM으로 출력하는 32bit쉬프트레지스터를 두 개를 연결하여 구성되는 것을 특징으로 하는 디지털데이터 전송속도 변환회로.

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