JPH03183225A

JPH03183225A - ソネット受信信号変換装置

Info

Publication number: JPH03183225A
Application number: JP90120128A
Authority: JP
Inventors: Ertugrul Baydar; アーチュグリュル・ベイダー; Timothy J Williams; テイモシー・ジェームス・ウイリアムス
Original assignee: Alcatel NV
Current assignee: Alcatel Lucent NV
Priority date: 1989-05-11
Filing date: 1990-05-11
Publication date: 1991-08-09
Anticipated expiration: 2014-06-23
Also published as: ATE137071T1; DE69026526T2; EP0397140A2; AU616116B2; ES2088922T3; JP2911540B2; AU5468390A; CA2016503C; US5134614A; DE69026526D1; EP0397140A3; CA2016503A1; EP0397140B1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明は電話信号、特にソネットフォーマット信号を各
データチャンネルに関する信号ビットがそれらの通信デ
ータと関連し得るような信号フォーマットに変換する装
置に関する。

［従来技術］アメリカンナショナルスタンダードインスティテユート
社（Ａ　Ｎ　Ｓ　Ｉ　）　Ｔ１．１０５−１９８８は遠
距離通信技術に関する同期光学ネットワーク（ソネッ）
　：　５ＯＮＥＴ）プロトコールについて記載している
。この規格は参考文献としてここに引用されている。ソ
ネットブロトコールは特に光学送信に適用され、多様な
送信レベルは特定された通信線のＭビット／秒の割合で
で基準化されてきている。

第ルベル、光搬送レベル１或いはＱＣ−１はデータを５
１．８４　Ｍビット／秒の割合で送信する。

この搬送レベルは同期輸送信号レベル１或いは５ＴＳ−
１と呼ばれる対応する通信電気レベルを持つ。

この高周波搬送レベルにアクセスするために、アクセス
プロダクトはより低い周波帯幅の搬送波が５ＴＳ−１送
信レベルに伝送され得る或いはそこから引き出され得る
ように要求される。これらのアクセスプロダクトはソネ
ットネットワークに、５ＴＳ−１信号の成分が主要な信
号に付加され得る或いはそこから省かれ得るようなノー
ドを供給する。引き出された成分は一般に使用されてい
る電話規格と両立できる信号のフォーマットを産するこ
とが認められねばならない。５ＴＳ−１信号の典型的な
副成分は１．５４４　Ｍビット／秒の割合のビットを持
つＤＳ１信号であろう。２８のＤＳ１信号は５ＴＳ−１
搬送によって支持され得る。ＤＳＩ信号のフォーマット
内で付加的な２４のＤ　Ｓ　０６４にビット／秒の信号
が支持され得る。

［発明の解決すべき課題］ソネット送信は合計８１０バイトを含み直列である。５
ＴＳ−１に関するフレーム構造は第１図に記載されてい
る。フレームは１バイトあたり８ビットである９０列×
９行のバイトを含む。バイトの送信の順序は行ごとに左
から右である。フレームは３つの部分に分かれており、
最初の３列に含まれるオーバーヘッドのセクションとラ
イン、および９行と関連した残りの８７列にある　７８
３バイトを含む同期ペイロードエンベロープＳＰＥを形
成するペイロードである。ＳＰＥ内の情報は実質上の支
流或いはＶＴと呼ばれる副５ＴＳ−１ペイロードに輸送
される。複数のＶＴのレベルがあるが、本発明の目的の
ためにはＶ　Ｔ　１．５を扱うことのみ必要である。５
ＴＳ−１ペイロードが２８のＤＳ１サービスを支持する
時、１．５レベルでのＩ　Ｖ　Ｔ　ハ各ＤＳＩサービス
に供給される。

第２図にはＤＳＩへのバイトのペイロードマツピングが
記載されている。

ＳＰＥは第２図に記載されているように、各支流がＤＳ
Ｌペイロードを搬送し得る２８の支流に属している　７
８３のバイトからフォーマットされている。１つのＤＳ
Ｉペイロードは２７のバイトを持ち、その内の２４のバ
イトはＤＳＯチャンネルを搬送する。第１のバイトはＶ
Ｔポインター或いはアドレスを搬送し、第２のバイトは
使用されず、第３のバイトはＤＳ１ペイロードに関する
信号データを搬送し、そのデータはＤＳＩペイロード内
に搬送されたＤＳＯチャンネルに関連している。すべて
のチャンネルは４つの信号ビット、すなわち電話技術に
おいて良く知られているＡ、Ｂ、Ｃ，Ｄを持つ。従って
、２４チヤンネルのＤＳＩペイロードのために合計９６
の信号ビットが要求される。４ビットの信号のみが各信
号バイト中で搬送され、支流或いはＤＳＩあたり１信号
バイトのみがあるので、合計２４のソネットフレームは
９６の必要とされる信号ビットを供給するために必要と
される。

第３図には２４のソネットフレームのＳＰＥ内に含まれ
たペイロードの送信順序が記載されている。

説明を明瞭にするために、バイト１および２を含んだ各
ＳＰＥの最初の２行は第２図に記載されているように２
８の各支流のために省略されている。

これは各ＳＰＥバイトに供給された信号ビットの第３図
における記載を容易にしている。従って第３図に記載さ
れた各フレームの第１行は信号の行であり、各支流ごと
にバイト数３を含む。送信の順序はフレームの下方の各
行において左から右に向かって進む。従って０から２７
の支流のための信号ビットはまず順番に送信され、その
後各支流のためのチャンネルＯのデータそれに続いてチ
ャンネル２３のデータの送信まで他のチャンネルが続い
ている。

９個のオーバーヘッドバイト、記載されていないが各支
流のバイト１および２、およびＳＰＥ内の付加的な使用
されていない゛固定したスタッフ゛のバイトの存在のた
め、信号バイトは５ＰＥＢＯバイトから始まりバイト８
７まで続く。各信号バイトの内容は以下の通りである。

（ＭＳＢ）　　　　　　　　　　　　（ＬＳＢ）ビット
番号　７６５４３２１０バイト同期　ＲＲ５ＩＳ２Ｓ３Ｓ４Ｆ　　Ｒビット同期
　１　０ＲＲＲＲＦＲＲビットは使用されない。

上述の通り、ＳＬ、Ｓ２．Ｓ３．Ｓ４は第３図に記載さ
れた信号バイト中の４個のビットが組になっているもの
に一致した信号ビットである。

従ってソネット信号行で受信された信号ビットは、Ａビ
ット、Ｂビット、Ｃビット、Ｄビットの順序で受信され
るが、それらのビットはその対応するチャンネルデータ
と容易には関連しない。従ってシステムは信号が適当な
チャンネルと再び関連するために、およびいかなる内部
システムのバイト時間内でも容易にアクセスできるよう
に信号を貯蔵するために必要とされる。従って第３図に
記載されている到着したビットと共に２．６８８の信号
ビットの貯蔵が必要とされ、その一方でその貯蔵が各チ
ャンネルのＡ、Ｂ、Ｃ，Ｄビットが困難なく同時にアク
セスされるような出力フォーマットを持つことが必要と
される。必要とされる大量の貯蔵および矛盾した性質を
持った要求物をアドレスする書き込みビットと読取りビ
ットのため、このような要求物の貯蔵は重要な設計上の
問題を生じる。もしこのような設計が独立したビット書
込みアドレスおよびバイト読取リアドレスと共に完全な
通常のラムで構成されるならば、設計のコストおよび計
画の影響は許容できないものとなるであろう。

ラッチを使用した機能および独立した読取りおよび書込
みアドレスデコーダを設計することは可能であろうが、
ラッチだけではシステムを構成するのに使用される半導
体装置の中の限定された表面の範囲の重要な量を消費す
るであろう。

［課題解決のための手段］本発明は以下説明するように、８ビットのソネットバイ
トに含まれる信号を１Ｂビットの内部データバイトに使
用するための特別なチャンネルにそれぞれが関連してい
る４個のＡＢＣＤ信号ビットの組に変換するような信号
変換装置に関する。信号ビットは４つの周波数帯外のビ
ットの位置を使用して、ソネット信号行から読取られ、
貯蔵されおよびチャンネルデータバイトとの関連のため
に貯蔵から読取られる。２６８８のすべての貯蔵された
信号ビットはあらゆるフレームでの使用や読取りのため
にアクセス可能でチャンネルと関連しているが、　１１
２の信号ビットだけは所定のフレームにおいて更新され
る。

受信されたソネットのデータの高速度のために、読み書
き修正制御システムはラムに貯蔵されたビットを更新す
るのに利用される。その設計は分離された入力および出
力データパスと共に、９６Ｘ３２ビットのラムを結合さ
せるゲートアレイで構成されている。予め貯蔵されたラ
ッチに関連して使用される多重化機構は、更新するため
の２つのＤＳＩの対応するチャンネルからの貯蔵データ
と結合するような２つのＤＳ１或いは支流からの新しい
信号データ（８ビット）と共に読み書き修正制御システ
ムの使用を促進する。信号はラムに書き込む動作を単純
化するために第３図に記載されているような準ソネット
フォーマット、換言すれば４個のＡ、Ｂ、Ｃ，Ｄビット
の組で貯蔵されているが、Ａ、Ｂ、Ｃ，Ｄビットの組は
各支流に一緒に関連している。２つの連続番号のついた
支流に関するビットの４個の組はラムの１行に貯蔵され
る。従って１列のアドレスは奇数および偶数番号の支流
に関するビットにアクセスするだろう。

基礎構造はより狭いデータの幅に適用し得る。

その幅は主として伝播遅延、ラムの設定および保持時間
のように設計明細書によって決定される。

本発明の主の目的はソネット５ＴＳ−１伝送線に対する
インターフェイスを提供することである。

本発明の別の目的はソネットフォーマットから信号を抽
出し、適切なチャンネルと関連するのに利用できる装置
を提供することである。

本発明のさらに別の目的は毎回のバイト時間内にチャン
ネルデータと連合するのに利用できるように、受信され
たソネット信号を貯蔵することである。

本発明の別の目的はソネットフォーマットから受信する
時にその貯蔵された信号を更新することである。

本発明のさらに別の目的は信号ビットを貯蔵するための
手段を提供すること、および前記の貯蔵されたビットを
最小限の量の貯蔵容量で更新することである。

本発明の別の目的は内部規格サイズのランダムアクセス
メモリ（ＲＡＭ）を用いたゲートアレイを使用した信号
変換装置を提供することである。

［実施例コ第４図には本発明により構成されたソネット受信信号変
換装置のブロック図が記載されている。

ソネット情報は直列に送信される。信号はあらかじめ記
載されたように計時された間隔でソネットフレームから
４個のビットの組で抽出され、その後４個の並列信号ビ
ットとして与えられる。信号はラムに貯蔵され、特定の
チャンネルのためのＡ。

Ｂ、Ｃ，Ｄ信号ビットを表す４個のビットとして出力さ
れるが、そのビットはその時に４個の周波数帯外のビッ
ト位置内の１６ビットバイトに挿入されることによって
チャンネルデータと関連する。

第４図の回路は、９６Ｘ３２ビットのランダムアクセス
メモリ（ＲＡＭ）１０．　　ラムコントローラ１２゜信
号レジスタ回路１４．書込み修正マルチプレクサ回路１
６．フレームデコーダ１７．出力マルチプレクサ１８．
および支流０とチャンネル０信号を貯蔵するためのレジ
スタ回路２０を含む。

ラムｌＯは受信された信号変換装置に関して３２の各ビ
ット幅ごとに９６の位置として構成されている。

マルチプレクサ機構は読取り書込み修正サイクルを実行
する予備貯蔵レジスタ、および更新するための対応する
チャンネルに関する貯蔵信号と結合している２個の各支
流ごとの４個のチャンネル用の新しい信号と関連して使
用されている。信号はソネット割当て形態でラムに貯蔵
されているので、Ａビットのような４個の類似したタイ
プのビットは４個の順次の支流のチャンネルのために互
いに隣接して貯蔵される。ラムの各アドレスは２個の支
流の４個のチャンネルのための信号情報を貯蔵する。従
ってラムの各行は１個の偶数番号の支流用の４個のＡビ
ット、４個のＢビット、４個のＣビット、４個のＤビッ
トを貯蔵し、１個の奇数番号の支流に対して４個のＡビ
ット、４個のＢビット、４個のＣビット、４個のＤビッ
トを貯蔵する。

ラムに書き込む間に、２個の支流のための８個の信号ビ
ットは同時にレジスタに貯蔵され、ラムに転送されるた
め、毎回の読取り書込み修正の動作は２個のアドレスの
サイクル内で実行され得る。

末尾の表１には、支流Ｏおよび１のチャンネル０乃至３
に関する信号ビットを貯蔵するための単一のラムの３２
ビットの列を表すアドレス０のようなアドレスと共に、
ラム形態が記載されている。

書込みアドレスは各フレームにおいて読取られるべき信
号ビットに基づいて生じる。これらのビットはＨ４の通
路オーバーヘッドバイトによって識別される。これらの
動作のクロック速度はデータ速度のそれの２倍である。

第５図を参照すると、合計３，０７２ビットの貯蔵を行
う標準の６４Ｘ３２のラム２２および３２Ｘ　３２のラ
ム２４を含むラム回路の概略図が示されている。ラム２
２は６個のアドレス人力２６．書込みエネーブル人力２
８．３２ビットの信号情報を受信するための並列バス３
０によって供給される３２のデータ人力を含む。

ラム２２は３２ビットのマルチプレクサ３４に向かう出
力バス３２に供給される３２の出力を含む。ラム２４は
５個のアドレス人力３６．書込みエネーブル入力３８゜
信号ビットを受信するための並列バス４０を備えた３２
のデータ入力を含む。ラム２４はマルチプレクサ３４の
第２の入力に供給されるバス４２に３２の並列出力を供
給する。マルチプレクサ３４はラム１０へ供給されたア
ドレスの最上桁アドレスビットを受信するための入力４
４を有し、それによってラム２２かまたは２４からの出
力を選択しおよび３２の信号ビットを供給する３２ビッ
ト幅の出力を供給するための制御をする。書込みエネー
ブル人力２８と３２は分離されているので、分離した書
込みストローブは同時に両方のラムに書き込むのを防ぐ
ように供給される。アドレス入力２６および３Ｂは、ア
ドレス人力３６がビットＯ乃至４を受信する一方でアド
レス人力２６がビットＯ乃至５を受信するように、第４
図に示されている７ビット幅のアドレスバス４８と結合
している。同様な方法で、人力バス３０および４０に供
給されるデータ人力は第４図に示されている３２ビット
の人力バス５０と接続されている。

ラムの書込み動作は、読取り書込み修正サイクルの使用
を通して第３図に示されたソネットフレームの信号片の
送信中にのみ実行される。このサイクルおよび２個のバ
イトの信号データがラムにおいて同時に更新されるとい
う事実のため、書込みストローブおよび書込みアドレス
は２バイトだけ遅延され、且つ奇数の支流のアドレス中
に書込みエネーブル入力が生じる。アドレスは１つの偶
数番号および１つの奇数番号の支流を覆う周期の間は安
定しており、従って読取り書込み修正動作を完了するの
に４クロック期間の使用が認められる。書込みエネーブ
ル入力はこれらのクロック期間の第３の期間において活
性化し、同期して生じる。

ラムの読取り動作は余分の２クロック期間を必要とせず
、読取リアドレスはフレーム全体内で活性化し遅延され
ない。

ラム制御回路１２は第７図に示されており、ラムｌＯの
人力２８および３８それぞれと結合するために出力５２
および５４における書込みエネーブル信号ＷＥＩおよび
ＷＥ２を供給する。第４図記載の出力バス５６は７個の
並列アドレスビットを供給する。出力５８はアドレス情
報に基づいて奇数選択信号０ＤＤＳＥＬを供給しており
、一方で出力６０は２バイト時間遅延された書込みエネ
ーブル信号から引き出された書込みシーケンス信号ＷＳ
ＥＱを供給する。ラム制御回路１２は、１８ＭＨｚのク
ロック信号を受信するための入力６２．８ＭＨｚのクロ
ック信号を受信するための入力６４．およびソネットオ
ーバーヘッドバイトに反してＳＰＥバイトが受信される
ことを指示するペイロードインジケータ信号を受信する
ための入力６Ｇを含んだ信号を受信するための複数の入
力を含む。人力６８はもう一つの回路中でアドレス情報
から導出される書込みエネーブル信号を受信する。入カ
フ０はＳＰＥ内のバイト位置に対応するアドレスデータ
の反転した１０個のビットを受信する。

人カフ２は多くのフレームの指示およびフレーム位相を
供給するＨ４の通路オーバーヘッドバイトから、３個の
最小桁使用済のビットを受信する。

３個のビットとはビット０．４．５であり、ピッ）１，
２．３は欧州標準方式の２μｍ秒の信号サイクルに対し
て使用される。

第４図と第７図を参照するとラム制御回路１２の出力バ
ス５Ｂは、第７図に示された単一バスと結合している出
カフ４および７６によって供給される７個のアドレスビ
ットを供給している。第７図記載の出カフ８および８０
は使用されない。入カフ７は最上桁ビット、すなわちビ
ット６を受信するために出カフ６に接続されている。第
７図記載の論理回路の詳細な構造は、その実行が第７図
記載の利点を有する当業者にとっては明白であるので記
載されない。

そこに示されているゲートは標準の論理ゲートである。

ＦＤＩＭ部品およびＦＤＩＳ部品は両方ともフリップフ
ロップである。

同時に書き込まれる２個の支流と関連した信号ビットは
前に論議したようにソネットフォーマットから引き出さ
れ、４個のビットの組で供給される。２個の支流と関連
した信号ビットは、ラムに負荷される前にレジスタに貯
蔵される。２個の４ビットシフトレジスタは偶数番号の
支流の信号ビットを貯蔵するのに使用され、第３の４ビ
ットのレジスタは奇数番号の支流の信号ビットを貯蔵す
るのに使用される。このレジスタの組み合わせが使用さ
れるのは、ラムへの転送が奇数の支流の信号ビットの受
信中に生じ、書込みシーケンスが２アドレスサイクル遅
延されるからである。

シフトレジスタ回路１４は、並列に４個の信号ビットを
受信するための人力８２を有しており第６図に示されて
いる。レジスタ回路１４への他の人力は、人力８６で供
給される８ＭＨｚのクロック信号と共に人力８４で供給
されるｌＢＭＨｚのクロック信号を含む。制御回路１２
の出力５８で供給される奇数選択信号はレジスタ回路１
４の人力８８と結合している。

ペイロードインジケータ信号は入力９０へ供給される。

入力９２は制御回路１２の人カフ０に供給されるアドレ
スビットのビット５を受信するが、反転状態においては
偶数選択信号として使用される。人力９４はリセット信
号を受信する。

レジスタ回路は、２個の連続した偶数番号の支流の信号
ビットを連続して貯蔵するための第１および第２の４ビ
ットシフトレジスタ９６および９８を含む。４ビットシ
フトレジスタ１００は奇数番号の支流の４個の信号ビッ
トを受信する。レジスタ回路１４は奇数番号の各支流と
偶数番号の各支流それぞれに向けて４個の信号ビットを
並列に出力する２個の出力１０２および１０４を有する
。第６図の詳細は、当業者はそれを図面に示された詳細
から構成し得るので記載されない。

書込み修正マルチプレクサ回路１６は出力４６上のラム
信号をレジスタ回路１４から受信された奇数および偶数
番号の支流のための信号データと多重化するので、レジ
スタ回路１４から受信された８個の信号ビットはラムの
出力における３２ビットの内の８ビットを更新するため
に使用される。ラム出力における残りの２４ビットは変
化しないままであり、修正せずにラムに再び書き込まれ
る。

第８図を参照すると、書込み修正マルチプレクサ回路１
６の概略図が示されている。書込み修正マルチプレクサ
回路は、そこから並列に３２の信号ビットを受信するた
めのラムｌＯの出力４６に接続された人力１０６を有す
る。もう一つの入力１０ｇは奇数番号の支流から４個の
信号ビットを受信するためのレジスタ回路１４の出力１
０２と結合しており、万人力１１０は偶数番号の支流か
ら４個の信号ビットを受信するためのレジスタ回路１４
の出力１０４に接続されている。人力１１２はソネット
スーパーフレームの一部分からの入力１０８および１１
０に供給されているビットから、指示した４ビットのデ
ータを受信する。この情報はスーパーフレーム位相情報
として知られ、通路オーバーヘッドのバイトＨ４から引
き出される。

第３図を参照すると、２４フレームのスーパーフレーム
内のフレーム１乃至６は信号ビットＡを供給するが、フ
レーム７乃至１２は信号ビットＢ等を供給することがわ
かる。もし新しく到着したビットがＡ、Ｂ、Ｃ，Ｄビッ
トを供給するスーパーフレームの一部分からのものであ
れば、入力１１２において供給される４個のビットが指
示する。入力１１２に到着した４個のビットは、書込み
修正マルチプレクサ回路１６の人力１１２に接続された
出力１１６を有する第４図に示された２乃至４ビットデ
コーダ１７によって生じる。デコーダ１７は、そこから
多フレームの情報を受信するための通路オーバーヘッド
バイトＨ４、特にオーバーヘッドバイトＨ４中の２個の
最上面ビットに結合した２個の入力を有する。

書込み修正マルチプレクサ回路は、ラムＩＯの入力５０
に接続された３２の並列なビットを供給する出力１２２
を有する。従って回路１Ｇは、ラムｌＯの出力における
３２ビットおよびレジスタ回路からの８個の新しいビッ
トを受信する。８個の新しいビットは適切な古いビット
を置換するために多重化され、それによって更新貯蔵さ
れたビットの１／４を更新し、修正された出力１２２は
ラムに書き戻される。

従ってラムに貯蔵された信号情報は絶えず更新される。

第８図記載の論理回路構成要素の記載は当業者にとって
は本発明を実行するのに必要ではないため詳細には記載
されていない。

ラム１０は、特定の支流のための４個の連続したＡビッ
トが一緒に貯蔵され、４個のＢビット、４個のＣビット
、４個のＤビットも同様であるような準ソネットフォー
マットで信号ビットを貯蔵する。本発明の目的は、特定
の支流のための特定のチャンネルと関連したＡ、Ｂ、Ｃ
，Ｄビットを抽出し、これらのビットを４個の並列な出
力ラインに供給することである。第９図に示されたマル
チプレクサ回路１８によってこの機能は部分的に達成さ
れる。表１に示されたアドレス０のようなどれか１つの
特定のラムの位置（行）がアドレスされる時、４個の信
号ビットの組の８組がラム出力に供給される。これらの
ビットは２個の支流の４個のチャンネルに対する信号を
表す。チャンネルおよび支流のアドレスによって制御さ
れる４個の８＝１のマルチプレクサ１２４．１２６．１
２８．１３０は、チャンネルデータを運ぶバイトの周波
数帯の外側の部分に付加し得る支流の選択されたチャン
ネルに関する要求された信号ビットを出力する。

マルチプレクサ回路はそれぞれがラムＩＯの４個の選択
された出力４６を受信するための８個の入力１３２乃至
１４Ｂを有する。例えば人力１３２はビットＯ乃至３を
受信し、−万人力１３４は偶数および奇数の支流のチャ
ンネルＯ乃至３のためのＡビットを表すビット１６乃至
１９を受信し、−万人力１３Ｇおよび１３８は偶数およ
び奇数番号の支流のためのチャンネル０乃至３のための
信号ビットＢを受信する。

入力１４８は第４図に示されたインバータ１５０を通し
てアドレスビット５を受信するために接続されている。

このビットはマルチプレクサ回路に奇数／偶数の支流の
情報を供給する。入力１５２および１５４は、第４図に
示されたインバータ１５６を通して供給された２個の最
小桁ビットを受信するためのラム制御回路１２の入カフ
０と接続されている。

マルチプレクサ回路は、選択された支流の選択されたチ
ャンネルのための所望されたＡ、Ｂ、Ｃ。

Ｄ信号ビットを並列に供給する出力１５８を有する。

マルチプレクサ回路の動作の例は以下の通りである。ラ
ムアドレス０が生じる時、支流０および１に関するチャ
ンネル０乃至３に属する信号ビットはラム出力に存在す
る。マルチプレクサ１２４はその人力において、支流０
のＡＯ，ＡＩ、Ａ２゜Ａ３ビットおよび支流１のＡＯ，
Ａ１．Ａ２゜Ａ３ビットを受信する。偶数の支流が入力
１４８において指示されている時、支流０のビットはマ
ルチプレクサの出力に接続するために選択される。

人力１４８において奇数の支流が指示されている時、支
流１のビットが選択される。同様の方法はＢＣ，Ｄビッ
トに関しても同様である。ＡＯ，Ａｌ。

Ａ２．Ａ３ビットの内の１つは、２ビットが４個の信号
ビットの内の１個を選択するのに使用され得るような入
力１５２および１５４上で受信されるチャンネルアドレ
ス情報に従って出力される。

ラム制御回路１２に関して上述したように、隣接した２
個の支流に関する入来データが同時に書き込まれ得るよ
うに書き込みシーケンスＷＳＥＱは２個のバイト位置だ
け遅延される。通路オーバーヘッドバイトが送信されて
いる時間中および支流ＯのチャンネルＯの送信中に支流
２６および２７に関する書き込みサイクルが完了するの
で、これは困難を呈する。その回路はなお支流２６およ
び２７に関する新しい信号を修正し書込むため、支流０
のチャンネル０に関する信号はラム１０の出力４６にお
いて利用不可能であろう。それ故に支流Ｏのチャンネル
０に属したＡ、Ｂ、Ｃ，Ｄビットは４ビットのレジスタ
に個別に貯蔵され、支流０のチャンネル０に関する信号
出力として多重化される。支流０のチャンネル０．信号
レジスタ２０はビット１５゜１１、　７．　３のそれぞ
れを受信するためにラム（０のデータ人力５０に接続さ
れた４個の入力１６０乃至１６６を有する。他の人力は
、１６ＭＨｚのクロック信号を受信するための人力１６
８．８ＭＨｚのクロック信号を受信するための人力１７
０．およびラム制御回路１２の出力５６から出力される
アドレスビット０乃至６を受信するための並列な入力１
７２を含む。入力１７４はラム制御回路１２の出力６０
から書込みシーケンスＷＳＥＱを受信するために接続さ
れており、−万人力１７６はリセット信号を受信する。

これらの入力は、支流０のチャンネル０に関する信号ビ
ットＡ、Ｂ、Ｃ，Ｄを供給する出力１８０を有する４ビ
ットのレジスタ１７８に結合している。

従って本発明はソネットフォーマットの信号を、各デー
タチャンネルと関連する信号ビットがアクセスプロダク
ト内で内部的に使用されるフォーマット内の対応するデ
ータチャンネルと関連するためにアクセスされることが
できるような信号フォーマットに変換するための信号変
換装置を提供する。すべての信号ビットはチャンネルデ
ータと関連するのに有効である。貯蔵された信号ビット
は、新しいビットがソネットフォーマットで受信される
のと同様に絶えず更新される。

表ＲＸ信号ＲＡＭ形態表（続き）表１（続き）表（続き）表（続き）表（続き）

【図面の簡単な説明】

第１図は５ＴＳ−１ソネツトフレームのフォーマットを
示している。第２図はＤＳＩ送信ラインのペイロードマツプを示して
いる。第３図はソネット同期ペイロードエンベロープ（ＳＰＥ
）の一部分および連続的なソネットフレームに関する信
号ビットの関係が示されている。第４図は本発明を示したブロック図である。第５図は本発明のランダムアクセスメモリー（ＲＡＭ）
の概略図である。第６図は信号レジスタ回路を示した概略図である。第７図はラム制御回路を示した概略図である。第８図は書込み修正マルチプレクサの概略図である。第９図は信号出力マルチプレクサ回路の概略図である。第１０図はレジスタ回路の概略図である。ＩＯ−・・ラム、１２・・・ラムコントローラ、１４・
・・信号レジスタ回路、ｉ６・・・書込み修正マルチプ
レクサ回路、１７・・・フレームデコーダ、１８・・・
出力マルチプレクサ、２０・・・貯蔵用レジスタ回路、
２２・・・ラム、２４・・・ラム、３４・・・マルチプ
レクサ、９６・・・レジスタ、９８・・・レジスタ、１
００・・・レジスタ、１２４．１２Ｂ、１２８゜１３０
・・・マルチプレクサ、１５０．１５６・・・インバー
タ、１７８・・・レジスタ。

Claims

【特許請求の範囲】

（１）高周波ソネットフォーマット搬送波をインターフ
ェイスし、より低い周波帯幅の搬送波を有する支流と関
連するチャンネルにデータを送信するための装置におい
て、ソネットフォーマット信号ビットを、その各グループが
特定の送信チャンネルと関連するような信号ビットのグ
ループに変換する手段を具備していることを特徴とする
装置。
（２）変換手段が、ソネット信号バイトから信号ビット
を読取る手段と、ソネット信号バイトから読取られた信号ビットを貯蔵す
る手段と、前記の貯蔵手段から特定のチャンネルと関連した信号ビ
ットを読取り、出力において前記のビットを供給する手
段とを具備していることを特徴とする請求項１記載の装
置。
（３）貯蔵手段が、特定の支流の４個の連続したチャン
ネルに関する類似した４個のビットの組が前記の貯蔵手
段の１個のアドレスに貯蔵されるような準ソネットフォ
ーマットでビットを貯蔵し、それによってビットがソネ
ット信号バイトから読取られるような４ビットの組に貯
蔵されるのでビットを貯蔵手段に書き込むための書き込
み動作が簡易化される請求項２記載の装置。
（４）２個の連続した支流に関する信号ビットの組が同
一のアドレスに貯蔵される請求項３記載の装置。
（５）読取り手段が、貯蔵手段のアドレスに貯蔵された
すべてのビットを読取る手段と、前記の支流の１つからのビットおよび前記のアドレスに
貯蔵された前記の４個のチャンネルの内の１個からビッ
トを選択するために貯蔵手段から読取られるビットを多
重化する手段とを具備していることを特徴とする請求項
４記載の装置。
（６）前記の貯蔵手段に貯蔵された信号ビットを更新す
る手段を付加的に含む請求項４記載の装置。
（７）更新する手段が、ソネット送信内の２個の支流を
表す２個の連続したソネット信号バイトから読取られる
信号ビットを一時的に貯蔵する手段と、前記の貯蔵手段に貯蔵された信号ビットにおける読取り
書込み修正動作を実行し、それによって特定の貯蔵アド
レス内の信号ビットが読取られ、前記のビットが一時的
な貯蔵手段内の信号ビットによって修正され、修正され
たビットが貯蔵手段に読み戻される手段を具備している
ことを特徴とする請求項６記載の装置。
（８）読取り書込み修正動作が２個の連続したソネット
バイトの貯蔵された信号ビットを同時に更新することを
可能にするために２個のバイト位置だけ遅延される、支
流０のチャンネル０に関する信号ビットを貯蔵するため
のレジスタ回路を付加的に具備し、そのためこれらのビ
ットが支流０のチャンネル０に含まれたデータとの関連
のために読み出され、一方２個の最も高順位の支流の信
号に関する読取り書込み修正動作が完了される請求項７
記載の装置。
（９）２個の連続した支流の信号ビットのための一時的
な貯蔵手段が、偶数の支流の信号ビットを貯蔵するための２個の４ビッ
トのレジスタと、奇数の支流の信号ビットを貯蔵するための１個の４ビッ
トのレジスタとを具備していることを特徴とする請求項
７記載の装置。
（１０）貯蔵手段が少なくとも３２×７８ビットのサイ
ズであるランダムアクセスメモリを含む請求項４記載の
装置。
（１１）ラムが３２×９６ビットの容量を有する標準サ
イズのラム回路の形態である請求項１０記載の装置。
（１２）ソネット信号バイトから読取られる信号ビット
を貯蔵するためのレジスタ手段と、信号ビットを貯蔵するための記憶手段と、記憶手段から信号ビットを読み取る手段と、レジスタ手
段に貯蔵された信号ビットにより記憶手段から読取られ
る信号ビットを修正するマルチプレクサ手段と、修正された信号ビットを前記の記憶手段に書き戻すため
の手段と、前記の記憶手段から読取られた信号ビットから、特定の
支流およびチャンネルと関連したビットを選択するため
のマルチプレクサ手段とを具備していることを特徴とす
る、支流と関連したチャンネルでデータが送信されるソ
ネット送信システムにおいて使用され、ソネットフォー
マットの信号を各チャンネルに関する信号ビットが互い
に関連している信号フォーマットに変換するための信号
変換装置。
（１３）記憶手段が、特定の支流の４個の連続したチャ
ンネルに関する類似した４個のビットの組が前記の貯蔵
手段の１個のアドレスに貯蔵されるような準ソネットフ
ォーマットで信号ビットを貯蔵し、それによってビット
がソネット信号バイトから読取られる４ビットのグルー
プに貯蔵されることによってビットを貯蔵手段に書き込
むための書込み動作が簡易化される請求項１２記載の信
号変換装置。
（１４）登録手段が、偶数番号の支流の信号ビットを貯
蔵するための２個の４ビットレジスタおよび奇数番号の
支流の信号ビットを貯蔵するための１個の４ビットのレ
ジスタを含む請求項１２記載の信号変換装置。
（１５）記憶手段から読取られた信号ビットを更新する
ために、マルチプレクサ手段がレジスタ手段からの信号
ビットと記憶手段から読取られた信号ビットを結合させ
る請求項１２記載の信号変換装置。
（１６）連続したソネット信号バイトから信号ビットを
読取り、偶数および奇数番号の支流に関する信号が一時的に貯蔵
されるように、少なくとも２個の連続した信号バイトに
関する前記のソネット信号ビットを一時的に貯蔵し、２個の隣接した支流の４個のチャンネルに関する信号ビ
ットが単一の貯蔵アドレスに貯蔵されるようなタイプの
信号貯蔵手段のアドレスから信号ビットを読取り、貯蔵手段から読取られた信号ビットを、一時的な貯蔵手
段に貯蔵された信号ビットを修正し、修正された信号ビ
ットを貯蔵手段に書き込み、それによって貯蔵された信
号ビットが更新され、特定のチャンネルに関連する４個
の信号ビットが貯蔵手段から読取られるように、貯蔵手
段のアドレスから読取られたビットから特定の支流およ
びチャンネルに関する信号ビットを選択する段階を含む
、データが支流に関連したチャンネルに送信され、ソネ
ットフォーマットされた信号をチャンネルに関する信号
ビットが互いに関連している信号フォーマットに変換す
るためのソネット送信システムの使用方法。