JP2928070B2 - 接続交換装置及びその制御方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電気通信交換に関す
る。

【０００２】

【従来の技術】時分割多重（ＴＤＭ）回路交換（スイッ
チング）技術は、かなり以前から広く商用に供されてき
ている。一般的な従来のＴＤＭ配置の中心になるもの
は、予め定められた数のタイムスロット（ＴＳ）に分割
された「フレ−ム」という概念である。フレ−ムは、固
定の予め定められた持続時間を有し、個々の同じフレ−
ムが順次、交互に引き続いて出現する。

【０００３】すなわち、各タイムスロットが固定の頻度
（周波数）又はレート（以下、フレ−ムレートという）
で繰り返される。例えば、もしフレ−ムが１２５μｓｅ
ｃの持続時間を有するとすると、各タイムスロットは１
／（１２５ｘ１０^-6）ｓｅｃ＝８ＫＨｚのレートで繰り
返される。

【０００４】各通信フレ−ムが１個以上のタイムスロッ
トに割り当てられ、タイムスロットが出現するとチャン
ネルがＴＤＭ媒体上にデータを載せ、及び／またはＴＤ
Ｍ媒体からデータを取り除くことが可能となる。ＴＤＭ
媒体は、例えば通信リンク又は交換（スイッチ）構造で
ある。

【０００５】異なる通信チャンネルのトラフィックは、
ＴＤＭ媒体上でインタリーブされる。もし単一フレ−ム
内の複数の非隣接タイムスロットが１個のチャンネルに
割り当てられた場合、このチャンネルのトラフィックも
各フレ−ム内で他のチャンネルのトラフィックとインタ
リーブされる。

【０００６】近年、広帯域通信の移送（トランスポー
ト）についての基準化が進展してきている。このなかに
は、「同期光ネットワ−ク」（ＳＯＮＥＴ）及び類似の
「同期ディジタル階層」（ＳＤＨ）の基準がある。ＳＯ
ＮＥＴ及びＳＤＨに基づく同期移送設備において予想さ
れる成長発展によって、より効率的な同期交換構造のア
ーキテクチャの必要性に対する要求が支援される。

【０００７】モジュラーバイトをインタリーブしたＳＯ
ＮＥＴの構造は、同期移送信号レベル１（ＳＴＳ−１）
フォーマットに基づいており、オーバヘッドとペイロー
ドとを合わせたレートは５１.８４０Ｍｂ（メガビッ
ト）／ｓ になる。ＳＴＳ−１フレ−ムは、９０コラム
ｘ９列のバイト、すなわち８１０バイトから構成され、
フレ−ムレートは１２５μｓである。

【０００８】フレ−ムの最初の３コラムは、トランスポ
ート・オーバヘッド（ＴＯＨ）専用で、残りの８７コラ
ムは、うちパス・オーバヘッド（ＰＯＨ）専用の１コラ
ムを含みペイロード搬送用である。これらペイロード用
の８７コラムは、同期ペイロード・エンベロープ（ＳＰ
Ｅ）を構成する。しかし、ＳＰＥはフレ−ム境界線を越
えることができ、移送設備の半同期特性に合わせるよう
に１個以上の隣接するフレ−ムのペイロード搬送部分の
どこへでも浮動することが許される。

【０００９】ＳＴＳ−１レートより低いレートの切り換
えについては、交換装置（スイッチ）は、パス・オーバ
ヘッドがトランスポート・オーバヘッドに続く最初のコ
ラムに位置を整合されているものと仮定して動作を行
う。

【００１０】スーパＳＴＳ−１信号（ＳＴＳ−Ｎ）が、
Ｎ個の連続ＳＴＳ−１信号をバイト多重化することによ
って形成され、結果として得られる帯域幅は、ＳＴＳ−
１レートの帯域幅のＮ倍である。反対に、サブＳＴＳ−
１信号は、仮想支流（ＶＴ）内を移送される。仮想支流
については現在、４種類の大きさ（サイズ）が定義され
ている。すなわち、ＶＴ１.５（１.７２８Ｍｂ／ｓ）、
ＶＴ２（２.３０４Ｍｂ／ｓ）、ＶＴ３（３.４５６Ｍ
ｂ／ｓ）、及びＶＴ６（６.９１２Ｍｂ／ｓ）である。

【００１１】ＶＴを混合状態で受け入れられるように、
ＶＴ構造のＳＴＳ−１の同期ペイロード・エンベロープ
は、７種類のＶＴグループに分割される。これらのＶＴ
グループは各々、９列からなるフレ−ム構造の１２コラ
ムを占め、このうち２コラムは不使用状態とされる（ス
タッフコラムと称する）。１つのＶＴグループには、４
個のＶＴ１.５、 ３個のＶＴ２、２個のＶＴ３、又は１
個のＶＴ６を含む。スーパＳＴＳ及びサブＳＴＳ信号は
いずれも１２５μｓのフレ−ムレートを保持する。

【００１２】図２に、図示例としてＳＴＳ−１２フレ−
ムの構成を３次元で表現した説明図を示す。図中、１２
個のＳＴＳ−１を表す１２個の垂直平面があり、各垂直
平面は、９０コラムと９列とからなり、合計バイト数は
９７２０バイトである。垂直コラムについては、グルー
プ分けして仮想支流（ＶＴ）を形成する。例えば、図２
の、等間隔に位置する４個のコラムは、位置＃３にある
ＶＴ２を表す。

【００１３】ＶＴ２は図示のように等間隔の４個のコラ
ムを必要とするが、ＶＴ１.５ では３個、ＶＴ３では６
個、ＶＴ６では１２個の等間隔のコラムをそれぞれ必要
とする。最後に、ＤＳ−０は６４Ｋｂ（キロビット）／
ｓのレートに対応し、１個の列及びコラム内の単一バイ
トで表される。ＳＴＳ−１当り最大７７４個のＤＳ−０
があり、そのうちのいくつかは、更に別のオーバヘッド
機能に用いられる。トラフィック・トランスポートには
７５６個のＤＳ−０が利用可能である。

【００１４】

【発明が解決しようとする課題】ＳＴＳ−Ｎフレ−ムを
構成する３個のサブレート、すなわちＳＴＳ−１、Ｖ
Ｔ、及びＤＳ−０、は、各々が３個のサブレートのうち
の１個に専用となる３個の別個の交換構造を用い、互い
に無関係に独立させて切り換えを行ってもよい。しかし
この方法では、用いられる装置の数の面で効率が悪い。

【００１５】すなわち、サブレートを分離するために交
換構造の入力部でデマルチプレクサを必要とし、各サブ
レートに別個の交換構造を要し、切り換えられたサブレ
ートを結合してＳＴＳ−Ｎフレ−ムに戻すために交換構
造の出力部でマルチプレクサを必要とする。したがっ
て、全てのサブレートに対して単一の交換構造を用いる
ことが好ましい。

【００１６】１個のＳＴＳ−Ｎフォーマット内で多数の
レートを切り換え可能な交換構造が得られたとしても、
更に、このような交換構造を通して多レートの呼を効率
よくセットアップするという問題がある。対応策の１つ
としては、与えられた帯域幅の呼を多数のＤＳ−０呼と
して取り扱う方法がある。この方法は柔軟性のある方策
ではあるが、パス探索とパスセットアップとを各ＤＳ−
０呼について個々に行わなければならないという欠点が
ある。

【００１７】例えば、単一のＳＴＳ−１呼に対して、８
１０回もの別個のパス探索と制御メモリセットアップと
を必要とする。このことは、パス探索に要する時間量と
個々のパスのセットアップに要する制御通信数との両方
の面で効率が悪い。したがって、これに付随して、多レ
ート用途において効率のよい処理ができるように構成さ
れた交換（スイッチ）素子が必要とされるという問題が
ある。

【００１８】

【課題を解決するための手段】上記の問題は、本発明の
原理に基づく、以下に述べる交換素子及びその制御方法
によって解決され、技術的進歩が得られる。すなわち、
時分割多重タイムスロットフレ−ムの１個のタイムスロ
ットに対応する最も低いデータレートと、このフレ−ム
内の複数のタイムスロットに対応する少なくとも１個の
より高いデータレートと、からなるデータレート階層を
有する接続を切り換えるための交換素子及びその制御方
法である。複数ののタイムスロットは、本発明の実施の
容易さから予め定義された間隔を有することが好まし
い。

【００１９】概略的には、本発明の一態様によれば、よ
り高いデータレート（又は単に、レート）の接続を複数
の別個の最も低いレートの接続としてセットアップする
のでなく、接続は、接続設立を要求するコマンドによっ
て指定される単一タイムスロットから定められる。

【００２０】タイムスロットセットに対応する制御メモ
リ内の記憶位置が定められ、これらの記憶位置は、この
接続を定義する情報を記憶するために用いられる。次
に、制御メモリからの、記憶された接続を定義する情報
の読み出しに応答して、このより高いデータレートを有
する接続を設立するように交換素子を作動させる。

【００２１】具体的例示として、交換素子は、タイムス
ロット（ＴＳ）入替え装置、又は時間多重空間交換（ス
イッチ）素子として作動する。前者の場合、指定される
単一タイムスロットは、具体例としては、出力タイムス
ロット及びこれに対応しそこへマッピングされる元の入
力タイムスロットによって指定される。後者の場合、指
定される単一タイムスロットは、具体例としては、出力
タイムスロット及びこれに対応するポ−トによって指定
される。

【００２２】更に、最も低いデータレートの接続が、こ
の最も低いデータレートの接続を要求するコマンドによ
って指定される、フレ−ム内の単一タイムスロットを用
いて、交換素子を通して設立される。必要な接続情報を
記憶するために、対応する制御メモリ記憶位置が用いら
れる。この接続情報は、この最も低いレートの接続を設
立するように交換素子を作動させるために読み出され
る。

【００２３】具体的例示として、交換素子は、ＴＳ入替
え装置であり、制御メモリ記憶位置は、ＴＳ入替え装置
の出力タイムスロットに対応し、接続を定義する情報
は、ＴＳ入替え装置の入力タイムスロットを識別する。
別の例としては、交換素子は、複数の第１の（例えば入
力）ポ−トと１個の第２の（例えば出力）ポ−トとを有
する時間多重空間交換（スイッチ）素子であり、制御メ
モリ記憶位置は交換素子の出力タイムスロットに対応
し、接続を定義する情報は、第１のポ−トのうちの１個
のポ−トを識別する。

【００２４】具体的例示として、制御コマンドが、時分
割多重フレ−ム内で予め定義された間隔の複数のタイム
スロットに対応するデータレートを指定し、出力タイム
スロット、及び、ＴＳ入替え装置の場合にはこれに対応
する入力タイムスロットが、予め定義された間隔に応じ
て定められる。下に述べる実施例においては、時分割多
重フレ−ムは、ＳＴＳ−１２フレ−ムであり、データレ
ート階層は、１個のＳＴＳ−１レート、複数のＶＴレー
ト、及び１個のＤＳ−０レートからなる。

【００２５】本発明の別の一態様によれば、データレー
ト階層のデータレートを切り換えるための交換素子（例
えばＴＳ入替え装置として機能する）が、スーパフレ−
ムの各タイムスロットに対応する第１のダブルバッファ
・データメモリ記憶位置と、予め定義されたフレ−ムの
各タイムスロットに対応する第２のダブルバッファ・デ
ータメモリ記憶位置と、最も低いデータレートとより高
いデータレートとにおける交換接続を定義するための制
御メモリ手段とからなる。

【００２６】第１のダブルバッファ・データメモリ記憶
位置に対する読み出し及び書き込みは、スーパフレ−ム
に応じて入れ替わる。すなわち、データメモリ記憶位置
の或るバッファが、最初のスーパフレ−ムの間に書き込
まれ、これらの記憶位置の別のバッファが、この最初の
スーパフレ−ムの間に読み出される。しかし、次のスー
パフレ−ムの間は、前者のバッファから読み出しが行わ
れ、後者のバッファへ書き込みが行われる。最も重要な
ことは、第２のダブルバッファ・データメモリ記憶位置
に対する読み出し及び書き込みが、フレ−ムに応じて入
れ替わることである。

【００２７】制御メモリに記憶されている交換接続の定
義に基づいて、最も低いデータレートにおける交換接続
を行うように第１のダブルバッファ・データメモリ記憶
位置から情報が読み出され、より高い低いデータレート
における交換接続を行うように第２のダブルバッファ・
データメモリ記憶位置から情報が読み出される。

【００２８】具体的例示として、同様に、最も低いデー
タレートにおける交換接続を行うように、第１のダブル
バッファ・データメモリ記憶位置に情報が書き込まれ、
より高い低いデータレートにおける交換接続を行うよう
に、第２のダブルバッファ・データメモリ記憶位置に情
報が書き込まれる。或る実現例においては、全ての情報
が、第１及び第２の両データメモリ記憶位置へ書き込ま
れる。

【００２９】一実施例においては、第１及び第２のダブ
ルバッファ・データメモリ記憶位置が、別個のダブルバ
ッファ・データメモリ内に物理的に位置する。又、別の
実施例においては、第１及び第２のダブルバッファ・デ
ータメモリ記憶位置が、１個のダブルバッファ・データ
メモリ内に物理的に位置し、第２のダブルバッファ・デ
ータメモリ記憶位置が、前記第１のダブルバッファ・デ
ータメモリ記憶位置のサブセットである。

【００３０】この別の実施例の一変形としては、第２の
ダブルバッファ・データメモリ記憶位置が、Ｎ個のバッ
ファを有し、ここにＮは２より大きい整数であり、第２
のダブルバッファ・データメモリ記憶位置の、Ｎ個から
なる１連のバッファと、第１のダブルバッファ・データ
メモリ記憶位置のバッファとが、ダブルバッファ・デー
タメモリにおける同じ物理的位置を占める。１連のバッ
ファのうちの個々のバッファの読み出しが行われる間
に、これら１連のバッファのうちのこの読み出しが行わ
れるバッファに直ちに続くバッファへの書き込みが行わ
れる。

【００３１】本発明の更に別の一態様によれば、交換素
子が、（ａ）スーパフレ−ム及び（ｂ）このスーパフレ
−ム内のフレ−ムのうちの異なるサイズのフレ−ム、の
うちの異なる各１個に各々が対応する複数のデータメモ
リ手段からなる。

【００３２】重要なのは、各データメモリが、このスー
パフレ−ム及びこれら異なるサイズのフレ−ム、のうち
の対応するものの個々のフレ−ム周期の間、その内部に
情報が書き込まれ且つこのスーパフレ−ム及びこれら異
なるサイズのフレ−ム、のうちの対応するもののフレ−
ム周期であって上記個々のフレ−ム周期に直ちに続くフ
レ−ム周期の間、その内部に書き込まれた情報が読み出
されることである。

【００３３】このスーパフレ−ムとその中に含まれるフ
レ−ムとに含まれる、受信された情報は、複数のダブル
バッファ・データメモリ手段のうちの対応するダブルバ
ッファ・データメモリ手段内へ書き込まれる。複数のダ
ブルバッファ・データメモリ手段によって共用される制
御メモリのような、制御メモリ手段が、入スーパフレ−
ムのタイムスロットを出スーパフレ−ムのタイムスロッ
トへマッピングする。

【００３４】このマッピングは、出スーパフレ−ムとそ
の中に含まれるフレ−ムとの内へ、複数のダブルバッフ
ァ・データメモリ手段のうちの対応するダブルバッファ
・データメモリ手段から情報を読み出すことによって行
われる。

【００３５】メモリ記憶位置からの読み出しは、互いに
連続する交換素子出力タイムスロットのデータレートの
うちの対応するデータレートの変化によって、第１及び
第２のダブルバッファ・データメモリ記憶位置の間で入
れ替わる。具体的例示として、同様に、メモリ記憶位置
への書き込みが、互いに連続する交換素子入力タイムス
ロットのデータレートのうちの対応するデータレートの
変化によって、第１及び第２のダブルバッファ・データ
メモリ記憶位置の間で入れ替わる。

【００３６】具体的例示として、制御メモリ手段が、個
々の交換素子出力タイムスロットについて、データレー
ト階層のうちのこのタイムスロットに対応するデータレ
ートを表示する。

【００３７】この表示に応答して、制御メモリ手段が表
示するより低いデータレートの対応する出力タイムスロ
ットの間、このスーパフレ−ムに対応するダブルバッフ
ァ・データメモリ記憶位置から情報が読み出され、その
間に、制御メモリ手段が表示するより高いデータレート
の対応する出力タイムスロットの間、このスーパフレ−
ムに対応するダブルバッファ・データメモリ記憶位置か
ら、情報が読み出される。

【００３８】更に、具体的例示として、制御メモリ手段
が、入力タイムスロットについて、同様な表示を行い、
この表示に応答して、これら入力タイムスロットの間、
対応するダブルバッファ・データメモリ記憶位置のどれ
かに情報が書き込まれる。

【００３９】本発明の又更に別の一態様によれば、交換
素子の制御メモリ手段が、出スーパフレ−ムの各タイム
スロットに対応する各１個の異なる制御メモリ記憶位置
を有する。ＴＳ入替え交換素子の場合は、各制御メモリ
記憶位置の内容が、対応する交換素子出力タイムスロッ
トの各出現の間、どの入力タイムスロットが、対応する
出力タイムスロットに接続されるべきかを表示する。

【００４０】時間多重空間交換素子の場合は、各制御メ
モリ記憶位置の内容が、対応する交換素子出力タイムス
ロットの各出現の間、どの第１の（例えば、入力）タイ
ムスロットが、交換素子の、対応する出力タイムスロッ
トに接続されるべきかを表示する。最も低いデータレー
トとより高いデータレートとにおける接続を行うよう
に、異なるタイムスロット間隔の間、制御メモリ記憶位
置のうちの異なる記憶位置の内容が用いられる。

【００４１】交換素子は更に、階層内の選択されたデー
タレートに対応する個々の交換接続を定義するように制
御メモリ手段をプログラミングするための配置を有す
る。

【００４２】このプログラミングするための配置は、出
力スーパフレ−ムにおける選択されたレートに対応する
各フレ−ム（スーパフレ−ムを含む）内の個々の交換接
続に対応する交換素子出力タイムスロットの出現を検出
し、検出された出力タイムスロットに対応する制御メモ
リ記憶位置に、この制御メモリ記憶位置に対応する出力
タイムスロットの各出現の間、出力タイムスロットに接
続すべき、入力タイムスロットのうちの１個のタイムス
ロット、又は第１のポ−トのうちの１個のポ−トのいず
れかを指定する情報を書き込む。

【００４３】本発明の１つ以上の態様に基づいて構成さ
れ作動する交換システムにおいては、データレート階層
が単一の共用交換構造によって切り換えられる。しか
も、各データレートの受ける遅れは、その対応するフレ
−ムレートに比例する交換遅れだけである。このこと
は、データレートが高いほど受ける交換遅れが少ないこ
とを意味する。

【００４４】望む接続に必要とされるのは、ただ１個の
タイムスロットの指定だけである。より高いレートの接
続に必要な他のタイムスロットは、これによって自動的
に定められ、制御メモリはこれに合わせて自動的にプロ
グラミングされる。したがって、接続のプログラミング
が簡単になる。又、同じ１個の交換素子内の複数のデー
タメモリが制御メモリを共用するので、望む接続のアー
キテクチャとプログラミングも簡単になる。

【００４５】同じ接続アーキテクチャを異なる形式の交
換素子にも使用できるので、アーキテクチャが更に簡単
化される。そして、制御アーキテクチャが一般化される
ため、異なる交換素子が制御回路を部分的に共用できる
ので、結果として、更なる簡単化、回路パックの小形
化、及びコスト削減が得られる。

【００４６】以下、図面に基づく実施例の詳細説明によ
り、本発明についての上記及びその他の利点及び特長を
明らかにする。

【００４７】

【実施例】図１は、本発明に基づく一事例としてのＳＯ
ＮＥＴ（同期光ネットワ−ク）交換システム１００のブ
ロック図である。このシステム１００は、時間ー空間ー
時間（Ｔ−Ｓ−Ｔ）形式のものであり、６４個の入力Ｔ
Ｓ入替え装置（ＴＳＩ）１３１が、弾性記憶装置１２１
とそのリンク１６１とを介してシステム入力リンク１１
１に接続される。

【００４８】又、中央の６４×６４時間多重交換装置
（ＴＭＳ）１２０が入力ＴＳ入替え装置１３１の出力リ
ンク１７１に接続され、６４個の出力ＴＳ入替え装置
（ＴＳＩ）１４１が、時間多重交換装置出力リンクでも
ある入力リンク１８１とシステム出力リンク１５１とに
接続される。

【００４９】入力ＴＳ入替え装置１３１は各々、弾性記
憶装置１２１によって整合された後にそれぞれの入力リ
ンク１６１上を入来する９７２０バイトのＳＯＮＥＴ
ＳＴＳ−１２フレ−ム（図２）を受け入れる。中央の制
御処理装置１１０がシステム１００を制御し、特に、こ
のシステムを通してパス探索を行い、パス探索の結果に
基づき種々の交換素子（ＴＳ入替え装置、時間多重交換
装置）を制御する。

【００５０】Ｎ×Ｎ交換構造においては、「阻止閉塞
（ブロッキング）が厳密に不発生」の作動状態を得るに
は交換構造を通して２Ｎ個のパスが必要であることが技
術的によく知られている。又、Ｔ−Ｓ−Ｔ交換構造を通
してこの２Ｎ個のパスを得るために、Ｔ−Ｓ−Ｔステー
ジを重複させ、２個の同じ交換構造を並行して作動させ
ることも技術的に周知である。本説明においてはこの重
複構造を仮定するが、説明が不必要に複雑になるのを避
けるため、図１には示してない。

【００５１】前に述べたように、図２はＳＯＮＥＴ Ｓ
ＴＳ−１２フレ−ムのマップである。これに含まれる１
２個のＳＴＳ−１２フレ−ムの各々の９０個のコラムに
は、４個のオーバヘッドコラム（コラム０〜３）と２個
のスタッフコラム（コラム３２および６１）とが含まれ
る。図２は更に、単一のＶＴ２仮想支流に用いられる４
個のコラムをも示す。

【００５２】これら４個のコラムは、２１個のコラム
（スタッフコラムを除く）による均一な間隔で配置され
ている。他の仮想支流レート ＶＴ１.５、ＶＴ３、ＶＴ
６もこのフォーマット内に収容される。１個の単一のＤ
Ｓ−０（６４ｋｂ／ｓ）チャンネルは、ＳＴＳ−１２フ
レ−ムの単一バイトを表す。

【００５３】図２において、９７２０バイトからなる単
一の１２５μｓのフレ−ムが、図中右側に示すような伝
送順序（１−２−３）で３次元に示されていることに注
意されたい。

【００５４】すなわち、１２個のＳＴＳ−１フレ−ム
が、バイト毎にインタリーブする手法で伝送される。各
ＳＴＳ−１フレ−ムの同じ列で同じコラムのの１バイト
が順次に伝送され、これに各ＳＴＳ−１フレ−ムの同じ
列で次のコラムの１バイトが続く。各ＳＴＳ−１フレ−
ムの或る列の各コラムの１バイトが伝送され終ると、伝
送は各ＳＴＳ−１フレ−ムの次の列の最初のコラムに進
み、以下このプロセスを繰り返す。

【００５５】図１に戻って、各入力ＴＳ入替え装置１３
１は、弾性記憶装置１２１から受信されたＳＴＳ−１２
フレ−ムの９７２０個のバイト、すなわちタイムスロッ
トのうちの任意のタイムスロットを時間多重交換装置１
２０への時間多重リンク上の別の任意のバイト、すなわ
ちタイムスロットへ切り換える能力を有する。タイムス
ロットの入れ替えは全て、個々のＳＴＳ−１２フレ−ム
の境界以内で行われる。各出力ＴＳ入替え装置も同様の
能力を有する。

【００５６】ＳＯＮＥＴ ＳＴＳ−１２のフォーマット
は、内部伝送のために各８バイトに１個の奇偶検査ビッ
ト（パリティビット）が付け加えられるほかは、システ
ム１００内で内部的に維持される。

【００５７】図３に、図１の入力又は出力ＴＳ入替え装
置１３１又は１４１の第１の実施例を示す。図示のよう
に、ＴＳ入替え装置１３１又は１４１は、３個のデータ
バッファメモリ３０１〜３０３を有する。これらのデー
タバッファメモリ３０１〜３０３は各々、ダブルバッフ
ァ付きで、２個のバッファ３１１、３１２を有し、一方
のバッファに対して書き込みが行われる間に他方のバッ
ファに対して読み出しが行われる。これら２個のバッフ
ァの書き込みと読み出しは時間によって入れ替わる。

【００５８】各データバッファメモリ３０１〜３０３
は、そのデータ入力部をそのＴＳ入替え装置の入力リン
ク１６１又は１８１に接続されて、各入ＳＴＳ−１２フ
レ−ムの全バイトを受信する。個々のＴＳ入替え装置の
３個のデータバッファメモリ３０１〜３０３のデータ出
力は、選択装置３０４の入力部に接続され、選択装置３
０４の出力は、ＴＳ入替え装置の出力リンク１７１又は
システム出力リンク１５１に接続される。

【００５９】どの時点においても、１個のＴＳ入替え装
置の３個のデータバッファメモリ３０１〜３０３ののう
ちのどれか１個が選択装置３０４によってそのＴＳ入替
え装置の出力として選択される。各ＴＳ入替え装置１３
１又は１４１のデータバッファメモリ３０１〜３０３及
び選択装置３０４は、制御メモリ３０５に制御されて作
動する。

【００６０】ＴＳ入替え装置１３１又は１４１のデータ
バッファメモリ３０１〜３０３は各々、異なる１形式の
伝送レートをサポートする。バッファメモリ３０１はＤ
Ｓ−０レートを、バッファメモリ３０２はＶＴレート
を、そしてバッファメモリ３０３はＳＴＳ−１レート
を、それぞれサポートする。レートが異なると異なるバ
ッファ量が必要となり、したがってデータバッファメモ
リ３０１〜３０３は各々、異なる深さを有することとな
る。

【００６１】例えば、或る特定のＤＳ−０チャンネル
は、ＳＴＳ−１２フレ−ムのデータストリーム中に、９
７２０バイト毎にただ１回だけ現れる。このため、デー
タバッファメモリ３０１はＳＴＳ−１２フレ−ム全部を
バッファする必要があり、したがってデータバッファメ
モリ３０１のバッファ３１１、３１２は９７２０バイト
の深さを有する。

【００６２】或る特定のＶＴチャンネルは、ＳＴＳ−１
２フレ−ムのデータストリーム中に少なくとも１２個の
ＳＴＳ−１のうちの１個のＳＴＳ−１の各列毎に１回、
すなわち少なくともＳＴＳ−１２を構成する各水平列面
毎に１回現れる。このためデータバッファメモリ３０２
はこのような１水平面をバッファする必要がある。

【００６３】このような水平面は各々、１２個（１個が
各ＳＴＳ−１に対応）×８６個（１個がオーバヘッドコ
ラム及びスタッフコラムを除く各コラムに対応）、すな
わち１００８個のバイトからなる。したがって、各バッ
ファ３１１、３１２は１００８バイトの深さを有する。

【００６４】最後に、或る特定のＳＴＳ−１チャンネル
は、ＳＴＳ−１２フレ−ムのデータストリーム中に、各
１２番目のバイト毎に現れる。このため、データバッフ
ァメモリ３０３は１個のＳＴＳ−１２フレ−ムの１２バ
イトをバッファする必要がある。したがって、各バッフ
ァ３１１、３１２は１２バイトの深さとなる。

【００６５】理解し易くするために、制御メモリ３０５
に制御されて作動するデータバッファメモリ３０１を、
９７２０バイトのフレ−ム（図２中、ＳＴＳ−１２又は
ＤＳ−０フレ−ム３０として示す）に対するＴＳ入替え
装置１３１又は１４１を実現するメモリと考える。

【００６６】又、データバッファメモリ３０２を、１０
０８バイトのフレ−ム（図２中、ＶＴフレ−ム４０とし
て示す）に対するＴＳ入替え装置１３１又は１４１を実
現するメモリと考え、更に、データバッファメモリ３０
３を、１２バイトのフレ−ム（図２中、ＳＴＳフレ−ム
５０として示す）に対するＴＳ入替え装置１３１又は１
４１を実現するメモリと考える。

【００６７】完全ＳＴＳ−１２スーパフレ−ムのレート
が１２５μｓであるので、データバッファメモリ３０１
の、ＤＳ−０レートのトラフィックに対するバッファ動
作による遅れ（バッファ遅れ）は、１２５μｓである
が、データバッファメモリ３０２により生じるＶＫレー
トのトラフィックに対するバッファ遅れは、わずか１／
９.１２５μｓ に過ぎない。

【００６８】又データバッファメモリ３０３により生じ
るＳＴＳ−１レートのトラフィックに対するバッファ遅
れは、わずか１／８１０.１２５μｓ に過ぎない。これ
は、全てのトラフィックレートに対して、完全フレ−ム
についてのレートの遅れが少なくとも１２５μｓある従
来のバッファ遅れに対して顕著な改善となる。

【００６９】上記の例では９７２０個のタイムスロット
を有するＳＴＳ−１２フレ−ムをＳＴＳ−１、ＶＴ、及
びＤＳ−０フレ−ムからなるスーパフレ−ムとして説明
したが、これと同等な別の用語法によりＳＴＳ−１２を
フレ−ムと呼び、ＳＴＳ−１、ＶＴ、及びＤＳ−０をサ
ブフレ−ムと呼ぶこともできる。説明を分かりやすくす
るために、以下、ＳＴＳ−１２、ＳＴＳ−１、ＶＴ、Ｄ
Ｓ−０を全て単に、フレ−ムと呼ぶこととする。

【００７０】図４〜図６は集合体として、図３のＴＳ入
替え装置１３１又は１４１の第１の実現例の回路図を構
成する。図４の部分は、制御メモリ３０５のアドレス生
成装置として作動する種々のフレ−ムバイト（すなわち
タイムスロット）カウンタを示す。入力ＴＳ入替え装置
１３１によって受信されるバイトは、８個のビットから
なるが、内部のタイムスロットは更に９番目として付加
されるパリティビットからなる。

【００７１】これに基づき、９ビットからなるバイトク
ロックＣＬＫ／９信号回線５２０が４個のタイムスロッ
ト（ＴＳ）カウンタの駆動に用いられる。これら４個の
カウンタは、モジューロ（ＭＯＤ−）１２カウンタ５０
１、ＭＯＤ−９０カウンタ５０２、ＭＯＤ−１００８カ
ウンタ５０６、及びＭＯＤ−９７２０カウンタ５１１か
らなる。これらのカウンタは、各ＳＴＳ−１２又はＤＳ
−０フレ−ム３０の終端でＦＲＭ信号回線５２１からの
信号によってリセットされる。

【００７２】ＭＯＤ−１２カウンタ５０１は、４ビット
のＳＴＳ ＡＤＤＲＥＳＳ信号を生成し、カウントがそ
の終端カウントに達すると、ＳＴＳフレ−ム５０の終端
においてフリップフロップ５０４をトグルさせ且つＭＯ
Ｄ−９０カウンタ５０２を使用可能化するための終端カ
ウント（ＴＣ）信号を生成する。フリップフロップ５０
４はこの信号に応答してＳＴＳ＿ＦＲＭ信号を生成す
る。

【００７３】上記に基づき、ＭＯＤ−９０カウンタ５０
２は、ＳＴＳ−１フレ−ムフォーマット（図２）の９０
個のコラムをカウントし、対応するＣＯＬ信号を生成す
る。カウントが終端カウントに達すると、ＭＯＤ−９０
カウンタ５０２は終端カウント信号をも生成する。ＭＯ
Ｄ−１２カウンタ５０１とＭＯＤ−９０カウンタ５０２
との両方のからの終端カウント信号出力は、論理積（Ａ
ＮＤ）ゲ−ト５０３の入力部に接続される。

【００７４】そして、ＭＯＤ−１２カウンタ５０１とＭ
ＯＤ−９０カウンタ５０２との両方が終端カウントに達
すると、ＡＮＤゲ−ト５０３はＶＴフレ−ムの終端を表
示するためのＶＴ＿ＦＲＭ＿ＥＮＤ信号を生成し、又、
フリップフロップ５０５をトグルさせてＶＴ＿ＦＲＭ信
号を生成せしめる。

【００７５】ＶＴ＿ＦＲＭ＿ＥＮＤ信号は、ＭＯＤ−１
００８カウンタ５０６をリセットするために用いられ
る。ＣＯＬ信号は、３個の比較器５０７、５０８、５０
９の各々の入力部に送信され、これら比較器の出力は、
≦３、＝３２、又は＝６１のコラムについて、否定和
（ＮＯＲ）ゲ−ト５１０を介してＭＯＤ−１００８カウ
ンタ５０６を有効に使用不能化する。これによって、オ
ーバヘッド及びスタッフのコラムがＶＴフレ−ム４０の
部分としてカウントされないことになる。

【００７６】ＭＯＤ−１００８カウンタ５０６は、１０
ビットのＶＴ＿ＡＤＤＲＥＳＳ信号を生成する。ＭＯＤ
−９７２０カウンタ５１１は、１４ビットのＤＳ−０
ＡＤＤＲＥＳＳ信号を生成し、カウントが終端カウント
に達すると、ＤＳ−０フレ−ム３０の終端において、フ
リップフロップ５１２をトグルさせるための終端カウン
ト（ＴＣ）信号を生成する。フリップフロップ５１２は
この信号に応答してＤＳ０＿ＦＲＭ信号を生成する。

【００７７】図５は、図３のＴＳ入替え装置１３１又は
１４１の第１の実現例の回路図のうち、制御処理装置１
１０によって行われたパス探索の結果として供給された
情報から、ＴＳ入替え装置１３１又は１４１の制御メモ
リ３０５に記憶するための制御データを生成する回路部
分の回路図である。この制御情報は、入ＳＴＳ−１２フ
レ−ムのどの入タイムスロットを対応する出ＳＴＳ−１
２フレ−ムのどの出タイムスロットへ切り換えるべきか
を指定する。

【００７８】システム１００が３種類の形式のレートの
接続（すなわち、ＳＴＳ−１、ＶＴ、及びＤＳ−０接
続）を設立するように構成されており且つ各形式が自己
独自のフレ−ムサイズ（すなわち、それぞれＳＴＳフレ
−ム５０、ＶＴフレ−ム４０、及びＤＳ−０フレ−ム３
０）を有するものとして扱うので、制御回路は、どのタ
イムスロットがこれら３形式のフレ−ム３０、４０、５
０のどれに属するかを区別できなければならない。

【００７９】この区別を行う手段としては少なくとも２
種類の方法がある。その一方は、３形式のフレ−ムの全
てについて同じ一連のタイムスロットに同じ順序番号を
付けるが、各番号にはそれがどの形式のフレ−ムのもの
かを表示する表示子（例えば、別々の番号）を付随させ
る方法である。他方は、異なるフレ−ム形式のタイムス
ロットに異なる番号範囲からの番号を付け、番号範囲に
よってそれがどの形式のフレ−ムのものかが表示される
ようにする方法である。図５〜図７に示す実現例は、こ
の後者の方法を採用している。

【００８０】接続の形式（フレ−ムの形式）とその接続
の最初のタイムスロットとの両方を識別するのに用いら
れるタイムスロットコ−ド表を図７に示す。図から判る
ように、ＶＴフレ−ム４０のアドレスの１つは、２進値
１１１０（又は１６進値０ｘＥ）を有する最上位４桁で
コ−ド化されている。

【００８１】又、ＳＴＳフレ−ム５０のアドレスの１つ
は、２進値１１１１（又は１６進値０ｘＦ）を有する最
上位４桁でコ−ド化されている。ＶＴ又はＳＴＳフレ−
ムについての残りのビットは、その接続の最初のタイム
スロットを定義している。単一のタイムスロットを表す
ものであるＤＳ−０接続は、０から９７１９までの１０
進数でコ−ド化される。

【００８２】図５に戻って、制御処理装置１１０によっ
て選択された或る特定の単一接続を定義する情報が、制
御処理装置１１０から３個のレジスタ、すなわち入力タ
イムスロット（ＴＳ）レジスタ６０１、出力ＴＳレジス
タ６０２、及びオフセットレジスタ６０３に受信され
る。出力ＴＳレジスタ６０２の内容は、図７のコ−ド表
の取り決めに基づき、ＴＳ入替え装置１３１又は１４１
の出力部における或る特定のタイムスロットを識別す
る。

【００８３】入力ＴＳレジスタ６０１の内容は、同じく
図７のコ−ド表の取り決めに基づき、出力ＴＳレジスタ
６０２によって識別された出力タイムスロットへ切り換
えるべき入力タイムスロットを識別する。図５中、入力
ＴＳレジスタ６０１に付随する回路は、制御メモリ３０
５内に記憶すべき制御データを生成する。図５中、出力
ＴＳレジスタ６０２に付随する回路は、今述べた制御デ
ータを制御メモリ３０５のどのアドレスに記憶すべきか
を定める。

【００８４】制御メモリ３０５のアドレスは、ＴＳ入替
え装置１３１又は１４１によって出力されたＳＴＳ−１
２フレ−ムの９７２０個の出力タイムスロットに１対１
で対応する。

【００８５】オフセットレジスタ６０３は、ＶＴ形式の
セットアップに必要な、ＳＴＳ−１２フレ−ムの一定オ
フセット、すなわちデータ保持コラム間の間隔について
の情報を受信する。例えば、ＶＴ２接続に対しては、２
１.１２＝２５２（１０進値）のオフセット値がオフセ
ットレジスタ６０３に記憶される。

【００８６】他の形式、すなわちＶＴ１.５、 ＶＴ３、
及びＶＴ６に対する記憶オフセット値はそれぞれ、３３
６、１６８、８４である。非ＶＴ接続に対するオフセッ
トレジスタ６０３の内容は、空白である。好ましくは、
別のレジスタ（図示しない）を追加して、図１に関連し
て説明した重複交換構造のうちの１つを選択する情報を
受信するようにする。

【００８７】制御メモリ３０５の更新はプロセス中に行
われる。通常、制御メモリ３０５は周期的に読み出しだ
けが行われる。制御メモリ３０５内の或るデータ語（ワ
ード）を変更する必要のある場合、図５の回路は、制御
メモリ３０５のそのデータワードが通常読み出されるサ
イクルが来るまで待ち、そこでサイクルを書き込みサイ
クルに変え、新たなデータワードを制御メモリ３０５に
書き込み、同時にこのデータワードを、制御メモリ３０
５から通常に読み出された筈の今や重ね書きされたデー
タワードの代わりに、スロット入替え装置１３１又は１
４１の他の回路に供給する。

【００８８】比較器６０９及び６１０はそれぞれ、出力
ＴＳレジスタ６０２内の最上位４桁ビットがＶＴ又はＳ
ＴＳ接続を定義しているかどうかを定める。比較器６０
９及び６１０のそれぞれのＶＴ及びＳＴＳ出力は、選択
装置６１７を制御する。

【００８９】もし出力ＴＳレジスタ６０２の内容が、Ｓ
ＴＳ接続を定義している場合、出力ＴＳレジスタ６０２
の最高位４桁ビットが、ＭＯＤ−１２カウンタ５０１に
よって生成されたＳＴＳ ＡＤＤＲＥＳＳ（又はＡＤＤ
Ｒ）信号に等しくなる都度、制御メモリ３０５書き込み
可能化（ＣＭ＿ＷＥ）信号が、選択装置６１７によって
生成される（この等しくなる状態は、比較器６１４の出
力によって表示される）。

【００９０】もし出力ＴＳレジスタ６０２の内容がＳＴ
Ｓ接続を定義している場合（比較器６０９、６１０にお
いてマッチングが検出されないことで判る）、出力ＴＳ
レジスタ６０２の１４ビットが、ＭＯＤ−９７２０カウ
ンタ５１１によって生成されたＤＳ−０ ＡＤＤＲ信号
に等しくなるときそのタイムスロットの間、制御メモリ
３０５書き込み可能化（ＣＭ＿ＷＥ）信号が、選択装置
６１７によって生成される（この等しくなる状態は、比
較器６１５の出力によって表示される）。

【００９１】各ＳＴＳ接続が各ＳＴＳフレ−ム５０の間
に１回発生し各ＤＳ−０接続が各ＤＳ−０フレ−ム３０
の間に１回発生するのに対し、各ＶＴ接続は、各ＶＴフ
レ−ム４０の間に１回以上発生する。したがって、出力
ＴＳレジスタ６０２がＶＴ接続を定義する場合、事態は
更に複雑になる。すなわち、或るＶＴ接続に対して、Ａ
ＮＤゲ−ト５０３の出力のＶＴ＿ＦＲＭ＿ＥＮＤ信号に
よってセットされ選択装置６１７の出力のＣＭ＿ＷＥ信
号によってリセットされるＳ−Ｒフリップフロップ６１
８が設けられている。

【００９２】ＳＴＳ−１の終端になると、フリップフロ
ップ６１８は、ＶＴ＿ＳＴＲＴ信号を生成する。この信
号は、選択装置６１１を制御してその出力部へ接続する
ためにその２個の入力のうちの第１の入力を選択するよ
うにさせる信号である。選択装置６１１の第１の入力は
出力ＴＳレジスタ６０２の下９桁ビットに接続され、選
択装置６１１の第２の入力はレジスタ６１２の出力に接
続される。

【００９３】出力ＴＳレジスタ６０２の内容がＶＴ接続
を定義すると、ＶＴフレ−ム４０において最初に発生す
るＶＴ接続が探索されているか又は次に発生するＶＴ接
続が探索されているかにより、出力ＴＳレジスタ６１２
の内容又は出力ＴＳレジスタ６０２の最下位９桁ビット
が、選択装置６１１によって比較器６１６へ伝送され
る。

【００９４】これらのビットが、ＭＯＤ−１００８カウ
ンタ５０６によって生成されるＶＴＡＤＤＲ信号と同じ
である場合（比較器６１６によって表示される）、選択
装置６１７はＣＭ＿ＷＥ信号を生成する。選択装置６１
１の出力は又、加算器６１３によってオフセットレジス
タ６０３の出力に加算され、その和はレジスタ６１２に
記憶される。

【００９５】レジスタ６１２の内容は、選択装置６１１
を介して比較器６１６に伝送され、このＶＴフレ−ム４
０内の次のＶＴ接続発生の間、ＣＭ＿ＷＥ信号が選択装
置６１７によって生成される。このプロセスが各ＶＴフ
レ−ム４０全てについて繰り返される。

【００９６】好ましくは、ＳＴＳ−１のオーバヘッドコ
ラムとスタッフコラムとに対応する出力タイムスロット
の出現の間、図５のＮＯＲゲ−ト５１０によって生成さ
れるＶＴ＿ＤＩＳＡＢＬＥ信号によって比較器６１６を
使用不能化する。この比較器６１６の使用不能化によっ
て、ＭＯＤ−１００８カウンタ５０６が使用不能化され
ている間に比較器６１６から所定外の誤出力発生の可能
性が低減される。

【００９７】前に述べたように、制御メモリ３０５（図
６）に書き込まれる情報は、入力ＴＳレジスタ６０１か
ら来る。最上位４桁ビットは、常に直接に制御メモリ３
０５に書き込まれる。ＳＴＳ又はＤＳ−０接続の場合、
最下位１０桁ビットも直接に制御メモリ３０５に書き込
まれる。

【００９８】しかし、ＶＴ接続については、選択装置６
０５、加算器６０７、及びレジスタ６０６からなる配置
がＶＴ接続のための入力タイムスロット識別子を生成
し、選択装置６０８を介して制御メモリ３０５に伝送す
る。これら構成要素６０５〜６０７からなるこの配置
は、選択装置６０５の第１の入力が入力ＴＳレジスタ６
０１の最下位１０桁ビットに接続されることを除いて
は、構成要素６１１〜６１３の配置と同じである。選択
装置６０８は、選択装置６１７と同様に、比較器６０９
のＶＴ出力によって制御される。

【００９９】図６は、制御メモリ３０５によるＴＳ入替
え装置１３１又は１４１に対する制御を実現する回路図
である。制御メモリ３０５の内容は、各ＳＴＳ−１２フ
レ−ムに対してＴＳ入替え装置１３１又は１４１が行う
べき入力タイムスロットから出力タイムスロットへの割
り当てを表す。

【０１００】ＳＴＳ−１２又はＤＳ−０フレ−ム３０が
９７２０個のタイムスロットを有するので、制御メモリ
３０５は９７２０ワードの深さがある。制御メモリ３０
５のワードのアドレスは、図４のＭＯＤ−９７２０カウ
ンタ５１１によって生成されるＤＳ−０ ＡＤＤＲ信号
によって順番に配列される。

【０１０１】通常、ＣＭ＿ＷＥ信号回線が表明（アサー
ション）されることはなく、制御メモリ３０５のワード
はタイムスロット間隔当り１ワードが周期的に読み出さ
れ、これにより、現タイムスロットの間ＴＳ入替え装置
の出力として書き込まれるべきデータバッファメモリ３
０１〜３０３のうちの適切なメモリのワードのアドレス
がＡＤＤＲバス上に供給される。

【０１０２】ＣＭ＿ＷＥ信号回線がアサーションされた
ことに応答して、制御データのワードが制御メモリ３０
５に書き込まれる。このアサーションに応答して、図５
において生成された１４ビットアドレスＣＭ＿ＤＡＴＡ
信号が、ゲ−ト７０１によってＡＤＤＲバス上に供給さ
れ、ここから制御メモリ３０５に書き込まれて、通常制
御メモリ３０５から読み出されるアドレスの代わりに図
６の他の回路に利用可能にされる。

【０１０３】前に述べたように、データバッファメモリ
３０１〜３０３は各々、ＳＴＳ、ＶＴ、及びＤＳ−０の
接続形式のうちの異なる１個の形式に対応して作動す
る。データバッファメモリ３０１〜３０３ははダブルバ
ッファ形で、２個のバッファ３１１、３１２の各々につ
いて、或る１個の対応するフレ−ム周期の間の書き込み
と、次に対応するフレ−ム周期の間の読み出しとが交互
に行われる。

【０１０４】リンク１６１又は１８１（図１及び図２）
に対応するデータ入力ＤＡＴＡ ＩＮ回線が、３個のデ
ータバッファメモリ３０１〜３０３の全てに接続され、
各入ＳＴＳ−１２フレ−ムがこれらのデータバッファメ
モリ３０１〜３０３の各々に書き込まれる。各データバ
ッファメモリ３０１〜３０３において、ＤＡＴＡ ＩＮ
回線が、選択装置７３１〜７３３のうちの対応する１個
の選択装置を通してバッファ３１１及び３１２それぞれ
のデータ入力部に接続される。

【０１０５】或る与えられた時点においてバッファ３１
１又は３１２のうちのどちらのバッファに書き込みが行
われるかが、各データバッファメモリ３０１〜３０３に
おいて、ＳＴＳ＿ＦＲＭ、ＶＴ＿ＦＲＭ、及びＤＳ０＿
ＦＲＭ信号によってそれぞれ制御される。これらの信号
によって、選択装置７３１〜７３３の出力もそれぞれ制
御される。

【０１０６】アドレス信号は、データバッファメモリ３
０１〜３０３へ次のようにして伝送される。各データバ
ッファメモリ３０１〜３０３において、ＡＤＤＲバス
が、３対の選択装置７０４〜７０５、７１１〜７１２、
及び７２１〜７２２の各対の一方の選択装置の第１の入
力と他方の選択装置の第２の入力とにそれぞれ接続され
る。

【０１０７】選択装置７０４〜７０５の対の、上記一方
の選択装置の第２の入力と上記他方の選択装置の第１の
入力とは、図４のＭＯＤ−１２カウンタ５０１からＳＴ
ＳＡＤＤＲＥＳＳ信号回線に接続され、両選択装置は図
４のフリップフロップ５０４からＳＴＳ＿ＦＲＭ信号回
線によって制御される。

【０１０８】選択装置７１１〜７１２の対の、上記一方
の選択装置の第２の入力と上記他方の選択装置の第１の
入力とは、図４のＭＯＤ−１００８カウンタ５０６から
ＶＴＡＤＤＲＥＳＳ信号回線に接続され、両選択装置は
図４のフリップフロップ５０５からＶＴ＿ＦＲＭ信号回
線によって制御される。

【０１０９】そして、選択装置７２１〜７２２の対の、
上記一方の選択装置の第２の入力と上記他方の選択装置
の第１の入力とは、図４のＭＯＤ−９７２０カウンタ５
１１からＤＳ−０ ＡＤＤＲＥＳＳ信号回線に接続さ
れ、両選択装置は図４のフリップフロップ５１２からＤ
Ｓ０＿ＦＲＭ信号回線によって制御される。

【０１１０】これら３対の選択装置７０４〜７０５、７
１１〜７１２、及び７２１〜７２２の各選択装置の出力
は、データバッファメモリ３０１〜３０３のうちの対応
するメモリのバッファ３１１及び３１２のうちの異なる
１個のバッファののアドレス入力部に接続される。

【０１１１】ＡＤＤＲバスは、読み出されるべきデータ
バッファワードのアドレスを供給し、又ＳＴＳ ＡＤＤ
ＲＥＳＳ、ＶＴ ＡＤＤＲＥＳＳ、及びＤＳ−０ ＡＤ
ＤＲＥＳＳ回線は、ＤＡＴＡ ＩＮ回線上に入来するデ
ータを書き込まれるべきデータバッファのワードのアド
レスを供給する。そして、ＳＴＳ＿ＦＲＭ、ＶＴ＿ＦＲ
Ｍ、及びＤＳ０＿ＦＲＭ信号回線が、どのアドレスをデ
ータバッファメモリ３０１〜３０３のどのバッファ３１
１、３１２に供給すべきかを選択する。

【０１１２】上記したように或る１個の対応するフレ−
ム周期の間、バッファ３１１、３１２のうちの一方が書
き込まれ且つ他方が読み出され、次に対応するフレ−ム
周期の間はその逆になるように、アドレスは、各データ
バッファメモリ３０１〜３０３の２個のバッファ３１１
〜３１２に交互に供給される。

【０１１３】各データバッファメモリ３０１〜３０３の
両バッファ３１１〜３１２のデータ出力は、選択装置７
０８、７１５及び７２５のうちの対応する選択装置のデ
ータ入力部にそれぞれ接続される。これら選択装置の出
力は、選択装置３０４の入力部に接続される。

【０１１４】選択装置７０８、７１５、及び７２５は、
ＡＤＤＲバスを介して制御メモリがアドレスを供給中
の、対応するデータバッファメモリのバッファ３１１、
３１２のうちの１個のバッファ、を常に出力として選択
するように、ＳＴＳ＿ＦＲＭ、ＶＴ＿ＦＲＭ、及びＤＳ
０＿ＦＲＭ信号回線によってそれぞれ制御される。

【０１１５】代わって選択装置３０４は、比較器７０２
及び７０３によって生成されたＶＴ＿ＥＮ及びＳＴＳ＿
ＥＮ信号に制御されてＳＴＳ、ＶＴ、及びＤＳ−０デー
タメモリの中から選択する。比較器７０２及び７０３は
それぞれ、ＡＤＤＲバス上で制御メモリ３０５によって
生成されたアドレスの最上位部分における対応する桁の
ビットがＶＴ又はＳＴＳ接続を定義しているかどうかを
定める。

【０１１６】ＶＴ、ＳＴＳいずれの接続も検出されない
場合は、ＤＳ−０接続であることを示す。選択装置３０
４は、リンク１７１又は１５１上の、ＴＳ入替え装置１
３１又は１４１からの出力として、データバッファメモ
リ３０１〜３０３のうちの、検出された接続形式に対応
する１個のメモリの出力を選択する。

【０１１７】図４、及び図８〜図９は集合体として、図
３のＴＳ入替え装置１３１又は１４１の第２の実現例の
回路図を構成する。前に述べたように、交換システム１
００は、３種類の形式のレートの接続、すなわちチャン
ネルを設立するように構成されているので、ＴＳ入替え
装置制御回路は、図２に示すこれら３形式のフレ−ム３
０、４０、５０のそれぞれのタイムスロットを区別でき
なければならない。

【０１１８】この区別を行う１つの手法については、図
５〜図６を用いて上に述べた。別の手段として、３形式
のフレ−ムの全てについて同じ一連のタイムスロットに
同じ順序番号を付けるが、各番号にはそれがどの形式の
フレ−ムのものかを表示する表示子（例えば、別々の番
号）を付随させる方法を、図８〜図９を用いて説明す
る。図５を図８と、又図６を図９と対比すれば、これら
が多くの点で同じであることが判る。両図に共通な構成
要素については符号として同じ数字を用いる。以下、両
図の差異についてのみ述べることとする。

【０１１９】図８においては、図５の比較器６０９、６
１０の代わりに帯域幅形式のレジスタ６０４が用いられ
る。レジスタ６０１〜６０３のように、レジスタ６０４
には、パス探索の結果として選択された或る特定の接続
を定義する情報が制御処理装置１１０によってロードさ
れる。レジスタ６０４の内容は、望む接続の帯域幅を識
別する２個のビットである。図８の残りの部分は、図５
と同一である。

【０１２０】図９においては、図６の比較器７０２、７
０３の代わりに帯域幅形式のメモリ７５５が用いられ
て、同じ２ビットの出力を生成する。そのうちの１ビッ
トは、ＶＴ＿ＥＮ信号を表し、残りの１ビットは、ＳＴ
Ｓ＿ＥＮ信号を表す。帯域幅形式のメモリ７５５は、制
御メモリ３０５と同じ深さであり、ＤＳ−０ ＡＤＤＲ
信号によって、制御メモリ３０５とタンデムに、アドレ
スが順に配列される。

【０１２１】又、帯域幅形式のメモリ７５５は、制御メ
モリ３０５と同様に、ＣＭ＿ＷＥ信号に応答して新たな
データワードの書き込みについて使用可能化される。帯
域幅形式のメモリ７５５に付随して、ゲ−ト７５１が設
けられる。このゲ−ト７５１は、ゲ−ト７０１が制御メ
モリ３０５に対して行うのと同等の機能を行い、又帯域
幅形式のメモリ７５５の更新が、プロセス中で且つ制御
メモリ３０５と同時点に行われるのを可能にする。

【０１２２】通常、ＣＭ＿ＷＥ信号回線がアサーション
されることはなく、メモリ３０５、７５５は両方共周期
的に読み出しが行われる。ＣＭ＿ＷＥ信号回線がアサー
ションされたことに応答して、制御データのワードが各
メモリ３０５及び７５５に書き込まれる。

【０１２３】このアサーションに応答して、図８の帯域
幅形式のレジスタによって生成された２ビットのＶＴ又
はＳＴＳ信号が、ゲ−ト７５１によってＶＴ＿ＥＮ、Ｓ
ＴＳ＿ＥＮ信号回線上に出力され、ここからメモリ７５
５に書き込まれて、通常メモリ７５５から読み出される
メモリ７５５のワードの代わりに図９の他の回路に利用
可能にされる。

【０１２４】図３が、各接続形式について物理的に別個
のデータメモリを有するＴＳ入替え装置実施例を示すの
に対し、図１０は、これに代わる実施例として、単一の
物理的メモリ内に実現された、各接続形式について論理
的に別個のデータメモリを有するＴＳ入替え装置１３１
の第２の実施例を示す。メモリは、最大可能フレ−ム、
すなわちＤＳ０フレ−ム３０を収容できるサイズとす
る。したがって、図３のデータバッファメモリ３０１と
物理的に同一のメモリとなるので、同じ番号３０１を付
ける。

【０１２５】メモリ３０１の最初の１２バイトは、図３
のＳＴＳメモリ３０３と同等のメモリとして作動するの
で、図１０においては、ＳＴＳ部分３０３’と名付け
る。メモリ３０１の最初の１０８０バイトは、図３のＶ
Ｔメモリ３０２と機能的に同等のメモリとして作動する
ので、図１０においては、ＶＴ部分３０２’と名付け
る。又、メモリ３０１はその全体が図３のＤＳ０メモリ
３０１と同等のメモリとして作動するので、図１０にお
いては、ＤＳ０部分３０１’と名付ける。

【０１２６】図３のデータバッファメモリ３０１〜３０
３と同様に、図１０のメモリ３０１は、ダブルバッファ
形で、２個のバッファ３１１及び３１２からなる。

【０１２７】尚、ＶＴ部分３０２’は、図２のＶＴ３０
２に対する１００８バイトと異なり１０８０バイトのメ
モリからなる。この追加部分の７２バイトは、各ＶＴフ
レ−ム４０に付随するスタッフ及びオーバヘッドのバイ
トを記憶するのに用いられる。この７２バイトは、図３
においてはそのメモリ３０２によって廃棄され無視され
るので、図１０においても同じように取り扱うことも可
能である。しかし、ＶＴ形式の呼に対しては、見かけレ
ートが、ＶＴ形式によって３３６、２５２、１６８、又
は８４バイトの間で変動する。

【０１２８】ＴＳ入替え装置１３１又は１４１がこれら
の変動を無視でき、したがってハードウエアを簡単化で
きるようにするために、図１０においては、一般見かけ
レートとして１０８０バイトの値を用いる。このレート
によって、バッファ３１１又は３１２に、他方のバッフ
ァ３１２又は３１１への切り換えが生じるまでに各ＶＴ
チャンネルから少なくとも１バイトが記憶されることが
保証される。

【０１２９】作動時、図１０のメモリ３０１は、図３の
データバッファメモリ３０１〜３０３と同一の手法で用
いられる。バッファ３１１及び３１２の用法は、各接続
形式について、その接続のフレ−ムサイズ、すなわちＳ
ＴＳ接続に対しては各１２バイト、ＶＴ接続に対しては
各１０８０バイト、そしてＤＳ−０接続に対しては各９
７２０バイト、に比例するレートで入れ替わる。

【０１３０】接続の形式が異なるとフレ−ムレートが異
なるため、或るバイトが、バッファ３１１又は３１２の
うちの１個のバッファに記憶される際に或る接続形式の
一部として到着し、これらのバイトがそのバッファから
読み出されるときに別の接続形式の一部として読み出さ
れる可能性がある。したがって、バッファ３１１及び３
１２は、読み取りと書き込みを同時に行えるように、デ
ュアルポート形装置か又は、単一のタイムスロット間隔
の連続する半分づつの間隔の間に読み出しと書き込みと
の互いに連続する２つのサイクルをサポートする高速装
置か、のいずれかである。

【０１３１】図１１〜図１３は集合体として、図１０の
ＴＳ入替え装置１３１又は１４１の第１の実現例の回路
図を構成する。図４と図１１とを対比すれば、これらが
多くの点で同じであることが判る。両図に共通な構成要
素については符号として同じ数字を用いる。以下、両図
の差異についてのみ述べることとする。

【０１３２】図１１においては、図４のＭＯＤ−１００
８カウンタ５０６に代わってＭＯＤ−１０８０カウンタ
１５０６が用いられ、ＶＴ＿ＤＩＳＡＢＬＥ回路５０７
〜５１０が除去されている。ＭＯＤ−１０８０カウンタ
１５０６は、図２のＳＴＳ−１２フレ−ムの各水平平面
を構成するバイトをカウントする。

【０１３３】この平面は、ＶＴフレ−ム４０と、ＶＴフ
レ−ム４０と同一平面内にある７２バイトのスタッフ及
びオーバヘッドコラムとを合わせて構成されるもので、
増加ＶＴフレ−ム４０’と称する。そして、スタッフバ
イトがもはや無視されず、カウントされるので、回路５
０７〜５１０はもはや必要ない。

【０１３４】図８とを図１２とを対比すれば、これらが
多くの点で同じであることが判る。両図に共通な構成要
素については符号として同じ数字を用いる。以下、両図
の差異についてのみ述べることとする。

【０１３５】図１１のＭＯＤ−１０８０カウンタ１０５
６がそのカウントにオーバヘッドコラム及びスタッフコ
ラム（図２）を含むので、或る特定のＶＴレートチャン
ネルのコラムの、カウンタ１５０６によって生成された
アドレスの間隔は、図４のＭＯＤ−１００８カウンタの
ＶＴフレ−ム４０に関連する出力の場合に反して、増加
ＶＴフレ−ム４０’においては規則的ではない。オフセ
ットレジスタ６０３の内容がＶＴチャンネルのコラムに
ついてアドレッシングするために用いられるときは、図
１２において、この不規則性を補償する必要がある。

【０１３６】したがって、図８の加算器６０７、６１３
の代わりに図１２においては加算器１６０７及び１６１
３がそれぞれ用いられ、更に、付随して制御比較器１６
０９及び１６１０が設けられる。各制御比較器１６０
９、１６１０は、選択装置からその対応する加算器への
入力（旧アドレスと呼ぶ）及び加算器出力（新アドレス
と呼ぶ）をモニタする。

【０１３７】作動サイクルの間、制御比較器１６０９又
は１６１０が、（ａ）旧アドレスが１０進値の３８４よ
り少なく新アドレスが１０進値の３８３より大きい、又
は（ｂ）旧アドレスが１０進値の７３２より少なく新ア
ドレスが１０進値の７３１より大きい、と定めた場合、
制御比較器はその対応する加算器をして、新アドレスを
１０進値の１２だけ増値せしめる。

【０１３８】少しの間、図１３に移って、この図１３に
示す実現例においても図９における実現例のように、帯
域幅形式のメモリが用いられる。図９においては、各入
バイトが各データメモリ３０１〜３０３に書き込まれる
ので、帯域幅形式のメモリ７５５は、出力用に選択され
た各バイトの帯域幅形式を表示するだけでよかった。し
かし、図１３においては、入データを書き込むデータメ
モリがデータメモリ３０１しかないので、図１３の帯域
幅形式のメモリ１７５５が、各入バイトの帯域幅形式を
付加表示する必要がある。

【０１３９】したがって、帯域幅形式のメモリ１７５５
には、制御メモリ３０５に与えられるのと類似のアドレ
ス制御信号を与えなければならない。しかし、帯域幅形
式のメモリ１７５５は、制御メモリ３０５と異なり入バ
イトの帯域幅に関連があり且つこれを表示するので、ア
ドレス制御信号を入力ＴＳレジスタ６０１の内容から引
き出す必要がある。

【０１４０】このため、図１２において、回路１６２
０、１６１１、１６１２、１６２３、及び１６１４〜１
６１８が新たに設けられており、これらの回路は、図８
の回路６１１、６１２、６１３、及び６１４〜６１８
と、次の相違点を除いては、同一である。その相違点
は、選択装置１６１１の第１の入力が入力ＴＳレジスタ
６０１の出力に接続されること、選択装置１６１１がフ
リップフロップ１６１８の出力であるＶＴ＿ＳＴＲＴ’
信号によって制御されること、及び選択装置１６１７の
出力がＢＷ＿ＷＥ（帯域幅形式メモリ書き込み可能化）
信号とされることである。

【０１４１】再び図１３に移って、帯域幅形式のメモリ
１７５５は、各入バイトの帯域幅形式を表示する必要が
ある。したがって、帯域幅形式のメモリ１７５５は図９
の帯域幅形式のメモリ７５５の２倍の広さがあり、２個
の２ビット出力を有する。ＶＴ＿ＥＮ、ＳＴＳ＿ＥＮ出
力は、メモリ７５５の出力に対応し、データバッファメ
モリ３０１から読み出されるために選択されたバイトの
帯域幅形式を表示する。ＶＴ＿ＥＮ’、ＳＴＳ＿ＥＮ’
出力は、データバッファメモリ３０１に書き込まれるバ
イトの帯域幅形式を表示する。

【０１４２】図９の場合のように、制御メモリ３０及び
帯域幅形式のメモリ１７５５は、ＤＳ−０ ＡＤＤＲＥ
ＳＳ信号により周期的な手法でアドレッシングされ読み
出される。帯域幅形式のメモリ１７５５のＶＴ＿ＥＮ、
ＳＴＳ＿ＥＮ出力は選択装置１２０２を制御し、又ＶＴ
＿ＥＮ’、ＳＴＳ＿ＥＮ’出力は選択装置１２０１を制
御する。

【０１４３】選択装置１２０２の入力部にはＳＴＳ＿Ｆ
ＲＭ、ＶＴ＿ＦＲＭ、及びＤＳ０＿ＦＲＭ信号が接続さ
れ、選択装置１２０１の入力部にはこれらと同一の信号
の反転値が接続される。これらの信号の各々が、対応す
るフレ−ム形式が引き続いて出現する間にその値を変化
させることは、前に述べた。この結果として、３種類の
フレ−ム形式３０、４０、５０のそれぞれについて、選
択装置１２０１及び１２０２は各々、１個のフレ−ムの
間異なる値を出力し、続くフレ−ムの間、その出力値を
それぞれ変化させる。

【０１４４】帯域幅形式のメモリ１７５５のＶＴ＿Ｅ
Ｎ’、ＳＴＳ＿ＥＮ’出力は更に、選択装置１２００の
出力を制御する。選択装置１２００の入力部にはＳＴＳ
＿ＡＤＤＲＥＳＳ、ＶＴ＿ＡＤＤＲＥＳＳ、及びＤＳ０
＿ＡＤＤＲＥＳＳ信号回線が接続される。この結果、選
択装置１２００は、メモリ３０１に現在書き込むべきビ
ットのフレ−ム形式に対応するアドレスを出力する。選
択装置１２００の出力及び制御メモリ３０５の出力は選
択装置１２０３の入力部に接続される。

【０１４５】選択装置１２０３の出力は、バッファ３１
１及び３１２のアドレス入力に接続される。選択装置１
２０３は、クロックによって生成された読み書きＲ／Ｗ
￣信号に制御されて作動する（Ｒ／ＷのＷには図中では
上横線を付けるが明細書文中ではＷ￣と表現する）。Ｒ
／Ｗ￣信号は、各タイムスロット間隔中その値が２回変
化する。タイムスロット間隔の前半部においては、Ｒ／
Ｗ￣信号は、データメモリ書き込みサイクルを表示し、
選択装置１２０３に、選択装置１２００によって選択さ
れたアドレスをメモリ３０１に供給させる。

【０１４６】選択装置１２０１の出力は、ＡＮＤゲ−ト
１２０４の入力部とＡＮＤゲ−ト１２０５の反転入力部
とに接続される。ゲ−ト１２０４及び１２０５の第２反
転入力は、Ｒ／Ｗ￣信号回線に接続される。ゲ−ト１２
０４の出力は、バッファ３１１の書き込み可能化（Ｗ
Ｅ）入力に接続され、ゲ−ト１２０５の出力は、バッフ
ァ３１２のＷＥ入力に接続される。

【０１４７】ゲ−ト１２０４、１２０５は、２個のバッ
ファ１１、３１２のうちの、各タイムスロット間隔中に
ＤＡＴＡ ＩＮ回線上をバッファ３１１、３１２に入来
する１バイトのデータを書き込むべきバッファとして選
択装置１２０１の出力によって現在選択されている方の
バッファを使用可能化する。

【０１４８】各タイムスロット間隔の後半部において
は、Ｒ／Ｗ￣信号は、データメモリ読み出しサイクルを
表示し、選択装置１２０３に、制御メモリ３０５によっ
て出力されたアドレスをメモリ３０１に供給させる。両
バッファのＷＥ入力はこのサイクルの間使用不能化さ
れ、両バッファに対して読み出しが行われる。バッファ
３１１、３１２の出力は、選択装置１２０６の入力部に
接続される。

【０１４９】選択装置１２０６は、選択装置１２０２の
出力に制御されて作動し、バッファ３１１及び３１２の
うち選択装置１２０２の出力によってＴＳ入替え装置１
３１の出力として取り出された方のバッファの出力を選
択して、ＤＡＴＡ ＯＵＴ回線上へ伝送する。

【０１５０】ＣＭ＿ＤＡＴＡ回線（図１２）からの新し
い制御情報が、図９の場合のように、ゲ−ト７０１とＣ
Ｍ＿ＷＥ信号とに制御されて制御メモリ３０５内に書き
込まれる。帯域幅形式のメモリ１７５５についても対応
する手法で書き込みが行われる。メモリ１７５５のＶＴ
＿ＥＮ、ＳＴＳ＿ＥＮ及びＶＴ＿ＥＮ’、ＳＴＳ＿Ｅ
Ｎ’入力／出力は各々がゲ−ト１７５１及び１７５２に
それぞれ接続される。ゲ−ト１７５１は、ＣＭ＿ＷＥ信
号に制御されて作動し、ゲ−ト１７５２は、ＢＷ＿ＷＥ
信号（図１２）に制御されて作動する。これらの信号は
又、帯域幅形式のメモリ１７５５のそれぞれの部分の書
き込みを制御する。ゲ−ト１７５１、１７５２の入力
は、帯域幅形式のレジスタ６０４のＶＴ、ＳＴＳ出力
（図１２）に接続される。

【０１５１】ＣＭ＿ＷＥ回線がアサーションされると、
帯域幅形式のメモリ１７５５のデータメモリ出力表示部
分（すなわち、ＶＴ＿ＥＮ、ＳＴＳ＿ＥＮ）の通常読み
出しサイクルが、書き込みサイクルに変換される。同時
に、ゲ−ト１７５１が、帯域幅形式のレジスタ６０４の
ＶＴ、ＳＴＳ出力をＶＴ＿ＥＮ、ＳＴＳ＿ＥＮ信号回線
に供給し、ここから、ＶＴ、ＳＴＳ出力が、帯域幅形式
のメモリ１７５５に書き込まれる。

【０１５２】同様に、ＢＷ＿ＷＥ回線がアサーションさ
れると、帯域幅形式のメモリ１７５５のデータメモリ入
力表示部分（すなわち、ＶＴ＿ＥＮ’、ＳＴＳ＿Ｅ
Ｎ’）の通常読み出しサイクルが、書き込みサイクルに
変換される。同時にゲ−ト１７５２が、帯域幅形式のレ
ジスタ６０４のＶＴ、ＳＴＳ出力をＶＴ＿ＥＮ’、ＳＴ
Ｓ＿ＥＮ’信号回線に供給し、ここから、この出力が帯
域幅形式のメモリ１７５５に書き込まれる。

【０１５３】図１４は、図１の交換システムのＴＳ入替
え装置の第３の実施例で、単一メモリの内部を共用する
方式として図１０の実施例とは別の例を示す。図１０の
実施例と異なり、本実施例においては、入来する各ＳＴ
Ｓ−１２フレ−ムの全フレ−ムがデータメモリに順次書
き込まれるので、入バイトがフレ−ム形式３０、４０、
及び５０の内のどれに属するかを知る必要がなくなる。

【０１５４】本実施例においては、図１０の実施例と同
様に、単一のダブルバッファ形データメモリ（符号を１
３０１とする）を用いる。しかし、図１０と異なり、図
１４のバッファ３１１及び３１２は、単一の物理的メモ
リ装置内に順次配置されている。

【０１５５】データメモリ１３０１を同時に読み書きで
きるように、データメモリ１３０１はデュアルポ−ト形
装置として構成されている。各バッファ３１１、３１２
は、ＳＴＳ−１２フレ−ムの全フレ−ム（すなわち、Ｄ
Ｓ−０フレ−ム３０）を収容できるサイズにしてある。
したがって、図１４の各バッファ３１１、３１２は、図
１０の、対応するバッファと同一サイズとなり、又デー
タメモリ１３０１は、２・９７２０＝１９４４０ワード
の深さである。

【０１５６】図１０の実施例と同様に、図１４の実施例
は、同一の物理的メモリ記憶位置を共用する各接続形式
についての論理的に別個のデータメモリを有する。しか
し、ＳＴＳ−１２フレ−ムがデータメモリ１３０１に、
このデータメモリがあたかもＤＳ−０形式のチャンネル
からだけで構成されているかのように、順次に書き込ま
れるので、データメモリ１３０１内の順次連続する各１
２バイトが、図３のＳＴＳメモリ３０３及び図１０のＳ
ＴＳ部分３０３’と同等のメモリユニットとして作動す
る。

【０１５７】したがって、複数の論理的ＳＴＳメモリが
存在する構成となる。その連続する各１２バイトを別個
のＳＴＳ区分３０３”と呼ぶ。

【０１５８】同様に、データメモリ１３０１の各１０８
０バイトが図３のＶＴメモリ３０２及び図１０のＶＴ区
分３０２’の機能的同等メモリユニットとして作動す
る。その連続する各１０８０バイトを別個のＶＴ区分３
０２”と呼ぶ。又、各バッファ３１１又は３１２の全体
が図１０のＤＳ−０メモリ３０１と同等のメモリユニッ
トとして作動する。これをＤＳ０区分３０１”と呼ぶ。

【０１５９】サブレート呼について制御メモリ３０５内
に記憶されているアドレスは、読み出されるサブフレ−
ムと書き込まれるサブとが同じ又は別のバッファ３１１
又は３１２の内部にあるかどうかに関係なく、直前のサ
ブフレ−ム（すなわち、ＳＴＳサブレートについては直
前のＳＴＳ区分３０３”、ＶＴサブレートについては直
前のＶＴ区分３０２”）から、書き込み中のサブフレ−
ムへ読み出すように制御される。

【０１６０】アドレスは、読み出し中のフレ−ムが一方
のバッファ３１１内にあり、書き込み中のフレ−ムが他
方のバッファ３１２内へ重なり合う場合、又はその逆の
場合にそれぞれ必要に応じて、アルゴリズムに基づいて
計算される。計算は、データメモリ１３０１を１９４４
０バイトからなる単一連続バッファと見て行う。

【０１６１】図１５〜図１７は、集合体として、図１４
のＴＳ入替え装置１３１又は１４１の第１の実現例の回
路図を構成する。図４と図１５とを対比すれば、これら
が多くの点で同じであることが判る。両図に共通な構成
要素については符号として同じ数字を用いる。以下、両
者の差異についてのみ述べることとする。

【０１６２】図４のサブフレ−ムの読み出し及び書き込
みはサブフレ−ムがバッファ３１１及び３１２のうちの
同一のバッファにあるか別個のバッファにあるかに関係
なく、隣接する区分３０１”〜３０３”に発生するの
で、図４のトグルフリップフロップ５０４、５０５、及
び５１２はもはやバッファ３１１と３１２との間の切り
換えを表示する必要がない。したがって、これらのフリ
ップフロップは図１５においては除去される。

【０１６３】又、図１４のデータメモリ１３０１が図３
のデータメモリ３０１の２倍の深さなので、図４のＭＯ
Ｄ−９７２０カウンタ５１１に替えて図１５ではＭＯＤ
−１９４４０カウンタ１５１１が設けられている。カウ
ンタ１５１１は、２個のＳＴＳ−１２フレ−ム周期毎に
１回、すなわちＳＴＳ−１２フレ−ムレートの半分のレ
ートでリセットされるだけである。したがって、カウン
タ１５１１は、そのリセット（ＲＳＴ）入力部をＦＲＭ
／２導線１５２２に接続され、１９４４０個のタイムス
ロット毎にリセットされる。

【０１６４】更に、図１５には、回路１５５０〜１５５
５が含まれ、これらの回路は、書き込むべき制御メモリ
３０５記憶位置のアドレスの探索を、偶数番目のＳＴＳ
−１２フレ−ムの始点（図１４のバッファ３１１の始
点）においてのみ開始するように図１６の回路に指示す
るＥＮ＿ＭＡＴＣＨ信号を生成するためと、この探索
を、奇数番目のＳＴＳ−１２フレ−ムの終点（図１４の
バッファ３１２の終点）においてのみ終了するように図
１６の回路に指示するＳＴＯＰ信号を生成するためとに
用いられる。

【０１６５】回路１５５０〜１５５５には、そのＤ入力
部が論理値「１」にラッチされそのＣＬＫ入力部がＳＴ
ＡＲＴ信号回線に接続されたＤ形フリップフロップ１５
５０が含まれる。制御処理装置１１０は、図１６のレジ
スタにロードした後ＳＴＡＲＴ信号回線をアサーション
し、探索開始に必要な情報を利用可能にしたことを表示
する。Ｄ形フリップフロップ１５５０の出力は、ＡＮＤ
ゲ−ト１５５１の１個の入力に接続され、ＡＮＤゲ−ト
１５５１の他方の入力は、ＭＯＤ−１９４４０カウンタ
１５１１のＴＣ（終端カウント）出力に接続される。

【０１６６】ＡＮＤゲ−ト１５５１の出力は、Ｓ−Ｒフ
リップフロップ１５５３のＳ入力部とＳ−Ｒフリップフ
ロップ１５５４のＲ入力部とに接続される。Ｓ−Ｒフリ
ップフロップ１５５３の出力は、ＥＮ＿ＭＡＴＣＨ信号
回線とＤ形フリップフロップ１５５５のＤ入力部とに接
続される。

【０１６７】Ｄ形フリップフロップ１５５５の出力は、
ＡＮＤゲ−ト１５５２の入力部の１つに接続される。Ｄ
形フリップフロップ１５５５のＣＬＫ入力部は、ＡＮＤ
ゲ−ト１５５２へのＥＮ＿ＭＡＴＣＨ信号の伝播を１タ
イムスロット間隔だけ遅らせるために、ＣＬＫ／９回線
５２０に接続される。ＡＮＤゲ−ト１５５２の他の入力
部は、ＭＯＤ−１９４４０カウンタ１５１１のＴＣ出力
部に接続され、ＡＮＤゲ−ト１５５２の出力は、Ｓ−Ｒ
フリップフロップ１５５４のＳ入力部に接続される。

【０１６８】Ｓ−Ｒフリップフロップ１５５４の出力
は、ＳＴＯＰ信号を形成し、更にフリップフロップ１５
５３及び１５５０のＲ入力部に接続される。制御処理装
置１１０によるＳＴＡＲＴ信号のアサーションで、カウ
ンタ１５１１によるＴＣ出力についての次のアサーショ
ンが、フリップフロップ１５５３をしてＥＮ＿ＭＡＴＣ
Ｈ信号を生成させることを可能にする。カウンタ１５１
１によるＴＣ出力についての次のアサーションは、フリ
ップフロップ１５５４をしてＳＴＯＰ信号を生成せし
め、このＳＴＯＰ信号は、フリップフロップ１５５３を
してＥＮ＿ＭＡＴＣＨ信号を取り消させる。

【０１６９】図１６に移って、図８と図１６とを対比す
れば、両回路図のＣＭ＿ＷＥ及びＶＴ＿ＳＴＡＲＴ信号
生成部分が同じであることが判る。両図に共通な構成要
素については符号として同じ数字を用いる。以下、両図
の差異についてのみ述べることとする。

【０１７０】図１４に示すデータメモリ実現構成におい
て、或る特定のタイムスロットに対応する入力タイムス
ロット、すなわち或る特定のタイムスロットの間に出力
されるべき入力タイムスロットは、必ずしも同じデータ
メモリ記憶位置に記憶されるとは限らない。むしろ、入
力タイムスロットはデータメモリ１０３０１内で或る区
分３０１”〜３０３”からこれに続く区分３０１”〜３
０３”に移動する。

【０１７１】したがって、図８のレジスタ６０１のよう
な入力ＴＳレジスタが単一のデータメモリの記憶位置の
アドレスを指定するだけではもはや十分ではない。むし
ろ、レジスタは、いまや一連のデータメモリ記憶位置全
体についてのアドレスを指定する必要がある。この結
果、図８の単純な入力ＴＳレジスタ６０１の代わりに、
図１６では入力タイムスロット（ＴＳ）レジスタ／ＭＯ
Ｄ−１９４４０カウンタ（又は簡単にレジスタ／カウン
タ）１６０１が設けられている。

【０１７２】交換接続において変化が起きるとその各々
の変化に対して、制御処理装置１１０がレジスタ／カウ
ンタ１６０１に初期値をロードする。この初期値から、
レジスタ／カウンタ１６０１は、各タイムスロット間隔
中にそのカウントを増加させる。これによって、対応す
る出力タイムスロットの出現がある都度そのタイムスロ
ットの間（例えば、ＣＭ＿ＷＥ信号回線のアサーション
の都度そのアサーションの間）、正しい入力タイムスロ
ットアドレスを生成する。

【０１７３】制御処理装置１１０によってレジスタ／カ
ウンタ１６０１にロードされる初期値は、１９４４０か
ら、現在切り換え中のチャンネルのフレ−ムサイズ（Ｄ
Ｓ−０チャンネルについては９７２０、ＶＴチャンネル
については１０８０、ＳＴＳ−１チャンネルについては
１２）を差し引き、更に、現在切り換え中のチャンネル
の第１の入力タイムスロットの、２個のＳＴＳ−１２フ
レ−ムの１９４４０個の一連のタイムスロット内の、一
連番号を加えたものである。

【０１７４】いい替えれば、これは、切り換えられるべ
きチャンネルのフレ−ムサイズに対応するような、デー
タメモリ１３０１の最後の区分３０１”〜３０３”のア
ドレス、を指定するもので、このアドレスには、この交
換チャンネルに対応する出力タイムスロットの最初の出
現時に切り換えられるべき入力タイムスロットが記憶さ
れる。概念的には、図１４の図面を、水平軸の周りに円
筒状に巻いて図の底部と図の頂部とをつなぎ合わせた、
継目無し円筒形バッファを考えればよい。

【０１７５】初期値をこのようにする理由は次の通りで
ある。出力タイムスロットとデータメモリ１３０１の書
き込みとは、同じタイムスロットの間に発生する。した
がって、この出力タイムスロットは、その時に書き込み
中の区分３０１”〜３０３”に出現するとして考えるの
が適切である。図１５において生成されたＥＮ＿ＭＡＴ
ＣＨ信号に制御されて、比較器６１４〜６１６がデータ
メモリ１３０１の最初の区分３０１”〜３０３”内の、
すなわちこの区分に書き込み中の、出力タイムスロット
でこれに適合する（マッチングする）ものを探索開始
し、発見する。

【０１７６】ここで、データメモリ１３０１からの読み
出しは書き込み中の区分３０１”〜３０３”の直前の区
分３０１”〜３０３”において行われることを思いだし
て頂きたい。データメモリ１３０１の最初の区分３０
１”〜３０３”については直前の区分は、最後の区分３
０１”〜３０３”である（データメモリ１３０１が円筒
形バッファであるため）。

【０１７７】したがって、比較器６１４〜６１６が最初
のマッチングする（又は単に、マッチング）出力タイム
スロットを検出するとレジスタ／カウンタ１６０１は直
前の区分、すなわち最後の区分３０１”〜３０３”から
の入力タイムスロットの読み出し値を表示しなければな
らない。そしてその値は、正にレジスタ／カウンタ１６
０１の初期値が表示する値である。

【０１７８】ＳＴＳ−Ｎフレ−ムのペイロード・エンベ
ロープは、図２に示すように、スタッフコラムとパス・
オーバヘッドコラムとによって同じサイズの３個の区分
にきちんと分割される。そしてＶＴグループの１２個の
コラムがこれらの区分に各区分当り４コラムづつきちん
と分割される。したがって、ＶＴ１.５、 ＶＴ３、及び
ＶＴ６の各レートのいずれについても、各区分に同じ数
のコラムが存在する。この結果、入力タイムスロットと
出力タイムスロットとの間の距離（タイムスロット単位
で表す）は、どの区分においても一定である。

【０１７９】しかし残念ながら、このことはＶＴ２につ
いては成立しない。ＶＴ２レートは１つのＶＴグループ
の１２個のコラム中４個を占め、これら４個のコラム
は、スタッフコラムとパス・オーバヘッドコラムとによ
って作られた３個のペイロード区分間に均等に分割でき
ない。したがって、もしこれら４個のコラムが異なるい
くつかの区分に入る場合、入力タイムスロットから出力
タイムスロットまでの距離が変化する。この規則性欠如
の状態は補償する必要がある。

【０１８０】この補償が回路１６０５及び１６２６〜１
６２９の目的である。この補償は、或る１個のＶＴレー
トの入力タイムスロットのコラムがスタッフコラム又は
パス・オーバヘッドコラムの一方の側にあり対応する出
力タイムスロットのコラムがそのスタッフコラム又はパ
ス・オーバヘッドコラムの他方の側にある場合に、必要
である。

【０１８１】この場合、レジスタ／カウンタ１６０１に
よって生成されたアドレスは、１２だけ高いか低いかで
ある（この１２の値はスタッフコラム又はパス・オーバ
ヘッドコラムの１列内にあるタイムスロットの数であ
る）。制御処理装置１１０はいつこの状態が生じるか
を、次に説明することに基づき、知ることができる。

【０１８２】１個のＳＴＳ−Ｎフレ−ム内にはＮ・２１
個のＶＴ２チャンネルがある。これらＮ・２１個のＶＴ
２チャンネルの全てについて、その最初のコラムは最初
の区分にあり、最後の、すなわち第４コラムは最後の、
すなわち第３区分にある。Ｎ・２１個のＶＴ２チャンネ
ルの最初のＮ・７個のチャンネルセットについて、その
第２コラムは第１区分にあり、その第３コラムは第２区
分にある。

【０１８３】次のＮ・７個のチャンネルセットについて
は、その第２及び第３コラムは共に第２区分にある。そ
して最後のＮ・７個のチャンネルセットについては、そ
の第２コラムは第２区分にあり、その第３コラムは第３
区分にある。

【０１８４】この結果、ＶＴチャンネルの第１及び第４
コラムについては、このチャンネルが他のどのＶＴチャ
ンネルに切換中かに関係なく補償は不要である。しか
し、ＶＴチャンネルの第２及び第３コラムについては、
補償が必要で、補償の程度は、ＳＴＳ−Ｎフレ−ム内の
各Ｎ・７個のＶＴチャンネルからなるこの３個のＶＴチ
ャンネルセットにおける入力ＶＴと出力ＶＴとの相対的
位置によって決まる。ＶＴ２の４コラムの各々について
必要とされる補償を図１８の表に示す。

【０１８５】この結果、図１６のレジスタ６０２〜６０
４及び１６０１にＶＴチャンネルについての交換接続を
定義する情報をローディングするときに、接続処理装置
１１０は、図１８の表のエントリのうちの対応する１個
のエントリを４ワードシフトレジスタ１６０５にローデ
ィングする。ＶＴ２チャンネル以外のチャンネルの交換
接続については、接続処理装置１１０は、レジスタ１６
０５に全部ゼロをローディングする。

【０１８６】更に、ＳＤＨ国際基準においては、スタッ
フコラムはオーバヘッドコラムのすぐ次に置かれる。し
たがって、上記の問題は生じない。すなわち、補償の必
要はなくなる。この結果、図１の交換システムがＳＤＨ
フレ−ムを切り換える場合、制御処理装置１１０は、Ｖ
Ｔ２接続を含む全ての交換接続について４ワードシフト
レジスタ１６０５に全部ゼロをローディングする。

【０１８７】図１７の制御メモリ１３０５への入力デー
タの、図１６の回路による生成は次のように行われる。
制御処理装置１１０によるレジスタ６０２〜６０４、１
６０１、及び１６０５へのパス探索とＳＴＡＲＴ信号の
発行との結果のローディングに続いて、回路６１１〜６
１７が、望む出力タイムスロットの出現後、ＣＭ＿ＷＥ
信号を生成する。このＣＭ＿ＷＥ信号は、Ｒ−Ｓフリッ
プフロップ１６２９をセットする。

【０１８８】フリップフロップ１６２９の出力は、ＡＮ
Ｄゲ−ト１６２６がＣＭ＿ＷＥ信号を４ワードシフトレ
ジスタ１６０５のクロック入力部に供給開始するのを可
能化し、又ＡＮＤゲ−ト１６２７がＣＬＫ／９信号回線
５２０からのタイムスロット間隔信号をレジスタ／カウ
ンタ１６０１のクロック入力部に供給開始するのを可能
化する。フリップフロップ１６２９の出力も、レジスタ
／カウンタ１６０１及び４ワードシフトレジスタ１６０
５がこれらのクロック入力に応答開始するのを可能化す
る。

【０１８９】これらのＣＭ＿ＷＥ信号は、４ワードシフ
トレジスタ１６０５へのクロック入力として作動するこ
とにより、このレジスタ１６０５をしてその４ワードの
内の最初の１ワードを出力させる。レジスタ１６０５の
出力は、再循環レジスタを形成するためにその入力部に
接続され又、加算器１６２８の１入力端子にも接続され
る。加算器１６２８の他の入力端子は、レジスタ／カウ
ンタ１６０１の出力に接続される。

【０１９０】加算器１６２８は、レジスタ／カウンタ１
６０１によって生成された入力タイムスロットアドレス
を、４ワードシフトレジスタ１６０５によって供給され
た値によって補償し、補償されたアドレスをＣＭ＿ＤＡ
ＴＡ信号として図１７の制御メモリ１３０５に出力す
る。４ワードシフトレジスタ１６０５の出力は、ＣＭ＿
ＷＥ信号が次に生じるまで一定のままである。この、次
に生じるＣＭ＿ＷＥ信号は、４ワードシフトレジスタ１
６０５をしてその４ワードのうちの次の１ワードを出力
させる。

【０１９１】図１４のデータメモリ１３０１を通しての
読みだしサイクルの終りに図１５においてＳＴＯＰ信号
を生成すると、フリップフロップ１６２９がリセットさ
れ、これによって両ＡＮＤゲ−ト１６２６及び１６２
７、並びにレジスタ／カウンタ１６０１及び４ワードシ
フトレジスタ１６０５の両出力が不能化される。

【０１９２】全ての入力タイムスロットは図１４のデー
タメモリ１３０１内に順序を追って記憶されるので、図
１５〜図１７で示す実現例において制御メモリ１３０５
の出力を補足するのに帯域幅形式の表現は必要としな
い。したがって、図１７においては帯域幅形式のメモリ
は用いられていない。制御メモリ１３０５は、データメ
モリ１３０１と同じ１９４４０ワードの深さがある。

【０１９３】制御メモリ１３０５は、例えば図１３のよ
うな前に説明した回路図の場合と同じ手法で制御され
る。制御メモリ１３０５の出力は、選択装置１７０３の
第１入力部に接続され、選択装置１７０３の第２入力部
はＤＳ−０ ＡＤＤＲ信号に接続される。選択装置１７
０３は、Ｒ／Ｗ￣信号回線に制御されて作動し、図１３
の選択装置の場合と同様に、スプリットサイクルの読み
だし及び書き込みの両方のアドレスをデータメモリ１３
０１のアドレス入力部（Ａ端子）に供給する。

【０１９４】制御メモリ１３０５の内容は、データメモ
リ１３０１の各読みだし／書き込みサイクルの間、制御
メモリ１３０５の最上位ビット出力がＤＳ−０ ＡＤＤ
Ｒ信号の最上位ビットの反対値データあるようにプログ
ラミングされる。したがって、データメモリ１３０１の
バッファ３１１が読み出されているときにバッファ３１
２が書き込まれ、又その逆も成立する。

【０１９５】Ｒ／Ｗ￣信号回線は又、データメモリ１３
０１の書き込み可能化（ＷＥ）制御入力部にも接続され
る。データメモリ１３０１のデータ入力部（Ｄ端子）
は、ＤＡＴＡ ＩＮ回線に接続され、データメモリ１３
０１の出力は、リンク１７１又は１５１を表すＤＡＴＡ
ＯＵＴ回線に直接に接続される。

【０１９６】図１４のタイムスロット入替え装置１３１
又は１４１の第２の実現例の回路図を図１９〜図２１に
示す。この実現例が図１５〜図１７の実現例と異なる点
は、深さが半分しかない制御メモリ３０５を用いること
である。このため、この減少サイズの制御メモリ３０５
のアドレスを通しての循環に要するカウントは、以前に
必要だったカウントの半分でよい。

【０１９７】したがって、図１５のＭＯＤ−１９４４０
カウンタの代わりに、図１９ではＭＯＤ−９７２０カウ
ンタ５１１が用いられ、このＭＯＤ−９７２０カウンタ
５１１、ＦＲＭ信号回線５２１によってリセットされ
る。

【０１９８】しかし、この減少サイズの制御メモリ３０
５はデータメモリ１３０１のバッファ３１１及び３１２
のうちの１個のバッファについてアドレッシングスする
能力しかないので、この制御メモリにデータメモリ１３
０１の全ての区分についてアドレッシングを行わせるた
めには、この制御メモリを２回用いる必要があり又、２
回目に用いる際にその出力を修正する必要がある。この
目的のために、図１９には、図４のトグルフリップフロ
ップ５１２と同じトグルフリップフロップ５１２を設け
る。その他の点では、図１５と図１９とは同一である。

【０１９９】又上記から、制御メモリ３０５は図１７の
制御メモリ１３０５のアドレスの半分しか保持できない
ので、図１６の入力ＴＳレジスタ／ＭＯＤ−１９４４０
カウンタ１６０１の代わりに、図２０では入力ＴＳレジ
スタ／ＭＯＤ−９７２０カウンタ２６０１及びＳ−Ｒフ
リップフロップ２６０２を設ける。

【０２００】フリップフロップ２６０２は、制御処理装
置１１０が図２０の諸レジスタにローディングするのと
同時に、制御処理装置１１０によってセットされる。フ
リップフロップ２６０２は又、レジスタ／カウンタ２６
０１の終端カウントによってリセットされる。

【０２０１】フリップフロップ２６０２の出力はＦＲＭ
＿ＯＦＦＳＥＴ信号を形成し、この信号はレジスタ／カ
ウンタ２６０１の現在のカウントがデータメモリ１３０
１のバッファ３１１のアドレスを生成しているかどうか
又はバッファ３１２のアドレスを生成しているかどうか
を表示する。その他の点では、図１６と図２０とは同一
である。

【０２０２】図２１は多くの面で図１７に似ている。両
図に共通な構成要素については符号として同じ数字を用
いる。以下、両図の差異についてのみ述べることとす
る。

【０２０３】ＦＲＭ＿ＯＦＦＳＥＴ信号は、制御メモリ
３０５内にＣＭ＿ＤＡＴＡ信号と共に書き込まれる。制
御メモリ３０５内へのこの書き込みは、ゲ−ト７０１が
制御メモリ３０５内へのＣＭ＿ＤＡＴＡ信号の書き込み
を制御するのと同一の手法で、ゲ−ト２１５０によって
制御される。

【０２０４】ゲ−ト２１５０と制御メモリ３０５とのＦ
ＲＭ＿ＯＦＦＳＥＴ信号出力は、排他的論理和（ＸＯ
Ｒ）ゲ−ト２１５１への入力を形成する。ＸＯＲゲ−ト
２１５１の出力は、ゲ−ト７０１と制御メモリ３０５と
のＣＭ＿ＷＥ信号出力と並行に選択装置１７０３の第１
入力部に接続される。ＤＳ０＿ＦＲＭ信号は、ＤＳ０＿
ＡＤＤＲＥＳＳ信号と並行に選択装置１７０３の第２入
力部に接続され、又ＸＯＲゲ−ト２１５１への第２入力
をも形成する。

【０２０５】したがって、ＦＲＭ＿ＯＦＦＳＥＴ信号
は、バッファ３１１及び３１２のうちのどちらのバッフ
ァが読み出し中かを示す表示子として働き、ＤＳ０＿Ｆ
ＲＭ信号は、バッファ３１１及び３１２のうちのどちら
のバッファが書き込み中かを示す表示子として働く。

【０２０６】図１６についての説明で述べたように、レ
ジスタ／カウンタ１６０１の初期値はデータメモリ１３
０１の最後の区分３０１”〜３０３”を指す。同じこと
がレジスタ／カウンタ２６０１でも成立するように、フ
リップフロップ２６０２が制御処理装置１１０によって
「１」の値で初期化される。

【０２０７】その後、レジスタ／カウンタ２６０１がカ
ウントを開始して終端カウントに初めて達すると、この
カウント値は、フリップフロップ２６０２によって出力
されるＦＲＭ＿ＯＦＦＳＥＴの値と連結して、データメ
モリ１３０１の最後の記憶位置を指す。したがってフリ
ップフロップ２６０２はこの時点でリセットされ、フリ
ップフロップ２６０２の次のカウント値は、ＦＲＭ＿Ｏ
ＦＦＳＥＴの値と連結して、データメモリ１３０１の最
初の記憶位置を指すことになる。

【０２０８】ここで重要なことは、ＦＲＭ＿ＯＦＦＳＥ
Ｔの値が、新たな呼セットアップの始点においてフリッ
プフロップ２６０２が制御処理装置１１０によってセッ
トされるまでは再び変わることがないという点である。
これは、データメモリ１３０１の最初の区分３０１”〜
３０３”の発生（書き込み）の間に読み出される制御メ
モリ３０５内の記憶位置だけがＦＲＭ＿ＯＦＦＳＥＴの
値「１」を記憶したことを意味する。

【０２０９】しかし、制御メモリ３０５の内容は２回使
用される。すなわち、初回はバッファ３１１の発生（書
き込み）の間、第２回はバッファ３１２の書き込み発生
の間である。この結果、ＦＲＭ＿ＯＦＦＳＥＴの値
「１」を記憶したのと同じ制御メモリ３０５内の記憶位
置において、データメモリ１３０１の第２バッファ３１
２の最初の区分３０１”〜３０３”の発生（書き込み）
の間に読み出しが行われることになる。

【０２１０】しかし、この、第２バッファ３１２の最初
の区分３０１”〜３０３”の発生（書き込み）の間は、
第１バッファ３１１の最後の区分３０１”〜３０３”か
ら読み出しが行われるべきである。したがって、ＦＲＭ
＿ＯＦＦＳＥＴの値「１」は正しくなく、値「０」に変
更する必要がある。これがＸＯＲゲ−ト２１５１の機能
である。

【０２１１】第２バッファ３１２の第２区分及びそれに
続く全ての区分３０１”〜３０３”の発生の間は、読み
出しは第２バッファ３１２の最初の区分及びそれに続く
区分３０１”〜３０３”について行われるべきで、第１
バッファについて行われるべきではない。しかし、上で
説明したように、制御メモリ３０５記憶位置に記憶され
ていてこの時点で用いられたＦＲＭ＿ＯＦＦＳＥＴの値
は「０」である。したがって、記憶されているＦＲＭ＿
ＯＦＦＳＥＴの値「０」は正しくないので、値「１」に
変更する必要がある。これがＸＯＲゲ−ト２１５１のも
う１つの機能である。

【０２１２】図１に戻って、時間多重交換装置（ＴＭ
Ｓ）１２０に対する制御の実行は、ＴＳ入替え装置１３
１又は１４１に対する制御とほとんど同じ手法で実現さ
れる。図２２は、時間多重交換装置１２０の実現例をブ
ロック図で示す。この実現例は、時間多重交換装置出力
リンク当り１個づつの複数の出力制御ユニット１７００
からなる。出力制御ユニット１７００は各々、選択装置
１７０２と、付随する制御メモリ１７０１とからなる。

【０２１３】各選択装置１７０２の入力部には時間多重
交換装置入力リンクが全て接続される。各選択装置１７
０２は、自己の制御メモリ１７０１に制御されて作動す
る。各タイムスロット間隔の間、各選択装置１７０２の
制御メモリ１７０１は、対応する選択装置１７０２の入
力リンク１７１のうちの１個の入力リンクを、出力リン
ク１８１への接続用に選択する。

【０２１４】ＴＳ入替え装置１３１又は１４１に無数の
実現例が可能なように、この制御メモリ１７００につい
ても無数の実現例が可能である。図４〜図６のＴＳ入替
え装置１３１又は１４１実現例に対応する出力制御ユニ
ット１７００の一例を、第１実現例として図２３に示
す。この実現例は、その対応する時間多重交換装置入力
リンク１８１のＴＳ入替え装置１４１との間で図４の回
路を共用する。

【０２１５】制御メモリ１７０１のプログラミングに対
して、この実現例では、多くの点で図５と同一である回
路を用いる。時間多重交換装置（ＴＭＳ）出力ＴＳレジ
スタ１８０２は、出力ＴＳレジスタ６０２の機能と同じ
機能を有する。

【０２１６】入力ポ−トレジスタ１８０１は、入力ＴＳ
レジスタ６０１と類似の機能を行うが、更に、出力ＴＳ
レジスタ１８０２によって指定されるタイムスロットの
間、選択装置１７０２によって時間多重交換装置入力ポ
−トのうちのどのポ−トを時間多重交換装置出力ポ−
ト、すなわちリンク１８１のうちのどれに接続すべきか
を指定する。オフセットレジスタ１８０３はオフセット
レジスタ６０３と同じである。同様に、構成要素１８０
９〜１８１８は構成要素６０９〜６１８と同じである。

【０２１７】入力ポ−トレジスタ１８０１は、図６の制
御メモリ３０５に対してゲ−ト７０１が行うのと同じ機
能を制御メモリ１７０１に対して行う。ゲ−ト１９０１
は、制御メモリ１７０１の書き込み可能化入力が制御さ
れるように、選択装置１８１７のＴＭＳ＿ＣＭ＿ＷＥ出
力信号によって制御される。制御メモリ３０５のよう
に、制御メモリ１７０１の内部を通してＤＳ−０ ＡＤ
ＤＲ信号が循環する。制御メモリ１７０１は、９７２０
ワードの深さで、ＳＴＳ−１２フレ−ムの各バイト／タ
イムスロットに１対１で対応する。

【０２１８】図４及び図８〜図９のＴＳ入替え装置１３
１又は１４１実現例に対応する出力制御ユニット１７０
０の一例を、第２実現例として図２４に示す。この実現
例は、その対応する時間多重交換装置入力リンク１８１
のＴＳ入替え装置１４１との間で図４の回路を共用す
る。制御メモリ１７０１のプログラミングに対して、こ
の実現例では、多くの点で図８と同一である回路を用い
る。

【０２１９】図８が図５とほぼ同一ではあるが比較機６
０９及び６１０の代わりに帯域幅形式の比較器６０４を
用いるのと同様に、図２４の実現例は図２３の実現例と
ほぼ同一ではあるが比較機１８０９及び１８１０の代わ
りに帯域幅形式のレジスタ１８０４を用いる。この帯域
幅形式のレジスタ１８０４は、図８の帯域幅形式のレジ
スタ６０４と同じである。図２３及び図２４において、
両図に共通な構成要素については符号として同じ数字を
用いる。

【０２２０】図１１〜図１３のＴＳ入替え装置１３１又
は１４１実現例に対応する出力制御ユニット１７００の
一例を、第３実現例として図２５に示す。この実現例
は、その対応する時間多重交換装置入力リンク１８１の
ＴＳ入替え装置１４１との間で図１１の回路を共用す
る。

【０２２１】制御メモリ１７０１のプログラミングに対
して、この実現例では、いくつかの部分が図１２と同一
であるような回路を用いる。図２５の実現例は図２４の
実現例とほぼ同一ではあるが加算器１８１３の代わりに
加算器２８１３及び制御比較器２８１０を用いる。これ
らの構成要素はそれぞれ、図１２の加算器１６１３及び
制御比較器１６１０と同じである。図２５の制御メモリ
１７０１も又、９７２０ワードの深さを有し、ＳＴＳ−
１２フレ−ムの各バイト／タイムスロットに１対１で対
応する。

【０２２２】図１５〜図１７のＴＳ入替え装置１３１又
は１４１実現例に対応する出力制御ユニット１７００の
一例を、第４実現例として図２６に示す。この実現例
は、その対応する時間多重交換装置入力リンク１８１の
ＴＳ入替え装置１４１との間で図１５の回路を共用す
る。制御メモリ１７０１のプログラミングに対して、こ
の実現例では、いくつかの部分が図１６と同一であるよ
うな回路を用いる。

【０２２３】図２６の実現例は図２４の実現例とほぼ同
一であるが、本実現例においては制御メモリ１７０１の
深さは１９４４０ワードで、図１４のデータメモリ１３
０１の記憶のＳＴＳ−１２フレ−ム２個にまたがってい
る。したがって、ＤＳ−０ＡＤＤＲは１５ビットの幅と
なる。制御メモリ１７０１に記憶される情報は、両方の
ＳＴＳ−１２フレ−ムについて同一である。すなわち、
制御メモリ１７０１の各半分の区分の内容は、互いに同
じである。

【０２２４】これと代替の同等な実現例としては、図２
６の制御メモリ１７０１を半分の深さ、すなわち９７２
０ワードの深さとし、アドレッシングを、ＤＳ−０ Ａ
ＤＤＲの最下位１４ビットだけによって行う、すなわち
「ＤＳ−０ ＡＤＤＲモジューロ９７２０」によって行
うようにする例が考えられる。この代替例は、図１９〜
図２１のＴＳ入替え装置１３１又は１４１の実現例に対
応する。

【０２２５】前に述べたように、図１の交換構造（ＴＳ
入替え装置及び時間多重交換装置）は通常、重複配置さ
れ、２つの重複構造が、「ブロッキングが厳密に不発
生」の作動状態を得るために並列に運用される。図２２
〜図２６に示す出力制御ユニット１７００の実現におい
ては、両重複配置の時間多重交換装置１２０が各々、制
御メモリ１７０１のローディング用に自己の重複回路を
有することを仮定している。

【０２２６】これら重複配置の時間多重交換装置１２０
の対応する出力制御ユニット１７００の１対の制御メモ
リ１７０１の間で重複のない、メモリローディング回路
を共用することによって、必要な回路数を減少させるよ
うにした代替例が考えられる。このような共用形の実現
例においては、図２２〜図２６は各々更に、制御メモリ
の対のうちのどちらの制御メモリにローディングすべき
かを表示するために、他のレジスタ類の書き込み時に制
御処理装置１１０によって書き込みが行われるレジスタ
（図示しない）が追加配置される。

【０２２７】上に述べたように、交換システムのハード
ウエアは、３種類の異なる形式のレート、すなわちＳＴ
Ｓ−１、ＶＴ、及びＤＳ−０、における接続（本説明に
おいては、チャンネル、ともいう）の切り換えを行うよ
うに構成されている。しかし、交換システム１００は、
これら特定のレートを有する接続の切り換えに限定され
ない。

【０２２８】むしろ、接続はＳＴＳ−１２レートまで
の、ＳＴＳ−１２レートを含む、どのレートのものでも
よく、交換システム１００が、各接続に対して、その接
続が必要とするできるだけ多くの利用可能な帯域幅の割
り当てを行う。帯域幅は、ハードウエアが切り換えを行
おうとする特定のレートに対応するサイズを有する異な
るサイズのブロックの間に割り当てられる。

【０２２９】したがって、或る１個のチャンネルの、完
全に割り当てられた帯域幅は、好ましくはＳＴＳ−１、
ＶＴ、及びＤＳ−０のレートのうちの１個以上のレート
に対応する、個々に割り当てられた１個以上の帯域幅ブ
ロックから構成される。

【０２３０】帯域幅の割り当ては、必要な帯域幅のでき
るだけ多くが、利用可能な最大帯域幅ブロックに、帯域
幅を無駄にせずに割り当てられ、必要な帯域幅の残りの
部分が、利用可能な次の大きさの帯域幅ブロックに割り
当てられる、というように以下この接続の全帯域幅要件
が満足されるまで階層的に行われる。

【０２３１】この手法の特性は、各レートについて、そ
のレートの対応するフレ−ムの交換遅れに等しい、交換
システムを通しての時間遅れが生じることである。した
がって、各呼について、より高いレートで切り換えられ
たトラフィックの場合は、このトラフィックをその呼に
ついて用いられる最も低いレートで切り換えられたトラ
フィックに再同期させるために、このより高いレートで
切り換えられたトラフィックを交換装置出力部において
遅らせる必要がある。

【０２３２】しかし、広範囲のレートにまたがる呼はま
れであると予測されるので、この時間遅れが顕著な性能
低下に結び付くとは考えられない。

【０２３３】この、より高いレートで切り換えられる呼
のトラフィックを遅らせる必要性の観点から、このトラ
フィックを、これらのレートに対応するトラフィック
の、次に切り換えられるフレ−ムによってすぐに重ね書
き（オーバライト）せずに、少しの間交換装置出力部に
おいて保持することが必要である。

【０２３４】これを行うための１つの手法は、呼のトラ
フィックを出力交換素子のデータメモリに保持すること
である。図１４に示すデータメモリ１３０１の実現例
は、このデータメモリが各レートの対応するフレ−ム
を、最も遅いレートのフレ−ム、すなわち全ＤＳ−０フ
レ−ム、が出力部で受信されるまで保持するので、この
目的に特に適している。

【０２３５】ここで注目したいのは、同様な状態が、異
なる遅れ特性を持って交換装置出力部に到着する異なる
レートを有し且つ関連のない呼についても存在すること
である。これらの呼は関連がないので、更に遅らせる必
要がなく、代わりに、異なる遅れを調整するためにＳＯ
ＮＥＴ／ＳＤＨポインタメカニズムを用いることができ
る。

【０２３６】ＳＯＮＥＴ／ＳＤＨ基準の要件の１つは、
ＳＴＳ−Ｎ信号を構成する各ＳＴＳ−１のセクション及
びラインオーバヘッド（すなわち最初の３コラム）が、
フレ−ムを構成するＮ個のバイトが伝送に際して隣接す
るように、位置合わせされなければならないことであ
る。「同期ペイロード・エンベロープ」（ＳＰＥ）はＳ
ＴＳ−１オーバヘッドバイトに関して浮動することが許
される。

【０２３７】「同期ペイロード・エンベロープ」の開始
位置は、それぞれのＳＴＳ−１オーバヘッドに位置する
ポインタによって識別される。この開始位置を、ＳＴＳ
−１レベルポインタ、と呼ぶこととする。「ＳＴＳ−１
同期ペイロード・エンベロープ」内には仮想支流（Ｖ
Ｔ）が含まれる。ＶＴは、自己の「同期ペイロード・エ
ンベロープ」を有し、これらの「同期ペイロード・エン
ベロープ」は、「ＳＴＳ−１同期ペイロード・エンベロ
ープ」に類似の仕方で浮動してもよく、又固定（ロッ
ク）させてもよい。

【０２３８】このことは、「ＶＴ同期ペイロード・エン
ベロープ」が「ＳＴＳ−１同期ペイロード・エンベロー
プ」に対して相対的に移動しないことを意味する。した
がって、浮動ＶＴは、ＳＴＳ−１レベルポインタに類似
のＶＴレベルポインタを有する。

【０２３９】ＶＴポインタは常に、「ＳＴＳ−１同期ペ
イロード・エンベロープ」の最初の７〜２８バイト（Ｖ
Ｔサイズによる）として現れる。浮動ＶＴは、交換装置
と同じクロックにロックされない、ＤＳ−１のような、
同期ペイロードを搬送するためには好ましい。このこと
から、これら同期信号が付加遅れなしに交換装置を通過
することが可能となる。したがって、信号を浮動フォー
マットに入れて運ぶのが好ましい。

【０２４０】ＤＳ−０がＶＴ内に含まれる場合のよう
に、ＶＴペイロードを切り換えるべき場合に、浮動ＶＴ
をロックされたＶＴに変換するためにスリップバッファ
が用いられる。ロックされたＶＴは、交換クロックに同
期されたペイロードを搬送する。したがって、切り換え
のために、ＤＳ−０のような個々のバイト（タイムスロ
ット）の位置を探すためには理想的である。しかし、Ｓ
ＯＮＥＴ／ＳＤＨ基準においては、ＳＴＳ−１内で、ロ
ックされたＶＴと浮動ＶＴとを混合することは許されて
いない。

【０２４１】多レート用交換装置について、ＳＴＳ−１
レベルよりも下で切り換えられる全てのトラフィック
は、浮動フォーマットを用いて行われる。ＶＴレベルよ
り下（すなわちＤＳ−０）で切り換えられる全てのトラ
フィックは、疑似浮動フォーマットに変換される。すな
わち、「ＶＴ同期ペイロード・エンベロープ」が、「同
期ペイロード・エンベロープ」がロックされて見えるよ
うに、スリップバッファを通過し、ＶＴレベルポインタ
が「０」にセットされる。

【０２４２】ＶＴレベルでの切り換えに対しては、ＶＴ
ポインタは、ＳＴＳ−１レベルポインタの値に対応する
量だけ増加される。ＳＴＳ−１レベルポインタは、
「０」にセットされる。これは、「ＳＴＳ−１同期ペイ
ロード・エンベロープ」が、そして結果としてＶＴポイ
ンタが、ペイロード・エンベロープの最初の位置で開始
することを意味する。ＳＴＳ−１及びこれより上のレベ
ルにおける切り換えに対しては、ＳＴＳ−１ポインタ
は、変化なしに交換装置へ送られる。

【０２４３】ＴＳ入替え装置において切り換えの後、Ｖ
Ｔは、ＶＴのフレ−ム長さが１２５μｓフレ−ムの１列
の長さのため、オーバヘッドに関して１列下方へシフト
されてＴＳ入替え装置を出る。したがって、ＳＴＳ−１
レベルカウンタは、「同期ペイロード・エンベロープ」
が全体としてシフトされたことを示す相当量だけカウン
トを増加させる。

【０２４４】ＤＳ−０レベルの切り換えについては、遅
れは１２５μｓフレ−ム時間の全量となり、これによっ
て、ＤＳ−０に関連するＶＴレベルポインタは、そのレ
ベルで切り換えられるＶＴに関連するＶＴレベルポイン
タよりも１列上方に位置することとなる。しかし、ＶＴ
レベルポインタは全て隣接していなければならない。し
たがって、パス探索メカニズムは、ＶＴレベルポインタ
が再び隣接できるように、ＤＳ−０レベルの呼、に対す
る出力タイムスロットの割り当てを１列だけオフセット
する必要がある。

【０２４５】最後に、もしＳＴＳ−１以上の呼が一体と
して切り換えられる場合、それぞれのＳＴＳ−１レベル
ポインタ及びＶＴレベルポインタは変化せずに交換装置
を通過する。

【０２４６】しかし、もし、ブロッキングを避けるため
に、これらのより高いレートの呼の形式をより低いレー
ト区分へ部分的に分割する必要があり且つそのより低い
レート区分がＶＴ形式である場合、ＳＴＳ−１レベルポ
インタは、１列分の追加遅れを表す量だけカウントを増
加させる必要がある。この追加遅れは、上に述べたよう
にこの区分をより低いレートの区分に再同期させるため
に、この呼の高いレートの区分に挿入するのに必要とさ
れる。

【０２４７】この階層的な割り当て及び対応するパス探
索は、次のように行われる。図２７において、概念的に
説明すると、各ＴＳ入替え装置１３１、１４１には、交
換システム１００を通してのパス探索に用いるために制
御処理装置１１０のメモリ内に従来の方法で記憶される
状態表２７０１〜２７０３の階層２７００が付随する。
各階層２７００の複数の層２７２１〜２７２３の各層
は、ＳＴＳ−１、ＶＴ、及びＤＳ−０データレートのう
ちの異なるレートにそれぞれ対応する。

【０２４８】複数の層２７２１〜２７２３の各層は、そ
れぞれ１個以上の、対応する状態表２７０１〜２７０３
からなる。ＳＴＳ−１レート層２７２１には、１２個の
エントリ２７１１を有するＳＴＳ−１タイムスロットブ
ロック状態表２７０１が１個含まれる。各エントリ２７
１１は、ＳＴＳ−１フレ−ム３０（図２）と同等の１個
のタイムスロットに対応する。したがって、各エントリ
２７１１は、ＳＴＳ−１２内の１個のＳＴＳ−１の帯域
幅を表す。

【０２４９】各エントリ２７１１は、対応する帯域幅
が、完全アイドルか、部分的アイドルか、又は使用中
（ビジー）かを表示するように符号化される。

【０２５０】各エントリ２７１１に対して、ＶＴレート
層２７２２は、それぞれ異なる、対応するＶＴタイムス
ロットブロック状態表２７０２を有する。したがって、
各状態表２７０１について１２個の状態表２７０２があ
ることになる。各状態表２７０２は、１個のＳＴＳ−１
の、異なるＶＴに各々が対応する２８個までのエントリ
２７１２を有する。１個の状態表２７０２が或る時点に
何個のエントリを有するかは、対応するＳＴＳ−１がそ
の時点に含む混合ＶＴの混合状態による。

【０２５１】層２７２２の各エントリ２７１２は、或る
１個のＳＴＳ−１内の１個のＶＴと同等のタイムスロッ
トに対応する。したがって、各エントリ２７１２は、１
個のＶＴの帯域幅を表す。各エントリ２７１２は又、対
応する帯域幅が、完全アイドルか、部分的アイドルか、
又は使用中（ビジー）かを表示するように符号化され
る。

【０２５２】各エントリ２７１２に対して、ＤＳ−０レ
ート層２７２３は、対応するＤＳ０タイムスロットブロ
ック状態表２７０３を有する。したがって、層２７２３
にある状態表２７０３の数は、層２７２２にある状態表
２７０２内のＶＴエントリの数と共に変わる。各状態表
２７０３は、対応するＶＴの、異なるＤＳ−０に各々が
対応する複数のエントリ２７１３を有する。状態表２７
０３が何個のエントリを有するかは、対応するＶＴの形
式によって決まる。

【０２５３】各エントリ２７１３は、１個のＤＳ−０、
すなわちＳＴＳ−１２フレ−ムの１個のタイムスロット
を表す。したがって、１個の層２７２３には合計９７２
０個のエントリ２７１３があることになる。各エントリ
２７１３は、対応する帯域幅が、アイドルか、又は使用
中（ビジー）かを表示するように符号化される。

【０２５４】状態表の階層２７００は、他のレベル、例
えばＳＴＳ−３上部レベル及びＨ０（すなわち３８４ｋ
ｂ／ｓ）レベル（最下位の次のレベル）を含むように拡
張してもよい。しかし、レベル数と各レベルの幅とは相
反する関係にあり、その間のバランス点（トレードオ
フ）を求める必要がある。図２７に示す３種類のレベル
からなる階層２７００は、妥当なトレードオフの例であ
る。

【０２５５】与えられた入力ＴＳ入替え装置１３１と出
力ＴＳ入替え装置１４１との間に与えられた接続を設立
するためには、マッチングするアイドル状態の入力ＴＳ
入替え装置出力タイムスロット及び出力ＴＳ入替え装置
入力タイムスロットを発見（検出）する必要がある。入
力ＴＳ入替え装置１３１と出力ＴＳ入替え装置１４１と
の間でパス探索を行うためには、制御処理装置１１０
が、対応する状態表の階層２７００を、予め定義された
手法で探す。

【０２５６】ＳＴＳ−１レート又はより高いレートの接
続については、好ましい手法は、マッチングするアイド
ル状態のエントリ（マッチングアイドルエントリ）をＳ
ＴＳ−１レベル２７２１において検出することである。

【０２５７】ＳＴＳ−１より低いレート（例えばＶＴレ
ート）の接続については、好ましい手法は、ＶＴレベル
２７２２におけるマッチングアイドルエントリであっ
て、完全アイドル状態のＳＴＳ−１の一部ではないエン
トリ、を検出することである。これによって、他のＳＴ
Ｓ−１レート又はより高いレートの接続用に、この完全
アイドル状態のＳＴＳ−１が、可能な程度まで保存され
る。

【０２５８】同様に、ＶＴより低いレート（例えばＤＳ
−０レート）の接続については、完全アイドル状態のＳ
ＴＳ−１の一部でなく完全アイドル状態のＶＴの一部で
もないマッチングアイドルエントリを検出することが好
ましい。これによって、他のより高いレート（例えばＳ
ＴＳ−１レート及びＶＴレート）の接続用に、この完全
アイドル状態のＳＴＳ−１及びＶＴが、可能な程度まで
保存される。

【０２５９】以下、割り当て手順を、或る特定のサイズ
の帯域幅についての階層的サーチの形で述べる。 １）ＳＴＳ−１レベル及びＶＴレベルにおける「部分ア
イドル／部分アイドル」（部分／部分、と略す）マッチ
ング ２）ＳＴＳ−１レベルにおける「部分／部分」マッチン
グ及びＶＴレベルにおける「部分アイドル／完全アイド
ル」（部分／アイドル、と略す）マッチング ３）ＳＴＳ−１レベルにおける「部分／部分」マッチン
グ及びＶＴレベルにおける「完全アイドル／部分アイド
ル」（アイドル／部分、と略す）マッチング ４）ＳＴＳ−１レベルにおける「部分／部分」マッチン
グ及びＶＴレベルにおける「完全アイドル／完全アイド
ル」（アイドル／アイドル、と略す）マッチング ５）ＳＴＳ−１レベルにおける「部分／アイドル」マッ
チング及びＶＴレベルにおける「部分／アイドル」マッ
チング ６）ＳＴＳ−１レベルにおける「部分／アイドル」マッ
チング及びＶＴレベルにおける「アイドル／アイドル」
マッチング ７）ＳＴＳ−１レベルにおける「アイドル／部分」マッ
チング及びＶＴレベルにおける「アイドル／部分」マッ
チング ８）ＳＴＳ−１レベルにおける「アイドル／部分」マッ
チング及びＶＴレベルにおける「アイドル／アイドル」
マッチング ９）ＳＴＳ−１レベルにおける「アイドル／アイドル」
マッチング及びＶＴレベルにおける「アイドル／アイド
ル」マッチング

【０２６０】もちろん、この階層的サーチをどれくらい
の深さまで進めるかは、サーチ対象の帯域幅のサイズに
よって異なる。すなわち、ＳＴＳ−１帯域幅についての
サーチは、この階層のレベルに到達せず、ＶＴ帯域幅に
ついてのサーチは、この階層のステップ４、６、８、及
び９だけを行い、ＤＳ−０帯域幅についてのサーチだけ
が、この階層のステップ１からステップ９までの全ての
ステップを行う。

【０２６１】理想より大きい数の、理想より小さい帯域
幅構成部分の集合からより高いレートの接続を形成する
オプションを常に保持刷ることによって、「ブロッキン
グ不発生」の作動状態が維持できる。

【０２６２】図２７の状態表の階層２７００の実際の物
理的構造を、図２８〜図３１に示す。階層２７００の層
２７２１は、図２８の２個の状態マトリックス２８００
及び２８０１の形で実現される。入力ＴＳ入替え装置Ｓ
ＴＳ−１タイムスロットブロック状態マトリックス２８
００は、入力ＴＳ入替え装置１３１の状態表からなる層
２７２１を実現したものであり、出力ＴＳ入替え装置Ｓ
ＴＳ−１タイムスロットブロック状態マトリックス２８
０１は、入力ＴＳ入替え装置１４１の状態表からなる層
２７２１を実現したものである。

【０２６３】マトリックス２８００は、６４個の列を有
し、これら６４個の列は各々、図１の交換システム１０
０の時間多重交換装置１２０の、異なる１個の入力リン
ク１７１に対応する。同様に、マトリックス２８０１
は、６４個の列を有し、これら６４個の列は各々、図１
の交換システム１００の時間多重交換装置１２０の、異
なる１個の出力リンク１８１に対応する。

【０２６４】又、マトリックス２８００は、２４個のコ
ラムを有し、これら２４個のコラムは１セット１２個の
コラムからなるコラムセット２セットで構成され、各々
が、上に述べた重複構造の交換システム１００において
各システム入力リンク１１１をサポートする入力ＴＳ入
替え装置１３１の対のうちの異なる１個の入力ＴＳ入替
え装置の状態表２７０１に対応する。

【０２６５】同様に、マトリックス２８０１は、２４個
のコラムを有し、これら２４個のコラムは１セット１２
個のコラムからなるコラムセット２セットで構成され、
各々が、上に述べた重複構造の交換システム１００にお
いて各システム出力リンク１５１をサポートする出力Ｔ
Ｓ入替え装置１４１の対のうちの異なる１個の入力ＴＳ
入替え装置の状態表２７０１に対応する。したがって、
マトリックス２８００及び２８０１のエントリは、図２
７の全階層２７００の全状態表２７０１のエントリ２７
１１である。

【０２６６】図２７の階層２７００の層２７２２は、図
２９のＶＴタイムスロットブロック状態マトリックス２
９００の形で実現される。マトリックス２９００は各
々、１個の状態表２７０２を形成し、図２８のマトリッ
クス２８００及び２８０１の、異なる１個のエントリ２
７０１に対応する。

【０２６７】各ＶＴタイムスロットブロック状態マトリ
ックス２９００は、７個の列を有し、各々がＳＴＳ−１
の各ＶＴグループに対応する。又、ＶＴ形式のマトリッ
クス２９００は各々、４個のコラムを有し、各々が１個
のＶＴグループの各ＶＴ１.５ に対応する。

【０２６８】図２９に例示するように、もし或るＶＴグ
ループが４個のＶＴ１.５ は含まないが代わりに３個の
ＶＴ２を含む場合、ＶＴ形式のマトリックス２９００
の、対応する列の最初の３個のコラムだけが用いられ、
もし２個のＶＴ３を含む場合は、対応する列の最初の２
個のコラムだけが用いられ、又、もし１個のＶＴ６が含
まれる場合には、対応する列の最初の１個のコラムだけ
が用いられる。したがって、マトリックス２９００の各
エントリは、状況表２７０２のエントリ２７１２であ
る。

【０２６９】或るＶＴグループがどのような形式のＶＴ
レートを含むかを表示するために、図２９のＶＴタイム
スロットブロック状態マトリックス２９００には図３０
の複数ののＶＴグループ状態マトリックス３０００が付
随している。交換システム１００のシステム入力リンク
１１１及びシステム出力リンク１５１の各々に、各１個
のＶＴグループ状態マトリックス３０００がある。

【０２７０】各ＶＴグループ状態マトリックス３０００
は、２４個の列を有し、これら２４個の列は１セット１
２個の列からなる列セット２セットで構成され、各々
が、上に述べた重複構造の交換システム１００において
対応するシステム入力リンク１１１又はシステム出力リ
ンク１５１をサポートする入力ＴＳ入替え装置１３１又
は出力ＴＳ入替え装置１４１の対のうちの異なる１個の
ＴＳ入替え装置に対応する。

【０２７１】１２個の列からなる１個の列セットの各列
は、対応するリンクのＳＴＳ−１２に含まれる１２個の
ＳＴＳ−１のうちの異なる１個のＳＴＳ−１に対応す
る。各ＶＴグループ状態マトリックス３０００は又、７
個のコラムを有し、その各コラムが、各ＳＴＳ−１の含
む７個のＶＴグループの各々に対応する。

【０２７２】交差する列とコラムとによって、複数のエ
ントリ３００１が形成される。各エントリ３００１の内
容は、対応するＶＴグループに現在含まれるＶＴレート
の形式を表示する。したがって、各エントリ３００１
は、図２９のＶＴタイムスロットブロック状態マトリッ
クス２９００の異なる１個の列に対応し、その対応する
列の何個のコラム（すなわちエントリ）が使用されるべ
きか、すなわちどのエントリ２７１２が有効な情報を有
するのかを表示する。

【０２７３】状態表の階層２７００の層２７２３は、図
３１のＤＳ−０タイムスロットブロック状態マトリック
ス３１００の形で実現される。図２８の各マトリックス
２８００、２８０１の各エントリ２７１１に対して、異
なる各１個のマトリックス３１００がある。したがっ
て、各マトリックス３１００は、異なるＳＴＳ−１に対
応する。各マトリックス３１００は又、１０８個のコラ
ムを有し、その各々が、対応するＶＴグループの、異な
るＤＳ−０、すなわち１０８個のタイムスロットの異な
る１個のタイムスロット、に対応する。

【０２７４】制御処理装置１１０によって用いられるパ
ス探索方法の詳細を図３２〜図９５に示す。この方法を
実現するプログラムは、従来通りに、制御処理装置１１
０のメモリ内に記憶され、このメモリから制御処理装置
１１０によって実行される。図３２〜図３３は、時間多
重交換装置１２０の入力ポ−トＸと出力ポ−トＹとの間
の、帯域幅Ａの広帯域接続についての要求をステップ３
２００において受けてこれを処理するのに用いられる手
順の概要を示す。帯域幅Ａは最初にステップ３２０１に
おいて、ＳＴＳ−１、ＶＴ６、ＶＴ３、ＶＴ２、ＶＴ
１.５、 及びＤＳ−０接続に変換される。変換は次のよ
うに行われる。

【０２７５】まず帯域幅Ａが、できるだけ多く（Ｂ個）
の完全ＳＴＳ−１接続に分割される。残りの帯域幅が、
できるだけ多く（Ｃ個）の完全ＶＴ６接続に分割され
る。残りの帯域幅が、できるだけ多く（Ｄ個）の完全Ｖ
Ｔ３接続に分割される。残りの帯域幅が、できるだけ多
く（Ｅ個）の完全ＶＴ２接続に分割される。残りの帯域
幅が、できるだけ多く（Ｆ個）の完全ＶＴ１.５ 接続に
分割される。そして最後に、残りの帯域幅が、できるだ
け多く（Ｇ個）のＤＳ−０接続に分割される。

【０２７６】次に、パス探索手順はステップ３２０２に
おいて、必要なＢ個のＳＴＳ−１接続の発見（検出）を
企図する。このステップの詳細の流れ図を図３４に示
す。このパス探索の結果として、必要なＳＴＳ−１接続
のうちの何個（Ｈ個）が検出できなかったかが表示され
る。この数Ｈは、ステップ３２０３において、必要なＶ
Ｔ接続の数を増加するのに用いられる（すなわち検出不
成功だった必要なＳＴＳ−１接続によって表される帯域
幅が追加として必要なＶＴ接続を得るために分割され
る）。

【０２７７】すなわち、検出不成功だったＨ個のＳＴＳ
−１接続の各１個について、検出を企図すべきＶＴ６接
続の数（Ｃ）が値７だけ増加され、新しいＣが、新Ｃ＝
（Ｈ・７）＋旧Ｃ、となり、又は、企図すべきＶＴ３接
続の数（Ｄ）が同じく値１４だけ増加され、新しいＤ
は、新Ｄ＝（Ｈ・１４）＋旧Ｄ、となり、又は、企図す
べきＶＴ２接続の数（Ｅ）が同じく値２１だけ増加さ
れ、新しいＥは、新Ｅ＝（Ｈ・２１）＋旧Ｅ、となり、
又は、企図すべきＶＴ１.５ 接続の数（Ｆ）が同じく値
２８だけ増加され、新しいＦは、新Ｆ＝（Ｈ・２８）＋
旧Ｆ、となる。又、別の同等のＶＴ接続組み合せも同様
に用いられる。

【０２７８】次に、パス探索手順はステップ３２０４に
おいて、必要なＣ個のＶＴ６接続の発見（検出）を企図
する。このステップの詳細の流れ図を図３６に示す。こ
のパス探索の結果として、必要なＶＴ６接続のうちの何
個（Ｊ個）が検出できなかったかが表示される。この数
Ｊは、ステップ３２０５において、必要なＶＴ３、ＶＴ
２、及び／又はＶＴ１.５ 接続の数を増加するのに用い
られる。

【０２７９】すなわち、検出不成功だったＪ個のＶＴ６
接続の各１個について、企図すべきＶＴ３接続の数
（Ｄ）が値２だけ増加され、新しいＤは、新Ｄ＝（Ｊ・
２）＋旧Ｄ、となり、又は、企図すべきＶＴ２接続の数
（Ｅ）が同じく値３だけ増加され、新しいＥは、新Ｅ＝
（Ｊ・３）＋旧Ｅ、となり、又は、企図すべきＶＴ１.
５接続の数（Ｆ）が同じく値４だけ増加され、新しいＦ
は、新Ｆ＝（Ｊ・４）＋旧Ｆ、となる。又、別の同等の
ＶＴ３、ＶＴ２、及びＶＴ１.５ の接続の組み合せも同
様に用いられる。

【０２８０】次に、パス探索手順はステップ３２０６に
おいて、必要なＤ個のＶＴ３接続の発見（検出）を企図
する。このステップの詳細の流れ図を図４４に示す。こ
のパス探索の結果として、必要なＶＴ３接続のうちの何
個（Ｋ個）が検出できなかったかが表示される。ステッ
プ３２０７において、検出不成功だったＫ個のＶＴ３接
続の各１個について、企図すべきＶＴ１.５ 接続の数
（Ｆ）が値２だけ増加され、新しいＦは、新Ｆ＝（Ｋ・
２）＋旧Ｆ、となる。

【０２８１】次に、パス探索手順はステップ３２０８に
おいて、必要なＥ個のＶＴ２接続の発見（検出）を企図
する。このステップの詳細の流れ図を図５２に示す。こ
のパス探索の結果として、必要なＶＴ２接続のうちの何
個（Ｌ個）が検出できなかったかが表示される。ステッ
プ３２０９において、検出不成功だったＬ個のＶＴ２接
続の各１個について、企図すべきＤＳ−０接続の数
（Ｇ）が値３２だけ増加され、新しいＧは、新Ｇ＝（Ｌ
・３２）＋旧Ｇ、となる。

【０２８２】次に、パス探索手順はステップ３２１０に
おいて、必要なＦ個のＶＴ１.５ 接続の発見（検出）を
企図する。このステップの詳細の流れ図を図６０に示
す。このパス探索の結果として、必要なＶＴ１.５ 接続
のうちの何個（Ｍ個）が検出できなかったかが表示され
る。ステップ３２１１において、検出不成功だったＭ個
のＶＴ１.５ 接続の各１個について、企図すべきＤＳ−
０接続の数（Ｇ）が値２４だけ増加され、新しいＧは、
新Ｇ＝（Ｍ・２４）＋旧Ｇ、となる。

【０２８３】次に、パス探索手順はステップ３２１２に
おいて、必要なＧ個のＤＳ−０接続の発見（検出）を企
図する。このステップの詳細の流れ図を図６９に示す。
このパス探索の結果として、必要なＤＳ−０接続のうち
の何個（Ｎ個）が検出できなかったかが表示される。ス
テップ３２１３において、この数がＮ＝０であることが
判断されると、ステップ３２１４に示すように、帯域幅
Ａの広帯域接続要求の処理は完了し、この接続は、ＴＳ
入替え装置１３１、１４１、及び時間多重交換装置１２
０の制御メモリ内にプログラミングされたことになる。

【０２８４】しかし、もしこの数Ｎがゼロでない場合、
ステップ３２１５に示されるように、帯域幅Ａの広帯域
接続要求の処理は不成功だったことになり、接続は設立
できない。この不成功だった接続の一部分でこの時点で
セットアップされている部分は、分断破棄される。

【０２８５】要求される帯域幅探索が成功し完了した旨
の表示がパス探索手順によってステップ３２１３におい
て返されるまでは、代替手段によって接続の一部分をセ
ットアップすることはできない。完了表示が返される
と、ステップ３２１４において接続が全体としてセット
アップされる。

【０２８６】図３４は、図３２のステップ３２０２の手
順の詳細として、Ｂ個のＳＴＳ−１接続をセットアップ
する手順を示す。この手順は、ステップ３４００におい
て図３２のステップ３２０２から受けた要求に応答して
行われる。この要求は、時間多重交換装置１２０の入力
ポ−トＸと出力ポ−トＹとを相互接続の対象として指定
している。これらのポ−トは、与えられた接続に必要と
される入力ＴＳ入替え装置１３１及び出力ＴＳ入替え装
置１４１の階層的状態表に直接に対応する。

【０２８７】要求に応答してステップ３４０１におい
て、ＳＴＳ−１接続カウンタ及びＳＴＳ−１不成功点検
フラッグ（いずれも図示しない）が値「０」に初期化さ
れる。次にステップ３４０２において、ＳＴＳ−１接続
カウンタの値が、要求されたＢ個のＳＴＳ−１接続に対
して照合点検される。もしカウンタの値が数Ｂよりも小
さい場合、ステップ３４０３において、入力ポ−トＸか
ら出力ポ−トＹへの１個のＳＴＳ−１接続のセットアッ
プが企図される。このステップの詳細の流れ図を図３５
に示す。

【０２８８】もしこの企図が不成功だった場合、ＳＴＳ
−１不成功点検フラッグの値が「１」にセットされる。
次にステップ３４０４において、このフラッグの値が点
検される。もしこの値が、ＳＴＳ−１接続をセットアッ
プする企図が成功したことを表す「０」の場合、ＳＴＳ
−１接続カウンタのあたいが「１」だけ増加され、プロ
グラムはステップ３４０２に戻る。

【０２８９】もしステップ３４０４において、ＳＴＳ−
１不成功点検フラッグの値が「１」であると判明した場
合、これはＳＴＳ−１接続セットアップの企図不成功を
表し、又もしステップ３４０２においてＳＴＳ−１接続
カウンタの値が数Ｂより小さくないと判った場合、これ
は必要な全てのＳＴＳ−１接続がセットアップされてい
ることを意味し、これら２つの場合いずれも、ステップ
３４０６において、入力ポ−トＸと出力ポ−トＹとの間
のＳＴＳ−１接続をセットアップする企図は完了する。

【０２９０】そして、手順はステップ３４０７におい
て、図３２のステップ３２０２へ、不成功だったＳＴＳ
−１接続の数Ｈを返す。数Ｈは、数ＢからＳＴＳ−１接
続カウンタの現在のカウントを差し引いて計算される。
もし要求されるＳＴＳ−１接続の全てが成功の場合、Ｈ
の値は「０」となる。

【０２９１】図３５は、図３４のステップ３４０３の手
順の詳細として、１個のＳＴＳ−１接続をセットアップ
する手順を示す。まずポ−トＸ及びポ−トＹの両方につ
いて、対応するアイドル状態のＳＴＳ−１帯域幅ブロッ
クがあるかどうかを定める点検が行われる。もしこのよ
うなブロックがある場合、対応するＳＴＳ−１、ＶＴ、
及びＤＳ−０のエントリは、使用中（ビジー又はフ
ル）、と標識（マーク）付けされ、このＳＴＳ−１接続
をセットアップするための情報が、システムのハードウ
エア（ＴＳ入替え装置及び時間多重交換装置）に送られ
る。

【０２９２】この手順は、ステップ３５００において、
図３４のステップ３４０３から受けた要求に応答して行
われる。この要求は、入力ポ−トＸと出力ポ−トＹとを
指定している。

【０２９３】要求に応答して、手順はステップ３５０１
において、入力ポ−トＸについて用いられる入力ＴＳ入
替え装置１３１のマトリックス２８００内のＳＴＳ−１
タイムスロットブロック状態表２７０１、及び出力ポ−
トＹについて用いられる出力ＴＳ入替え装置１４１のマ
トリックス２８０１内のＳＴＳ−１タイムスロットブロ
ック状態表２７０１（図２８）を識別し、これらの状態
表にアクセスする。又、ステップ３５０２において、Ｓ
ＴＳ−１タイムスロット（ＴＳ）ブロック（ＴＳＢ）カ
ウンタ（図示しない）が値「０」に初期化される。

【０２９４】次にステップ３５０３において、ＳＴＳ−
１のＴＳブロックカウンタの値をアドレスポインタとし
て用いて、ステップ３５０１においてアクセスされた状
態表２７０１のうちの各１個の状態表の対応する１個の
エントリ２７１１にアクセスして点検し、状態表の内容
が完全アイドル状態の帯域幅を表示しているかどうかを
定める。例えば、もしＳＴＳ−１のＴＳブロックカウン
タのカウントが５の場合、第６番目の状態表エントリが
アクセスされ、点検される。

【０２９５】もしステップ３５０３の結果が「ＹＥＳ」
である（すなわち、状態表の内容が完全アイドル状態の
帯域幅を表示している）場合、ステップ３５０７におい
て、ステップ３５０３においてアクセスされたエントリ
２７１１に対応するＶＴ状態表２７０２及びＤＳ−０状
態表２７０３（図２７）のエントリは全て、「使用中」
（ビジー）、としてマーク付けされる。又、ステップ３
５０８において、これら２個のエントリ２７１１自身
は、状態表２７０１において、「使用中」としてマーク
付けされる。

【０２９６】このＳＴＳ−１接続は今や、ＴＳ入替え装
置１３１、１４１及び時間多重交換装置１２０の制御メ
モリ内にプログラミングすることができ、ステップ３５
０９において、パス探索のこれらの結果が、ＴＳ入替え
装置及び時間多重交換装置のプログラミングレジスタ
（図５、８、１２、１６、２０、及び２３〜２６）へ送
られ、ローディングされる。セットアップは成功し完了
して、ステップ３５１０において、手順は図３４のステ
ップ３４０３に戻る。

【０２９７】ステップ３５０３に戻って、状態表２７０
１の両エントリ２７１１を点検の結果、完全アイドル状
態の帯域幅を表示していないと判断される場合、ステッ
プ３５１１において、ＳＴＳ−１のＴＳブロックカウン
タのカウントが値「１」だけ増加され、ステップ３５１
２において、このカウンタの値が点検されて、２４より
小さいかどうかが定められる。

【０２９８】もしカウンタの値が２４より小さい場合、
利用可能性を点検すべきＳＴＳ−１が更に存在するの
で、手順はステップ３５０３に戻る。もしカウンタの値
が２４より小さくない場合、必要な入力及び出力ＴＳ入
替え装置の全てのＳＴＳ−１の点検が成功せずに終了し
たことになり、ＳＴＳ−１をセットアップする企図は不
成功となる。したがってステップ３５１３において、Ｓ
ＴＳ−１不成功点検フラッグの値が、不成功を示す
「１」にセットされ、手順はステップ３５１４におい
て、企図不成功の表示と共に図３４のステップ３４０３
に戻る。

【０２９９】図３６は、図３２のステップ３２０４の手
順の詳細として、Ｃ個のＶＴ６接続をセットアップする
手順を示す。この手順は、図３４の流れ図のＳＴＳ−１
をＶＴ６に、数Ｂを数Ｃに、そして数Ｈを数Ｊに置き換
える以外は、図３４の手順と全く同じである。

【０３００】図３７〜図４３は、図３６のステップ３６
０３の手順の詳細として、１個のＶＴ６接続をセットア
ップする手順を示す。まず、両方が、「部分アイドル」
状態、としてマーク付けされたマッチングするＳＴＳ−
１帯域幅ブロックがあるかどうかを定める点検が行われ
る。もしある場合、これらのブロックは、完全アイドル
状態のＳＴＳ−１ブロックに影響を与えずにアイドル状
態のＶＴ帯域幅ブロックを選択するためのよい候補ブロ
ックとなる。

【０３０１】マッチングする部分アイドル状態のＳＴＳ
−１ブロックが検出されると、手順はＶＴグループレベ
ルに進み、未指定、としてマーク付けされたＶＴグルー
プの検出を行う。

【０３０２】もしこのようなグループが検出された場
合、このＶＴグループは、ＶＴ６、としてマーク付けさ
れ、対応するＤＳ−０タイムスロットはポ−トＸ及びＹ
について、「使用中」としてマーク付けされ、対応する
ＳＴＳ−１のタイムスロット（ＴＳ）ブロックはポ−ト
Ｘ及びＹについて、「使用中」、又は、「部分アイド
ル」状態、としてマーク付けされる。そして、ＶＴ６接
続をセットアップするための情報がシステムハードウエ
ア（ＴＳ入替え装置及び時間多重交換装置）へ送られ
る。

【０３０３】もし上記ステップの後にＶＴ６接続が検出
されない場合、或るＳＴＳ−１ブロックがポ−トＸにつ
いて部分アイドルかどうか、そしてこのＳＴＳ−１ブロ
ックがポ−トＹについて完全アイドルかどうか、を定め
る点検が行われる。もし結果が「ＹＥＳ」の場合、手順
はＶＴグループレベルに進む。

【０３０４】もし上記ステップの後にＶＴ６接続が検出
されない場合、或るＳＴＳ−１ブロックがポ−トＸにつ
いて完全アイドルかどうか、そしてこのＳＴＳ−１ブロ
ックがポ−トＹについて部分アイドルかどうか、を定め
る点検が行われる。もし結果が「ＹＥＳ」の場合、手順
はＶＴグループレベルに進む。

【０３０５】もし上記ステップの後にＶＴ６接続が検出
されない場合、或るＳＴＳ−１ブロックがポ−トＸにつ
いて完全アイドルかどうか、そしてこのＳＴＳ−１ブロ
ックがポ−トＹについても完全アイドルかどうか、を定
める点検が行われる。もし結果が「ＹＥＳ」の場合、手
順はＶＴグループレベルに進む。

【０３０６】この手順は、ステップ３７００において図
３６のステップ３６０３から受けた要求に応答して行わ
れる。この要求は、入力ポ−トＸと出力ポ−トＹとを指
定している。

【０３０７】要求に応答して、手順はステップ３７０１
において、入力ポ−トＸについて用いられる入力ＴＳ入
替え装置１３１の状態表２７０１、及び出力ポ−トＹに
ついて用いられる出力ＴＳ入替え装置１４１の状態表２
７０１を識別し、これらの状態表にアクセスする。又、
ステップ３７０２において、ＳＴＳ−１のＴＳブロック
（ＴＳＢ）カウンタが値「０」に初期化される。

【０３０８】次にステップ３７０３において、ＳＴＳ−
１のＴＳブロックカウンタの値を用いて、ステップ３７
０１においてアクセスされた状態表２７０１のうちの各
１個の状態表の対応する１個のエントリ２７１１にアク
セスして点検し、状態表の内容が部分アイドル状態の帯
域幅を表示しているかどうかを定める。もしステップ３
７０３の結果が「ＹＥＳ」である場合、手順は図４１の
ステップ３７２０に進む。

【０３０９】もしステップ３７０３の結果が「ＮＯ」で
ある場合、ステップ３７０４において、ＳＴＳ−１のＴ
Ｓブロックカウンタの値が「１」だけ増加され、ステッ
プ３７０５において、カウンタの値が２４より小さいか
どうかを定める点検が行われる。もしカウンタの値が２
４より小さい場合、部分アイドル帯域幅を点検すべきＳ
ＴＳ−１が更に存在するので、手順はステップ３７０３
に戻る。

【０３１０】もしカウンタの値が２４より小さくない場
合、必要な入力及び出力ＴＳ入替え装置の全てのＳＴＳ
−１の、部分アイドル帯域幅についての点検が成功せず
に終了したことになる。したがって、図３８のステップ
３７０６において、ＳＴＳ−１のＴＳブロックカウンタ
の値が「０」にリセットされる。

【０３１１】そしてステップ３７０７において、このＳ
ＴＳ−１のＴＳブロックカウンタの値を用いて、ステッ
プ３７０３においてアクセスされた状態表２７０１のう
ちの各１個の状態表の対応する１個のエントリ２７１１
にアクセスして点検し、入力ＴＳ入替え装置１３１の状
態表２７０１のエントリ２７１１の内容が部分アイドル
状態の帯域幅を表示しており且出力ＴＳ入替え装置１４
１の状態表２７０１のエントリ２７１１の内容が完全ア
イドル状態の帯域幅を表示しているかどうかを定める。

【０３１２】もしステップ３７０７の結果が「ＹＥＳ」
である場合、手順は図４１のステップ３７２０に進む。
もしステップ３７０７の結果が「ＮＯ」である場合、ス
テップ３７０８において、ＳＴＳ−１のＴＳブロックカ
ウンタの値が「１」だけ増加され、ステップ３７０９に
おいて、カウンタの値が２４より小さいかどうかを定め
る点検が再度行われる。もしカウンタの値が２４より小
さい場合、手順はステップ３７０７に戻る。

【０３１３】もしカウンタの値が２４より小さくない場
合、必要な入力及び出力ＴＳ入替え装置の全てのＳＴＳ
−１の、部分アイドル／完全アイドルの帯域幅の組み合
せについての点検が成功せずに終了したことになる。し
たがって、図３９のステップ３７１０において、ＳＴＳ
−１のＴＳブロックカウンタの値が「０」にリセットさ
れる。

【０３１４】そしてステップ３７１１において、このＳ
ＴＳ−１のＴＳブロックカウンタの値を用いて、ステッ
プ３７０３においてアクセスされた状態表２７０１のう
ちの各１個の状態表の対応する１個のエントリ２７１１
にアクセスして点検し、入力ＴＳ入替え装置１３１の状
態表２７０１のエントリ２７１１の内容が完全アイドル
状態の帯域幅を表示しており且出力ＴＳ入替え装置１４
１の状態表２７０１のエントリ２７１１の内容が部分ア
イドル状態の帯域幅を表示しているかどうかを定める。

【０３１５】もしステップ３７１１の結果が「ＹＥＳ」
である場合、手順は図４１のステップ３７２０に進む。
もしステップ３７１１の結果が「ＮＯ」である場合、ス
テップ３７１２において、ＳＴＳ−１のＴＳブロックカ
ウンタの値が「１」だけ増加され、ステップ３７１３に
おいて、カウンタの値が２４より小さいかどうかを定め
る点検が再度行われる。もしカウンタの値が２４より小
さい場合、手順はステップ３７１１に戻る。

【０３１６】もしカウンタの値が２４より小さくない場
合、図４０のステップ３７１４において、ＳＴＳ−１の
ＴＳブロックカウンタは値「０」にリセットされる。そ
してステップ３７１５において、このＳＴＳ−１のＴＳ
ブロックカウンタの値を用いて、ステップ３７０３にお
いてアクセスされた状態表２７０１のうちの各１個の状
態表の対応する１個のエントリ２７１１にアクセスして
点検し、これらの内容が完全アイドル状態の帯域幅を表
示しているかどうかを定める。

【０３１７】もしステップ３７１５の結果が「ＹＥＳ」
である場合、手順は図４１のステップ３７２０に進む。
もしステップ３７１５の結果が「ＮＯ」である場合、ス
テップ３７１６において、ＳＴＳ−１のＴＳブロックカ
ウンタの値が「１」だけ増加され、ステップ３７１７に
おいて、カウンタの値が２４より小さいかどうかを定め
る点検が再度行われる。もしカウンタの値が２４より小
さい場合、手順はステップ３７１５に戻る。

【０３１８】もしステップ３７１７において、カウンタ
の値が２４より小さくない場合、必要な入力及び出力Ｔ
Ｓ入替え装置の全てのＳＴＳ−１のアイドル帯域幅につ
いての点検が成功せずに終了したことになり、ＶＴ６接
続をセットアップする企図は不成功となる。したがって
ステップ３７１８において、ＶＴ６不成功点検フラッグ
の値が、不成功を示す「１」にセットされ、手順はステ
ップ３７１９において、企図不成功の表示と共に図３６
のステップ３６０３に戻る。

【０３１９】入力及び出力ＴＳ入替え装置１３１、１４
１両方の、対応するＳＴＳ−１におけるアイドル帯域幅
の検出に成功した場合に、探索手順は、図３７〜図４０
から図４１のステップ３７２０に進む。ステップ３７２
０において、ＶＴグループ状態マトリックス３０００
（図３０）の列のうちこれら入力及び出力ＴＳ入替え装
置のＳＴＳ−１に対応する列がアクセスされる。又、ス
テップ３７２１において、ＶＴ６グループカウンタ（図
示しない）が値「０」に初期化される。

【０３２０】そしてステップ３７２２において、このカ
ウンタの値を用いて、ステップ３７２０においてアクセ
スされた２列のうちの各列の、対応するエントリ３００
１にアクセスして点検し、これらの内容は、対応するＶ
ＴグループがＶＴ形式を保持していないことを表示して
いるかどうか（ＶＴグループの状態が未指定かどうか）
を定める。もし結果が「ＹＥＳ」、すなわちＶＴ形式が
ないと表示される場合、手順は図４２のステップ３７２
５に進む。

【０３２１】もし結果が「ＮＯ」、すなわちＶＴ形式が
あると表示される場合、これはそのＶＴグループの帯域
幅が少なくとも部分的に使用中であり、したがってその
ＶＴグループがＶＴ６形式を保持できないことを意味す
る。このため、ステップ３７２３において、ＶＴグルー
プカウンタは値「１」だけ増加され、ステップ３７２４
において、カウンタの値が７より小さいかどうかを定め
る点検が行われる。

【０３２２】結果としてカウンタの値が７より小さい場
合、このＳＴＳ−１には点検すべき他のＶＴグループが
あるので、手順はステップ３７２２に戻る。しかしもし
カウンタの値が７より小さくない場合、このＳＴＳ−１
にはＶＴ６の保持搬送に利用可能なＶＴグループがない
ので、手順は、図３７〜図４０内の、この図４１の手順
へ入った際の出発点のステップ位置に戻る。

【０３２３】現対象の入力及び出力ＴＳ入替え装置１３
１、１４１両方のＳＴＳ−１においてアイドル状態のＶ
Ｔグループが検出された場合に、探索手順は、図４２の
ステップ３７２５に進む。ステップ３７２５において、
このＶＴグループのカウンタの現在の値を用いてこのＳ
ＴＳ−１のこのアイドルＶＴグループに対応する図２９
のマトリックス２９００のＶＴタイムスロットブロック
状態表２７０２が識別されて、アクセスされる。又、ス
テップ３７２６において、ＶＴ６のＴＳブロックカウン
タ（図示しない）が値「０」に初期化される。

【０３２４】そして、ステップ３７２７において、この
カウンタの値を用いて、ステップ３７２５においてアク
セスされた状態表２７０２の各１個の状態表の、対応す
るエントリ２７１２にアクセスして点検し、これらの内
容が、完全アイドル状態の帯域幅を表示しているかどう
かを定める。もし表示していない場合、ステップ３７２
８において示されるように、エラーが存在する。その理
由は、ＶＴグループ状態マトリックス３０００において
ＶＴ形式の指定を受けていないＶＴグループはアイドル
でなければならないからである。

【０３２５】もしステップ３７２７において、これら点
検された両エントリ２７１２が完全アイドル帯域幅を表
示する場合は、ステップ３７２９において、これらエン
トリ２７１２の両方が「使用中」としてマーク付けさ
れ、ステップ３７２２においてアクセスされたＶＴグル
ープ状態マトリックス３０００の、対応するエントリ３
００１は、ステップ３７３０において、ＶＴ６というＶ
Ｔ形式を表示するものとしてマーク付けされる。

【０３２６】次に、ステップ３７２９においてマーク付
けされたエントリ２７１２に対応するＤＳ−０状態表２
７０３（図２７）の全エントリが、図４３のステップ３
７３１において「使用中」としてマーク付けされる。更
に、ＳＴＳ−１のＴＳブロックカウンタの現カウントに
よって表示される現対象ＳＴＳ−１に対応する状態表２
７０１のエントリ２７１１が、ステップ３７３２におい
て、部分アイドル又は使用中の状態を表示するように更
新される。

【０３２７】この更新は、具体的には例えば、ＶＴタイ
ムスロットブロック状態マトリックス２９００において
ＳＴＳ−１を点検して有効なエントリがアイドル又は部
分アイドルかどうかを定めることによって行われる。も
しアイドルか又は部分アイドルの場合、ＳＴＳ−１の対
応するエントリ２７１１は、「部分アイドル」としてマ
ーク付けされる。もしマトリックス２９００の全ての有
効なエントリ２７１２が、「使用中」としてマーク付け
されている場合には、ＳＴＳ−１の対応するエントリ２
７１１は、「使用中」としてマーク付けされる。

【０３２８】今やＶＴ接続は、ＴＳ入替え装置１３１、
１４１及び時間多重交換装置１２０の制御メモリ内にプ
ログラミングされる準備ができ、ステップ３７３３にお
いて、パス探索結果がＴＳ入替え装置及び時間多重交換
装置のプログラミングレジスタ内にローディングされ
る。これで、セットアップは成功して完了となり、手順
はステップ３７３４において、図３６のステップ３６０
３に戻る。

【０３２９】図４４は、図３３のステップ３２０６の手
順の詳細として、Ｄ個のＶＴ３接続をセットアップする
手順を示す。この手順は、図３４の流れ図のＳＴＳ−１
をＶＴ３に、数Ｂを数Ｄに、そして数Ｈを数Ｋに置き換
える以外は、図３４の手順と全く同じである。

【０３３０】図４５〜図５１は、１個のＶＴ３接続をセ
ットアップする手順を示す。この手順は、ＶＴグループ
の箇所以外はＶＴ６接続に関する手順と同一である。最
初にＶＴグループレベルにおいて、ポ−トＸ及びＹにつ
いてマッチングするアイドル状態のＶＴブロックの点検
が行われる。このようなアイドルブロックが検出される
と、これらＶＴブロックは、「使用中」（ビジー又はフ
ル）、としてマーク付けされる。そしてＶＴグループレ
ベルについての手順が、ＶＴ６について上記したよう
に、但しＶＴ６をＶＴ３に置き換えて、進行する。

【０３３１】この手順は、ステップ４５００において、
図４４のステップ４４０３から受けた要求に応答して行
われる。図４５〜図４８は、次の事項をを除いては、図
３７〜図４０と同じである。これらの除外事項は、ステ
ップ４５０３、４５０７、４５１１、及び４５１５にお
いて手順が移る先が図４９であること、ステップ４５１
８において、値「１」にセットされるのがＶＴ３不成功
点検フラッグであること、及びステップ４５１９におい
て、手順が図４４のステップ４４０３に戻ることであ
る。

【０３３２】又、図４９の手順は、いくつかの除外事項
のほかは図４１の手順と同じである。すなわち、ここで
サーチされるのは、ＶＴ３の帯域幅だけであってＶＴ６
の帯域幅全体ではないので、ステップ４５２２におい
て、現対象の入力及び出力ＳＴＳ−１に対応する、ＶＴ
グループマトリックス３０００の２個のエントリ３００
１が点検されて、対応するＶＴグループがＶＴ形式を保
持搬送していない（すなわち未指定である）か、又はＶ
Ｔ３形式を保持搬送しているか、のいずれかの状態をこ
れらエントリの内容が表示しているかどうか、が定めら
れる。

【０３３３】もしこの結果が「ＹＥＳ」の場合、手順は
図５０のステップ４５２５に進む。ステップ４５２２に
おいてＶＴ３形式を保持搬送していることが検出された
ＶＴグループが使用中（ビジー）であることが図５０に
おいて検出された場合、手順は図５０から図４９のステ
ップ４５２３に戻り、適切なアイドル状態にあるＶＴグ
ループのサーチを継続する。

【０３３４】上記のように、未指定であるＶＴグルー
プ、又はＶＴ３形式を保持搬送しているＶＴグループ
が、入力及び出力両方のＴＳ入替え装置において現対象
のＳＴＳ−１に検出された場合、手順は図５０のステッ
プ４５２５に進む。ステップ４５２５において、ＶＴグ
ループのカウンタの現カウント値を用いて、現対象ＳＴ
Ｓ−１のこれらのＶＴグループに対応する図２９のマト
リックス２９００のＶＴタイムスロットブロック状態表
２７０２が識別され、アクセスされる。又、ステップ４
５２６において、ＶＴ３のＴＳブロックカウンタ（図示
しない）が値「０」に初期化される。

【０３３５】そして、ステップ４５２７において、この
カウンタの値を用いて、ステップ４５２５においてアク
セスされた２個の状態表２７０２の各１個の状態表の、
対応するエントリ２７１２にアクセスして点検し、これ
らの内容が、対応するＶＴ３について、完全アイドル状
態の帯域幅を表示しているかどうかを定める。

【０３３６】もし結果が「ＮＯ」の場合、対応するこの
ＶＴ３においては十分な帯域幅が利用不可能である。そ
して、ステップ４５３０において、ＶＴ３のＴＳブロッ
クカウンタの値が「１」だけ増加され、ステップ４５３
１において、このカウンタの値が２より小さいかどうか
が点検される。

【０３３７】もしカウンタの値が２より小さい場合、手
順はステップ４５２７に戻り、現対象ＶＴグループの次
のＶＴ３の状態を点検する。しかし、もしカウンタの値
が２より小さくない場合には、このＶＴグループに点検
すべきＶＴ３はもはやない。いい替えれば、この入力及
び出力ＶＴグループにおけるアイドル状態のＶＴ３のサ
ーチは、ステップ４５３２において示されるように、不
成功に終ったことになる。そして手順は、図４９のステ
ップ４５２３に戻り、利用可能なＶＴ３を求めて別の入
力及び出力ＶＴグループを選択し、点検する。

【０３３８】図５０のステップ４５２７に戻り、もし点
検されたエントリ２７１２が入力及び出力の両方のＶＴ
グループにおける対応するＶＴ３について完全アイドル
状態の帯域幅を表示する場合、ステップ４５２８におい
て、「使用中」としてマーク付けされ、ステップ４５２
２においてアクセスされたＶＴグループ状態マトリック
ス３０００の、対応するエントリ３００１が、ステップ
４５２９において、ＶＴ３というＶＴ形式を表示するも
のとしてマーク付けされる。

【０３３９】手順は次に図５１に進む。図５１は、ステ
ップ４５３６において図５１の手順が図４４のステップ
４４０３に戻る点を除いては、図４３と同じである。

【０３４０】図５２は、図３３のステップ３２０８の手
順の詳細として、Ｅ個のＶＴ２接続をセットアップする
手順を示す流れ図である。この手順は、ＶＴ３について
の手順と同じであり、又図３４の流れ図のＳＴＳ−１を
ＶＴ２に、数Ｂを数Ｅに、そして数Ｈを数Ｌに置き換え
る以外は、図３４の手順と全く同じである。

【０３４１】図５３〜図５９は、１個のＶＴ２接続をセ
ットアップする手順を示す。この手順は、ＶＴ３接続に
についての手順と同一である。この手順は、ステップ５
３００において、図５２のステップ５２０３から受けた
要求に応答して行われる。

【０３４２】ＶＴ３接続についての手順と同様に、図５
３〜図５６は、次の事項をを除いては、図３７〜図４０
と同じである。これらの除外事項は、ステップ５３０
３、５３０７、５３１１、及び５３１５において手順が
移る先が図５７であること、ステップ５３１８におい
て、値「１」にセットされるのがＶＴ２不成功点検フラ
ッグであること、及びステップ５３１９において、手順
が図５２のステップ５２０３に戻ることである。

【０３４３】又、図５７の手順は、いくつかの除外事項
のほかは図４１の手順と同じである。すなわち、ここで
サーチされるのは、ＶＴ２の帯域幅だけであってＶＴ６
の帯域幅全体ではないので、ステップ５３２２におい
て、現対象の入力及び出力ＳＴＳ−１に対応する、ＶＴ
グループマトリックス３０００の２個のエントリ３００
１が点検されて、対応するＶＴグループがＶＴ形式を保
持搬送していない（すなわち未指定である）か、又はＶ
Ｔ２形式を保持搬送しているか、のいずれかの状態をこ
れらエントリの内容が表示しているかどうか、が定めら
れる。

【０３４４】もしこの結果が「ＹＥＳ」の場合、手順は
図５８のステップ５３２５に進む。ステップ５３２２に
おいて検出されたＶＴグループの対応するＶＴタイムス
ロットブロックが全て使用中であることが図５８におい
て検出された場合、手順は図５８から図５７のステップ
５３２３に戻り、適切なアイドル状態にあるＶＴグルー
プのサーチを継続する。

【０３４５】図５８及び図５９は、ＶＴ３接続に関連し
て上に述べた図５０及び図５１においてＶＴ３をＶＴ２
に置き換えるだけで後はほとんど同一である。唯一の相
違点は、図５８のステップ５３２９において、ＶＴ２カ
ウンタの値を「３」に対して点検することである。理由
は、１個のＶＴグループの中にＶＴ３が２個しかないの
に対してＶＴ２は３個あるためである。

【０３４６】図６０は、図３３のステップ３２１０の手
順の詳細として、Ｆ個のＶＴ１.５接続をセットアップ
する手順を示すもので、ＶＴ２についての手順と同一で
ある。又、この手順は、図３４の流れ図のＳＴＳ−１を
ＶＴ１.５ に、数Ｂを数Ｆに、そして数Ｈを数Ｍに置き
換える以外は、図３４の手順と全く同一である。

【０３４７】図６１〜図６７は、１個のＶＴ１.５ 接続
をセットアップする手順を示す。この手順は、ＶＴ２に
ついての手順と同一である。この手順は、ステップ６１
００において、図６０のステップ６００３から受けた要
求に応答して行われる。

【０３４８】ＶＴ２接続についての手順と同様に、図６
１〜図６４は、次の事項をを除いては、図３７〜図４０
と同じである。これらの除外事項は、ステップ６１０
３、６１０７、６１１１、及び６１１５において手順が
移る先が図６５であること、図６４のステップ６１１８
において、値「１」にセットされるのがＶＴ１.５ 不成
功点検フラッグであること、及びステップ６１１９にお
いて、手順が図６０のステップ６００３に戻ることであ
る。

【０３４９】又、図６５の手順は、いくつかの除外事項
のほかは図４１の手順と同じである。すなわち、ここで
サーチされるのは、ＶＴ１.５ の帯域幅だけであってＶ
Ｔ６の帯域幅全体ではないので、ステップ６１２２にお
いて、ＶＴグループマトリックス３０００の２個のエン
トリ３００１が点検されて、対応するＶＴグループがＶ
Ｔ形式を保持搬送していない（すなわち未指定である）
か、又はＶＴ１.５ 形式を保持搬送しているか、のいず
れかの状態をこれらエントリの内容が表示しているかど
うか、が定められる。

【０３５０】もしこの結果が「ＹＥＳ」の場合、手順は
図６６のステップ６１２５に進む。ステップ６１２２に
おいて検出されたＶＴグループが使用中であることが図
６６において検出された場合、手順は図６６から図６５
のステップ６１２３に戻り、適切なアイドル状態にある
ＶＴグループのサーチを継続する。

【０３５１】図６６及び図６７は、ＶＴ３接続に関連し
て上に述べた図５０及び図５１においてＶＴ３をＶＴ
１.５ に置き換えるだけで後はほとんど同一である。唯
一の相違点は、図６６のステップ６１２９において、Ｖ
Ｔ１.５ カウンタの値を「４」に対して点検することで
ある。理由は、１個のＶＴグループの中にＶＴ３が２個
しかないのに対してＶＴ１.５ は３個あるためである。

【０３５２】図６８は、図３３のステップ３２１２の手
順の詳細として、Ｇ個のＤＳ−０接続をセットアップす
る手順を示す。この手順は、図３４の流れ図のＳＴＳ−
１をＤＳ−０に、数Ｂを数Ｇに、そして数Ｈを数Ｎに置
き換える以外は、図３４の手順と全く同一である。

【０３５３】図６９〜図９５は、図６８のステップ６８
０３の手順の詳細として、１個のＤＳ−０接続をセット
アップする手順を示す。まず両方が、「部分アイドル」
状態、としてマーク付けされたポ−トＸ及びＹについて
マッチングするＳＴＳ−１帯域幅ブロックがあるかどう
かを定める点検が行われる。

【０３５４】もしこのようなブロックがある場合、手順
はＶＴグループレベルに進み、もし肯定的結果が示され
る場合、両方が、「部分アイドル」状態、としてマーク
付けされたポ−トＸ及びＹについてマッチングするＶＴ
１.５ 又はＶＴ２ブロックがあるかどうかを定める点検
が行われる。もしこのようなブロックがある場合、手順
はＤＳ−０レベルに進む。

【０３５５】もしマッチングするアイドル状態のタイム
スロットが検出された場合、ＤＳ−０エントリは、「使
用中」としてマーク付けされ、ＶＴグループは、ＶＴ
２、又は必要ならＶＴ１.５ のいずれか、としてマーク
付けされ、対応するＳＴＳ−１及びＶＴブロックはポ−
トＸ及びＹについて「使用中」又は「部分アイドル」と
してマーク付けされる。そして、ＤＳ−０接続をセット
アップするための情報がシステムハードウエア（ＴＳ入
替え装置及び時間多重交換装置）へ送られる。

【０３５６】もし上記ステップの後にＤＳ−０接続が検
出されない場合、「部分アイドル」としてマーク付けさ
れたポ−トＸ及びＹについてのマッチングするＳＴＳ−
１ブロックがあるかどうか、を定める点検が行われる。
もし結果が「ＹＥＳ」の場合、手順はＶＴグループレベ
ルに進む。

【０３５７】そして、もし肯定的結果が示される場合に
は、「部分アイドル」状態、としてマーク付けされたポ
−トＸについてのＶＴ１.５ 又はＶＴ２ブロックであっ
て、「完全アイドル」状態、としてマーク付けされたポ
−トＹについてのマッチングするＶＴブロックを有する
ようなＶＴ１.５ 又はＶＴ２ブロック、があるかどうか
を定める点検が行われる。もしこのようなブロックが検
出された場合、手順はＤＳ−０レベルに進む。これら
が、上記９個のレベルを有する階層の最初の２レベルで
ある。他のレベルは、必要に合わせて、対応する手法で
行われる。

【０３５８】この手順は、ステップ６９００において、
図６８のステップ６８０３から受けた要求に応答して行
われる。図６９〜図７２は、次の点をを除いては、図３
７〜図４０と同じである。これらの除外点は、図６９の
ステップ６９０３において手順が移る先が図７８である
こと、図７０のステップ６９０７において手順が移る先
が図８２であること、図７１のステップ６９１１におい
て手順が移る先が図８４であること、及び図７２のステ
ップ６９１５において手順が移る先が図８６であるこ
と、である。

【０３５９】これは、ＤＳ−０についてのサーチが、図
７８〜図８１においてＶＴを通してそれぞれ、部分／部
分、部分／アイドル、アイドル／部分、及びアイドル／
アイドルの状態についてサーチする、階層的サーチの手
法によって行われるためである（図３７〜図４０におい
てＳＴＳ−１を通して行われるのと同様）。

【０３６０】図７３及び図７５はそれぞれ、図７３のス
テップ６９１９において手順が移る先が図８２であるこ
と、及び図７５のステップ６９２７において手順が移る
先が図８６であること、を除いては、図３８と同じであ
る。同様に、図７４及び図７６はそれぞれ、図７４のス
テップ６９２３において手順が移る先が図８４であるこ
と、及び図７６のステップ６９３１において手順が移る
先が図８６であること、を除いては、図３８と同じであ
る

【０３６１】図７７は、次の事項をを除いては、図４０
と同じである。これらの除外事項は、ステップ６９３５
において手順が移る先が図８６であること、ステップ６
９３８において、値「１」にセットされるのがＤＳ−０
不成功点検フラッグであること、及びステップ６９３９
において、手順が図６８のステップ６８０３に戻ること
である。

【０３６２】図７８〜図８６は、ＤＳ−０接続について
行われるＶＴグループレベルのサーチを表す。ＤＳ−０
はＶＴグループの僅かな部分を占めるだけなので、未指
定（完全にアイドル）の、マッチングするＶＴグルー
プ、及び指定された（部分アイドル）マッチングするＶ
Ｔグループの両方共、ＤＳ−０の保持搬送に適する。し
かし、ＳＯＮＥＴ及びＳＤＨ基準において、ＤＳ−０接
続は、最も低いＶＴレートであるＶＴ１.５ 及びＶＴ２
内にのみマッピングされる。

【０３６３】更に、ブロッキングを避ける目的から、Ｄ
Ｓ−０接続が、端から端まで同一の１個のＶＴレート内
に確実にマッピングされるようにするのが望ましい。し
たがって、マッチングするＶＴグループであって、両方
共未指定か、両方共 ＶＴ１.５ として指定されている
（既指定）か、両方共ＶＴ２として指定されているか、
のいずれかのＶＴグループだけが、ＤＳ−０接続の保持
搬送用として適切なグループである。

【０３６４】ＤＳ−０についてのサーチは、既指定／既
指定、既指定／未指定、未指定／既指定、及び未指定／
未指定の、マッチングするＶＴグループについての階層
的サーチの手法によって行われる。したがって、ＶＴグ
ループ状態マトリックスを通してのサーチには４セット
の手順が必要である。又、適切な、マッチングするＶＴ
グループの各対の中で、ＤＳ−０についてのサーチが、
そのグループのＶＴを通して、部分／部分、部分／アイ
ドル、アイドル／部分、及びアイドル／アイドルの状態
についてサーチする、階層的サーチの手法によって行わ
れる。

【０３６５】しかし、各ＶＴグループについて、これら
のサーチの全てを行う必要はない。例えば、未指定ＶＴ
グループ内の部分／アイドルＶＴのサーチは無意味であ
る。理由は、未指定ＶＴグループが、その定義から、完
全アイドルだからである。

【０３６６】よって、これら種々の制約に対応するため
に、図７８〜図８６に示す８種類の手順を設ける。これ
らの手順はそれぞれ図４１の手順に類似である。図４１
の手順が、未指定のマッチングＶＴグループだけをサー
チしたのに対し、図７８〜図８１の手順は、両方共ＶＴ
２として既指定か、又は両方共ＶＴ１.５ として既指定
かのどちらかのマッチングＶＴグループをサーチする。

【０３６７】又、図８２〜図８３の手順は、ＶＴ２又は
ＶＴ１.５ として既指定である入力ＶＴグループと、未
指定である出力ＶＴグループとからなるマッチングＶＴ
グループをサーチし、図８４〜図８５の手順は、未指定
である入力ＶＴグループと、ＶＴ２又はＶＴ１.５ とし
て既指定である出力ＶＴグループとからなるマッチング
ＶＴグループをサーチし、図８６の手順は、両方共未指
定のマッチングＶＴグループをサーチする。

【０３６８】図７８の手順は図６９からの続きとして行
われる。もし図７８のステップ６９４２において、両方
共ＶＴ２又はＶＴ１.５ として既指定であるマッチング
ＶＴグループが検出された場合、手順は図８７に進み、
これらのＶＴ内で「部分／部分」マッチングＶＴをサー
チする。もし図８７におけるサーチが不成功の場合、手
順は図７８のステップ６９４３に戻り、適切な既指定状
態のマッチングＶＴグループをサーチする。もしこのよ
うなＶＴグループを図７８において検出できない場合、
手順は図７９に進む。

【０３６９】もし図７９のステップ６９４６において、
適切な既指定状態のマッチングＶＴグループが検出され
た場合、手順は図８８に進み、これらのＶＴ内で「部分
／アイドル」マッチングＶＴをサーチする。もし図８８
におけるこのサーチが不成功の場合、手順は図７９のス
テップ６９４７に戻り、適切な既指定状態のマッチング
ＶＴグループのサーチを継続する。もしこのようなＶＴ
グループを図７９において検出できない場合、手順は図
８０に進む。

【０３７０】もし図８０のステップ６９５０において、
適切な既指定状態のマッチングＶＴグループが検出され
た場合、手順は図８９に進み、これらのＶＴ内で「アイ
ドル／部分」マッチングＶＴをサーチする。もし図８９
におけるこのサーチが不成功の場合、手順は図８０のス
テップ６９５１に戻り、適切な既指定状態のマッチング
ＶＴグループのサーチを継続する。もしこのようなＶＴ
グループを図８０において検出できない場合、手順は図
８１に進む。

【０３７１】もし図８１のステップ６９５４において、
適切な既指定状態のマッチングＶＴグループが検出され
た場合、手順は図９０に進み、これらのＶＴ内で「アイ
ドル／アイドル」マッチングＶＴをサーチする。もし図
９０におけるこのサーチが不成功の場合、手順は図８１
のステップ６９５５に戻り、適切な既指定状態のマッチ
ングＶＴグループのサーチを継続する。もしこのような
ＶＴグループを図８１において検出できない場合、手順
は図６９に戻る。

【０３７２】図８２の手順は図７０又は図７３からの続
きとして行われる。もし図８２のステップ６９５９にお
いて、ＶＴ２又はＶＴ１.５ として既指定である入力Ｖ
Ｔグループと、これにマッチングする未指定である出力
ＶＴグループとが検出された場合、手順は図８８に進
み、これらのＶＴ内で「部分／アイドル」マッチングＶ
Ｔをサーチする。

【０３７３】もし図８８におけるサーチが不成功の場
合、手順は図８２のステップ６９６０に戻り、適切な既
指定状態のＶＴグループとこれにマッチングする未指定
のＶＴグループとの組み合せのサーチを継続する。もし
このようなＶＴグループの組み合せを図８２において検
出できない場合、手順は図８３に進む。

【０３７４】もし図８３のステップ６９６３において、
適切な既指定状態のＶＴグループとこれにマッチングす
る未指定のＶＴグループとの組み合せが検出された場
合、手順は図９０に進み、これらのＶＴ内で「アイドル
／アイドル」マッチングＶＴをサーチする。

【０３７５】もし図９０におけるこのサーチが不成功の
場合、手順は図８３のステップ６９６４に戻り、適切な
既指定状態のＶＴグループとこれにマッチングする未指
定のＶＴグループとの組み合せのサーチを継続する。も
しこのようなＶＴグループの組み合せを図８３において
検出できない場合、手順はその出発点である図７０又は
図７３に戻る。

【０３７６】図８４の手順は図７１又は図７４からの続
きとして行われる。もし図８４のステップ６９６８にお
いて、未指定である入力ＶＴグループと、これにマッチ
ングする、ＶＴ２又はＶＴ１.５ として既指定である出
力ＶＴグループとが検出された場合、手順は図８９に進
み、これらのＶＴ内で「アイドル／部分」マッチングＶ
Ｔをサーチする。

【０３７７】もし図８９におけるサーチが不成功の場
合、手順は図８４のステップ６９６９に戻り、未指定の
ＶＴグループとこれにマッチングする適切な既指定状態
のＶＴグループとの組み合せのサーチを継続する。もし
このようなＶＴグループの組み合せを図８４において検
出できない場合、手順は図８５に進む。

【０３７８】もし図８５のステップ６９７２において、
未指定のＶＴグループとこれにマッチングする適切な既
指定状態のＶＴグループとの組み合せが検出された場
合、手順は図９０に進み、これらのＶＴ内で「アイドル
／アイドル」マッチングＶＴをサーチする。

【０３７９】もし図９０におけるこのサーチが不成功の
場合、手順は図８５のステップ６９７３に戻り、未指定
のＶＴグループとこれにマッチングする適切な既指定状
態のＶＴグループとの組み合せのサーチを継続する。も
しこのようなＶＴグループの組み合せを図８５において
検出できない場合、手順はその出発点である図７１又は
図７４に戻る。

【０３８０】図８６の手順は図７２、図７５、図７６又
は図７７からの続きとして行われる。もし図８６のステ
ップ６９７７において、未指定であるマッチングＶＴグ
ループが検出された場合、手順は図９０に進み、これら
のＶＴ内で「アイドル／アイドル」マッチングＶＴをサ
ーチする。

【０３８１】もし図９０におけるこのサーチが不成功の
場合、手順は図８６のステップ６９７８に戻り、未指定
であるマッチングＶＴグループのサーチを継続する。も
しこのようなＶＴグループを図８６において検出できな
い場合には、手順はその出発点である図７２、図７５、
図７６、又は図７７に戻る。

【０３８２】図８７〜図９０のそれぞれの機能へは、上
記のように図７８〜図８６において適切なマッチングＶ
Ｔグループが検出された場合にそれぞれの図のステップ
から入る。まず図８７について説明すると、ステップ６
９８０において、ＶＴカウント（＃）変数を、図７８〜
図８６のうちの該当する図面の手順で検出された適切な
マッチングＶＴグループのＶＴ２又はＶＴ１.５ のどち
らに指定されているかの既指定状態に合わせて、ＶＴ２
又はＶＴ１.５ にセットする。

【０３８３】もしＶＴグループの状態が「未指定」の場
合、ＶＴ＃変数をＶＴ１.５ 又はＶＴ２のいずれかにセ
ットする。ＶＴ＃変数によって、ＤＳ−０接続がＶＴ
１.５レート又はＶＴ２レートのいずれにマッピングさ
れるかが定まる。

【０３８４】又、もしＶＴ＃変数がＶＴ２にセットされ
た場合、ＶＴカウント変数は３（ＶＴグループ内のＶＴ
２の数）にセットされ、ＴＳカウント変数は３６（ＶＴ
２内のタイムスロット、すなわちＤＳ−０の数）にセッ
トされる。もしＶＴ＃変数がＶＴ２にセットされない場
合、ＶＴカウント変数は４（ＶＴグループ内のＶＴ１.
５の数）にセットされ、ＴＳカウント変数は２７（ＶＴ
１.５内のタイムスロット、すなわちＤＳ−０の数）に
セットされる。

【０３８５】図８７中の残りのステップは、ＶＴ３接続
に関連して上に述べた図５０のステップに極めてよく類
似している。ステップ６９８１において、ＶＴグループ
のカウンタの現カウント値を用いて、入力及び出力ＴＳ
入替え装置の現対象マッチングＶＴグループに対応する
図２９のマトリックス２９００のＶＴタイムスロットブ
ロック状態表２７０２が識別され、アクセスされる。
又、ステップ６９８２において、ＶＴ２又はＶＴ１.５
（ＶＴ＃の値で決まる）のＴＳブロックカウンタが値
「０」に初期化される。

【０３８６】そして、ステップ６９８３において、この
カウンタの値を用いて、ステップ６９８１においてアク
セスされた状態表２７０２の各１個の状態表の、対応す
るエントリ２７１２にアクセスして点検し、これらの内
容が、入力及び出力の両方のＴＳ入替え装置における対
応するＶＴ２又はＶＴ１.５ について、「部分／アイド
ル」状態の帯域幅を表示しているかどうかを定める。

【０３８７】もし結果が「ＹＥＳ」の場合、手順は図９
１に進み、入力及び出力の両方のＴＳ入替え装置におけ
る対応するＶＴ内でアイドルＤＳ−０をサーチする。も
し結果が「ＮＯ」の場合、ステップ６９８２において初
期化されたＶＴ２又はＶＴ１.５ カウンタの値が、ステ
ップ６９８４において「１」だけ増加される。

【０３８８】そして、ステップ６９８５において、この
カウンタの値がＶＴカウント（＃）変数の値よりも小さ
いかどうかが点検され定められる。もし結果が「ＹＥ
Ｓ」の場合、手順はステップ６９８３に戻り、現対象マ
ッチングＶＴグループ内の別のＶＴ２又はＶＴ１.５ の
状態を点検する。

【０３８９】もし結果が「ＮＯ」、すなわちカウンタの
値がＶＴカウントの値より小さくない場合は、これらの
ＶＴグループ内に更に点検すべきＶＴ２又はＶＴ１.５
は存在しない。いい替えれば、この入力及び出力ＶＴグ
ループ内での「部分／アイドル」状態のＶＴ２又はＶＴ
１.５ のサーチが、ステップ６９８６に示されるように
不成功だったことを意味する。そして、手順は図７８の
ステップ６９４３に戻り、別の入力及び出力ＶＴグルー
プの選択、点検を行う。

【０３９０】図８８〜図９０の機能は本質的には図８７
の機能と同一である。しかし、図８７のステップ６９８
３において「部分／部分」状態のＶＴ２又はＶＴ１.５
の組み合せが点検されるのに対し、図８８のステップ６
９９０においては、「部分／アイドル」状態の組み合せ
が、図８９のステップ６９９７においては「アイドル／
部分」状態の組み合せが、又図９０のステップ７００４
においては「アイドル／アイドル」状態の組み合せが、
それぞれ点検される。

【０３９１】図９１の機能へは、図８７において完全ア
イドル又は部分アイドル状態のＶＴ２又はＶＴ１.５ が
検出されたときに図８７から入る。ステップ７００８に
おいて、ＶＴ２又はＶＴ１.５ （ＶＴ＃の値で決まる）
のＴＳブロックカウンタの現カウント値を用いて、入力
及び出力ＴＳ入替え装置の現対象の適切なアイドル状態
のＶＴ２又はＶＴ１.５ に対応する図３１のＤＳ−０タ
イムスロットブロック状態マトリックス３１００のＤＳ
−０タイムスロットブロック状態表２７０３（図２７）
が識別され、アクセスされる。

【０３９２】又、ステップ７００９において、ＤＳ−０
タイムスロットブロックカウンタ（図示しない）が値
「０」に初期化される。そして、ステップ７０１０にお
いて、このカウンタの値を用いて、ステップ７００８に
おいてアクセスされた２個の状態表２７０３の各１個の
状態表の、対応するエントリ２７１３にアクセスして点
検し、これらの内容が、入力及び出力の両方のＴＳ入替
え装置においてこれら対応するＤＳ−０が「アイドル」
であることを表示しているかどうかを定める。

【０３９３】もし結果が「ＹＥＳ」の場合、そのＤＳ−
０は利用可能である。そして、手順は図９５に進む。も
し結果が「ＮＯ」の場合、そのＤＳ−０は利用可能では
ないので、次のＤＳ−０を点検する必要がある。したが
って、ステップ７０１１において、ＤＳ−０タイムスロ
ットブロックカウンタが、値「１」だけ増加され、ステ
ップ７０１２において、カウンタの値がタイムスロット
（ＴＳ）カウント変数の値と対比される。

【０３９４】もしカウンタの値がＴＳカウント変数の値
より小さい場合、このＶＴ２又はＶＴ１.５ には、点検
すべきＤＳ−０が更にまだ存在する。このため、手順は
ステップ７０１０に戻り、次のＤＳ−０の状態を点検す
る。しかし、もし結果が「ＮＯ」、すなわちカウンタの
値がＴＳカウントの値より小さくない場合は、このＶＴ
２又はＶＴ１.５ 内に更に点検すべきＤＳ−０は存在し
ない。

【０３９５】いい替えれば、この入力及び出力ＶＴ２又
はＶＴ１.５ グループ内でのアイドル状態のＤＳ−０の
サーチが、ステップ７０１３示されるように不成功だっ
たことを意味する。そして、手順は図８７のステップ６
９４３に戻り、別のＶＴ２又はＶＴ１.５ の選択、点検
を行う。

【０３９６】図９２〜図９４は、図９１とほぼ同一であ
る。図９２の機能へは、図８８から入る。まずステップ
７０１６において、入力ＴＳ入替え装置１３１の状態表
２７０３のエントリ２７１３だけが点検される。その理
由は、出力ＴＳ入替え装置のＤＳ−０がアイドルである
ことが図８８から判っているからである。そして、もし
点検結果が不成功の場合、機能は図８８に戻る。

【０３９７】同様に、図９３の機能へは、図８９から入
り、ステップ７０２２において、出力ＴＳ入替え装置１
４１の状態表２７０３のエントリ２７１３だけが点検さ
れる。その理由は、入力ＴＳ入替え装置のＤＳ−０がア
イドルであることが図８９から判っているからである。
そして、もし点検結果が不成功の場合、機能は図８９に
戻る。

【０３９８】同様に、図９４の機能へは、図９０から入
り、ステップ７０２８において、入力及び出力ＴＳ入替
え装置の状態表２７０３のエントリ２７１３が形式的に
点検される。その理由は、ＤＳ−０がアイドルであるこ
とが図９０から判っているからである。そして図９５に
進む。これは図９１〜図９４の場合も同様である。

【０３９９】次に図９５に移って、図９１、図９２、図
９３、又は図９４においてマッチングアイドルＤＳ−０
についての点検が成功であった両方のエントリ２７１３
が、ステップ７０３２において、「使用中」としてマー
ク付けされる。又、もし現対象のＤＳ−０を含む入力及
び出力ＶＴ２又はＶＴ１.５ についてのＶＴグループ状
態マトリックス３０００のエントリ３００１が、ＶＴ形
式を表示しない場合（すなわち未指定）、ステップ７０
３３において、ＶＴ２又はＶＴ１.５ （ＶＴ＃変数の現
在値により決まる）を表示する、としてマーク付けされ
る。

【０４００】更に、現対象のＤＳ−０を含む（含むこと
は、ＶＴ２又はＶＴ１.５ （ＶＴ＃変数の現在値によ
る）のＴＳブロックカウンタの現カウントによって表示
される）ＶＴ２又はＶＴ１.５ に対応する状態表２７０
２のエントリ２７１２と、ＶＴ２又はＶＴ１.５ を含む
（含むことは、ＳＴＳ−１のＴＳブロックカウンタの現
カウントによって表示される）ＳＴＳ−１に対応する状
態表２７０１のエントリ２７１１とが、ステップ７０３
４において、「部分アイドル」又は「使用中」の状態を
表示するように、図４３のステップ３７３２について前
に述べた手法で更新される。

【０４０１】ＤＳ−０接続は今や、入力ＴＳ入替え装置
１３１、出力ＴＳ入替え装置１３１、及び時間多重交換
装置１２０の制御メモリ内にプログラミングされる用意
ができて、パス探索の結果がステップ７０３５におい
て、ＴＳ入替え装置及び時間多重交換装置のプログラミ
ングレジスタ内にローディングされる。これで、セット
アップは成功して完了となり、手順はステップ７０３６
において、図６８のステップ６８０３に戻る。

【０４０２】以上、本発明を種々の実施例及びその実現
例によって説明したが、この技術分野の当業者であれ
ば、それらに対する種々の変形例を容易に考えられる。
例えば、本発明は、時間及び／又は空間交換（スイッチ
ング）ステージからなる３ステージ交換ネットワ−クに
は全て適用できる。具体例としては、空間−空間−空間
交換ネットワ−ク、又は空間−時間−空間交換ネットワ
−クがある。又、ネットワ−ク上で伝送される情報のフ
ォーマットに合わせて、これら具体例の変形例から選択
して用いることができる。

【０４０３】その上、どのネットワ−クのどの１個のス
テージでも本発明による３−ステージネットワ−クによ
って置き換えることができるので、その意味から、本発
明はどのようなネットワ−クにも適用可能である。更
に、多ステージ構造は、３−ステージのサブセットに分
割してもよく、又、全ステージにわたって並行的にサー
チを行うようにアルゴリズムを拡張してもよい。例え
ば、４ステージ構造の場合、サーチ階層を「部分／部分
／部分」、「部分／部分／アイドル」等に拡張すること
も可能である。

【０４０４】これらの変更、修正は、本発明の精神及び
範囲を逸脱することなく且つそのもたらす利点を減少さ
せることなく、実施が可能である。したがって、これら
はいずれも本発明の特許請求の範囲に包含される。

【０４０５】

【発明の効果】以上述べたごとく、本発明によれば、デ
ータレート階層の接続交換装置及びその方法において、
多数のデータレートを単一の共用交換構造によって切り
換えられるので、装置が簡単になり且つ効率のよい処理
ができ、ハードウエアのコストと処理時間が低減でき
る。接続には１個のタイムスロットを指定するだけでよ
く、必要な他のタイムスロットは、これによって自動的
に定められるので、接続のプログラミングが簡単にな
る。又、同じ１個の交換素子の複数のデータメモリが制
御メモリを共用するので、望む接続のアーキテクチャと
プログラミングも簡単になる。

【０４０６】同じ接続アーキテクチャを異なる形式の交
換素子にも使用できるので、アーキテクチャが更に簡単
化される。そして、制御アーキテクチャが一般化される
ため、異なる交換素子が制御回路を部分的に共用できる
ので、結果として、更なる簡単化、回路パックの小形
化、及びコスト削減が得られる。

【図面の簡単な説明】

【図１】本発明の一実施例を組み込んだ時分割多重（Ｔ
ＤＭ）回路交換システムのブロック図である。

【図２】同期光ネットワ−ク（ＳＯＮＥＴ）の同期移送
信号レベル１２（ＳＴＳ−１２）フレ−ムの内部構成の
ブロック図である。

【図３】図１のシステムのＴＳ入替え装置（ＴＳＩ）の
第１の実施例のブロック図である。

【図４】図３のＴＳ入替え装置の第１の実現例を、図５
〜図６と共に示す、回路図である。

【図５】図３のＴＳ入替え装置の第１の実現例を、図４
及び図６と共に示す回路図である。

【図６】図３のＴＳ入替え装置の第１の実現例を、図４
〜図５と共に示す、回路図である。

【図７】図４〜図６のＴＳ入替え装置の実現例における
異なる形式のフレ−ムを定義するアドレス値の範囲を示
す表である。

【図８】図３のＴＳ入替え装置の第２の実現例を、図４
及び図９と共に示す回路図である。

【図９】図３のＴＳ入替え装置の第２の実現例を、図４
及び図８と共に示す回路図である。

【図１０】図１のシステムのＴＳ入替え装置の第２の実
施例のブロック図である。

【図１１】図１０のＴＳ入替え装置の実現例を、図１２
〜図１３と共に示す、回路図である。

【図１２】図１０のＴＳ入替え装置の実現例を、図１１
及び図１３と共に示す回路図である。

【図１３】図１０のＴＳ入替え装置の実現例を、図１１
〜図１２と共に示す、回路図である。

【図１４】図１のシステムのＴＳ入替え装置の第３の実
施例のブロック図である。

【図１５】図１４のＴＳ入替え装置の第１の実現例を、
図１６〜図１７と共に示す回路図である。

【図１６】図１４のＴＳ入替え装置の第１の実現例を、
図１５及び図１７と共に示す回路図である。

【図１７】図１４のＴＳ入替え装置の第１の実現例を、
図１５〜図１６と共に示す回路図である。

【図１８】図１５〜図１７のＴＳ入替え装置の実現例の
４語シフトレジスタのアドレス補償値の表である。

【図１９】図１４のＴＳ入替え装置の第２の実現例を、
図２０〜図２１と共に示す回路図である。

【図２０】図１４のＴＳ入替え装置の第２の実現例を、
図１９及び図２１と共に示す回路図である。

【図２１】図１４のＴＳ入替え装置の第２の実現例を、
図１９〜図２０と共に示す回路図である。

【図２２】図１のシステムの時間多重交換装置（ＴＭ
Ｓ）のブロック図である。

【図２３】図２２の時間多重交換装置の出力制御装置の
第１の実現例を示す、回路図である。

【図２４】図２２の時間多重交換装置の出力制御装置の
第２の実現例を示す、回路図である。

【図２５】図２２の時間多重交換装置の出力制御装置の
第３の実現例を示す、回路図である。

【図２６】図２２の時間多重交換装置の出力制御装置の
第４の実現例を示す、回路図である。

【図２７】図１の交換システムのＴＳ入替え装置のＴＳ
状態表階層のブロック図であり、この状態表階層は図２
８〜図３１に示すマトリックスによって実現される。

【図２８】図１の交換システムのＴＳ入替え装置につい
てのＴＳＩ ＳＴＳ−１タイムスロットブロック状態マ
トリックスのブロック図である。

【図２９】図１の交換システムのＴＳ入替え装置につい
てのＶＴタイムスロットブロック状態マトリックスのブ
ロック図である。

【図３０】図１の交換システムのＴＳ入替え装置につい
てのＶＴグループ状態マトリックスのブロック図であ
る。

【図３１】図１の交換システムのＴＳ入替え装置につい
てのＤＳ−０タイムスロットブロック状態マトリックス
のブロック図である。

【図３２】図１の交換システムの制御処理装置によって
行われる広帯域パス探索手順を、図３３と共に示す流れ
図である。

【図３３】図１の交換システムの制御処理装置によって
行われる広帯域パス探索手順を、図３２と共に示す流れ
図である。

【図３４】図３２〜図３３の広帯域パス探索手順の多数
ＳＴＳ−１パス探索手順を示す流れ図である。

【図３５】図３４の多数ＳＴＳ−１パス探索手順の１個
のＳＴＳ−１パス探索手順を示す流れ図である。

【図３６】図３２〜図３３の広帯域パス探索手順の多数
ＶＴ６パス探索手順を示す流れ図である。

【図３７】図３６の多数ＶＴ６パス探索手順の１個のＶ
Ｔ６パス探索手順を、図３８〜図４３と共に示す流れ図
である。

【図３８】図３６の多数ＶＴ６パス探索手順の１個のＶ
Ｔ６パス探索手順を、図３７及び図３９〜図４３と共に
示す流れ図である。

【図３９】図３６の多数ＶＴ６パス探索手順の１個のＶ
Ｔ６パス探索手順を、図３７〜図３８及び図４０〜図４
３と共に示す流れ図である。

【図４０】図３６の多数ＶＴ６パス探索手順の１個のＶ
Ｔ６パス探索手順を、図３７〜図３９及び図４１〜図４
３と共に示す流れ図である。

【図４１】図３６の多数ＶＴ６パス探索手順の１個のＶ
Ｔ６パス探索手順を、図３７〜図４０及び図４２〜図４
３と共に示す流れ図である。

【図４２】図３６の多数ＶＴ６パス探索手順の１個のＶ
Ｔ６パス探索手順を、図３７〜図４１及び図４３と共に
示す流れ図である。

【図４３】図３６の多数ＶＴ６パス探索手順の１個のＶ
Ｔ６パス探索手順を、図３７〜図４２と共に示す流れ図
である。

【図４４】図３２〜図３３の広帯域パス探索手順の多数
ＶＴ３パス探索手順を示す流れ図である。

【図４５】図４４の多数ＶＴ３パス探索手順の１個のＶ
Ｔ３パス探索手順を、図４６〜図５１と共に示す流れ図
である。

【図４６】図４４の多数ＶＴ３パス探索手順の１個のＶ
Ｔ３パス探索手順を、図４５及び図４７〜図５１と共に
示す流れ図である。

【図４７】図４４の多数ＶＴ３パス探索手順の１個のＶ
Ｔ３パス探索手順を、図４５〜図４６及び図４８〜図５
１と共に示す流れ図である。

【図４８】図４４の多数ＶＴ３パス探索手順の１個のＶ
Ｔ３パス探索手順を、図４５〜図４７及び図４９〜図５
１と共に示す流れ図である。

【図４９】図４４の多数ＶＴ３パス探索手順の１個のＶ
Ｔ３パス探索手順を、図４５〜図４８及び図５０〜図５
１と共に示す流れ図である。

【図５０】図４４の多数ＶＴ３パス探索手順の１個のＶ
Ｔ３パス探索手順を、図４５〜図４９及び図５１と共に
示す流れ図である。

【図５１】図４４の多数ＶＴ３パス探索手順の１個のＶ
Ｔ３パス探索手順を、図４５〜図５０と共に示す流れ図
である。

【図５２】図３２〜図３３の広帯域パス探索手順の多数
ＶＴ２パス探索手順を示す流れ図である。

【図５３】図５２の多数ＶＴ２パス探索手順の１個のＶ
Ｔ２パス探索手順を、図５４〜図５９と共に示す流れ図
である。

【図５４】図５２の多数ＶＴ２パス探索手順の１個のＶ
Ｔ２パス探索手順を、図５３及び図５５〜図５９と共に
示す流れ図である。

【図５５】図５２の多数ＶＴ２パス探索手順の１個のＶ
Ｔ２パス探索手順を、図５３〜図５４及び図５６〜図５
９と共に示す流れ図である。

【図５６】図５２の多数ＶＴ２パス探索手順の１個のＶ
Ｔ２パス探索手順を、図５３〜図５５及び図５７〜図５
９と共に示す流れ図である。

【図５７】図５２の多数ＶＴ２パス探索手順の１個のＶ
Ｔ２パス探索手順を、図５３〜図５６及び図５８〜図５
９と共に示す流れ図である。

【図５８】図５２の多数ＶＴ２パス探索手順の１個のＶ
Ｔ２パス探索手順を、図５３〜図５７及び図５９と共に
示す流れ図である。

【図５９】図５２の多数ＶＴ２パス探索手順の１個のＶ
Ｔ２パス探索手順を、図５３〜図５８と共に示す流れ図
である。

【図６０】図３２〜図３３の広帯域パス探索手順の多数
ＶＴ１.５ パス探索手順を示す流れ図である。

【図６１】図６０の多数ＶＴ１.５ パス探索手順の１個
のＶＴ１.５ パス探索手順を、図６２〜図６７と共に示
す流れ図である。

【図６２】図６０の多数ＶＴ１.５ パス探索手順の１個
のＶＴ１.５ パス探索手順を、図６１及び図６３〜図６
７と共に示す流れ図である。

【図６３】図６０の多数ＶＴ１.５ パス探索手順の１個
のＶＴ１.５ パス探索手順を、図６１〜図６２及び図６
４〜図６７と共に示す流れ図である。

【図６４】図６０の多数ＶＴ１.５ パス探索手順の１個
のＶＴ１.５ パス探索手順を、図６１〜図６３及び図６
５〜図６７と共に示す流れ図である。

【図６５】図６０の多数ＶＴ１.５ パス探索手順の１個
のＶＴ１.５ パス探索手順を、図６１〜図６４及び図６
６〜図６７と共に示す流れ図である。

【図６６】図６０の多数ＶＴ１.５ パス探索手順の１個
のＶＴ１.５ パス探索手順を、図６１〜図６５及び図６
７と共に示す流れ図である。

【図６７】図６０の多数ＶＴ１.５ パス探索手順の１個
のＶＴ１.５ パス探索手順を、図６１〜図６６と共に示
す流れ図である。

【図６８】図３２〜図３３の広帯域パス探索手順の多数
ＤＳ−０パス探索手順を示す流れ図である。

【図６９】図６８の多数ＤＳ−０パス探索手順の１個の
ＤＳ−０パス探索手順を、図７０〜図９５と共に示す流
れ図である。

【図７０】図６８の多数ＤＳ−０パス探索手順の１個の
ＤＳ−０パス探索手順を、図６９及び図７１〜図９５と
共に示す流れ図である。

【図７１】図６８の多数ＤＳ−０パス探索手順の１個の
ＤＳ−０パス探索手順を、図６９〜図７０及び図７２〜
図９５と共に示す流れ図である。

【図７２】図６８の多数ＤＳ−０パス探索手順の１個の
ＤＳ−０パス探索手順を、図６９〜図７１及び図７３〜
図９５と共に示す流れ図である。

【図７３】図６８の多数ＤＳ−０パス探索手順の１個の
ＤＳ−０パス探索手順を、図６９〜図７２及び図７３〜
図９５と共に示す流れ図である。

【図７４】図６８の多数ＤＳ−０パス探索手順の１個の
ＤＳ−０パス探索手順を、図６９〜図７３及び図７４〜
図９５と共に示す流れ図である。

【図７５】図６８の多数ＤＳ−０パス探索手順の１個の
ＤＳ−０パス探索手順を、図６９〜図７４及び図７６〜
図９５と共に示す流れ図である。

【図７６】図６８の多数ＤＳ−０パス探索手順の１個の
ＤＳ−０パス探索手順を、図６９〜図７５及び図７７〜
図９５と共に示す流れ図である。

【図７７】図６８の多数ＤＳ−０パス探索手順の１個の
ＤＳ−０パス探索手順を、図６９〜図７６及び図７８〜
図９５と共に示す流れ図である。

【図７８】図６８の多数ＤＳ−０パス探索手順の１個の
ＤＳ−０パス探索手順を、図６９〜図７７及び図７９〜
図９５と共に示す流れ図である。

【図７９】図６８の多数ＤＳ−０パス探索手順の１個の
ＤＳ−０パス探索手順を、図６９〜図７８及び図８０〜
図９５と共に示す流れ図である。

【図８０】図６８の多数ＤＳ−０パス探索手順の１個の
ＤＳ−０パス探索手順を、図６９〜図７９及び図８１〜
図９５と共に示す流れ図である。

【図８１】図６８の多数ＤＳ−０パス探索手順の１個の
ＤＳ−０パス探索手順を、図６９〜図８０及び図８２〜
図９５と共に示す流れ図である。

【図８２】図６８の多数ＤＳ−０パス探索手順の１個の
ＤＳ−０パス探索手順を、図６９〜図８１及び図８３〜
図９５と共に示す流れ図である。

【図８３】図６８の多数ＤＳ−０パス探索手順の１個の
ＤＳ−０パス探索手順を、図６９〜図８２及び図８４〜
図９５と共に示す流れ図である。

【図８４】図６８の多数ＤＳ−０パス探索手順の１個の
ＤＳ−０パス探索手順を、図６９〜図８３及び図８５〜
図９５と共に示す流れ図である。

【図８５】図６８の多数ＤＳ−０パス探索手順の１個の
ＤＳ−０パス探索手順を、図６９〜図８４及び図８６〜
図９５と共に示す流れ図である。

【図８６】図６８の多数ＤＳ−０パス探索手順の１個の
ＤＳ−０パス探索手順を、図６９〜図８５及び図８７〜
図９５と共に示す流れ図である。

【図８７】図６８の多数ＤＳ−０パス探索手順の１個の
ＤＳ−０パス探索手順を、図６９〜図８６及び図８８〜
図９５と共に示す流れ図である。

【図８８】図６８の多数ＤＳ−０パス探索手順の１個の
ＤＳ−０パス探索手順を、図６９〜図８７び図８９〜図
９５と共に示す流れ図である。

【図８９】図６８の多数ＤＳ−０パス探索手順の１個の
ＤＳ−０パス探索手順を、図６９〜図８８及び図９０〜
図９５と共に示す流れ図である。

【図９０】図６８の多数ＤＳ−０パス探索手順の１個の
ＤＳ−０パス探索手順を、図６９〜図８９及び図９１〜
図９５と共に示す流れ図である。

【図９１】図６８の多数ＤＳ−０パス探索手順の１個の
ＤＳ−０パス探索手順を、図６９〜図９０及び図９２〜
図９５と共に示す流れ図である。

【図９２】図６８の多数ＤＳ−０パス探索手順の１個の
ＤＳ−０パス探索手順を、図６９〜図９１及び図９３〜
図９５と共に示す流れ図である。

【図９３】図６８の多数ＤＳ−０パス探索手順の１個の
ＤＳ−０パス探索手順を、図６９〜図９２及び図９４〜
図９５と共に示す流れ図である。

【図９４】図６８の多数ＤＳ−０パス探索手順の１個の
ＤＳ−０パス探索手順を、図６９〜図９３及び図９５と
共に示す流れ図である。

【図９５】図６８の多数ＤＳ−０パス探索手順の１個の
ＤＳ−０パス探索手順を、図６９〜図９４と共に示す流
れ図である。

【符号の説明】

３０ ＳＴＳ−１２又はＤＳ−０フレ−ム ４０ ＶＴフレ−ム ５０ ＳＴＳフレ−ム １００ ＳＯＮＥＴ（同期光ネットワ−ク）交換システ
ム １１０ 制御処理装置 １１１ システム入力リンク １２０ 時間多重交換装置（ＴＭＳ） １２１ 弾性記憶装置 １３１ 入力タイムスロット（ＴＳ）入替え装置（ＴＳ
Ｉ） １４１ 出力ＴＳ入替え装置（ＴＳＩ） １５１ システム出力リンク １６１、１８１ 入力リンク １７１ 出力リンク ３０１〜３０３、１３０１ データバッファメモリ ３０１’、３０１” （データバッファメモリの）ＤＳ
０区分 ３０２’、３０２” （データバッファメモリの）ＶＴ
区分 ３０３’、３０３” （データバッファメモリの）ＳＴ
Ｓ区分 ３０４、６０５、６０８、６１１、６１７、７０４、７
０５、７０８、７１１、７１２、７１５、７２１、７２
２、７２５、１２００、１２０１、１２０２、１２０
３、１２０６、１６１１、１７０３、１８１１、１８１
７ 選択装置 ３０５、１３０５ 制御メモリ ５０１ モジューロ（ＭＯＤ−）１２カウンタ（タイム
スロットカウンタ） ５０２ ＭＯＤ−９０カウンタ ５０３、１２０４、１２０５、１５５１、１５５２、１
６２６ 論理積（ＡＮＤ）ゲ−ト ５０４、５０５、５１２ トグルフリップフロップ ６１８、１５５３、１５５４、１６１８、１８１８、２
６０２ Ｓ−Ｒフリップフロップ ５０６ ＭＯＤ−１００８カウンタ ５０７、５０８、５０９、６０９、６１０、６１４、６
１５、６１６、７０２、７０３、１６１４、１６１５、
１６１６、１８０９、１８１０、１８１４、１８１５、
１８１６ 比較器 ５１０ 否定和（ＮＯＲ）ゲ−ト ５１１ ＭＯＤ−９７２０カウンタ ５２０ バイトクロックＣＬＫ／９信号回線 ５２１ ＦＲＭ信号回線 ６０１ 入力タイムスロット（ＴＳ）レジスタ ６０２ 出力ＴＳレジスタ ６０３、１８０３ オフセットレジスタ ６０４ 帯域幅形式のレジスタ ６０６、６１２、１６１２、１８１２ レジスタ ６０７、６１３、１６０７、１６１３、１６２３、１６
２８、１８１３、２８１３ 加算器 ７０１、７５１、１７５１、１７５２、１９０１、２１
５０ ゲ−ト ７５５、１７５５ 帯域幅形式のメモリ １０５６ ＭＯＤ−１０８０カウンタ １５１１ ＭＯＤ−１９４４０カウンタ １５５０、１５５５ Ｄ形フリップフロップ １６０１ 入力タイムスロットレジスタ／ＭＯＤ−１９
４４０カウンタ １６０５ ４ワードシフトレジスタ １６０９、１６１０、１６２０、２８１０ 制御比較器 １６２９ Ｒ−Ｓフリップフロップ １７００ （時間多重交換装置の）出力制御ユニット １７０１ 制御メモリ １７０２ 選択装置 １８０１ 入力ポ−トレジスタ １８０２ 時間多重交換装置（ＴＭＳ）出力ＴＳレジス
タ ２１５１ 排他的論理和（ＸＯＲ）ゲ−ト ２６０１ 入力タイムスロットレジスタ／ＭＯＤ−９７
２０カウンタ ２７００ （状態表からなる）階層 ２７０１、２７０２、２７０３ 状態表 ２７１１、２７１２、２７１３、３００１ エントリ ２７２１、２７２２、２７２３ （状態表を構成する）
層 ２８００ 入力ＴＳ入替え装置ＳＴＳ−１タイムスロッ
トブロック状態マトリックス ２８０１ 出力ＴＳ入替え装置ＳＴＳ−１タイムスロッ
トブロック状態マトリックス ２９００ ＶＴタイムスロットブロック状態マトリック
ス ３０００ ＶＴグループ状態マトリックス

Claims (14)

(57)【特許請求の範囲】
1. 【請求項１】 複数のタイムスロットを含む１個の時分
   割多重フレーム内の１個のタイムスロットに対応する最
   低データレートと該フレーム内の複数のタイムスロット
   に対応する少なくとも１つの高データレートとからなる
   データレート階層を有する接続を交換するための接続交
   換装置において、 前記フレーム内の１個のタイムスロットおよび前記少な
   くとも１つの高データレートのうちの１つの高データレ
   ートを指定して１つの高データレートの接続を確立する
   ことを求めるコマンドに応答して、指定されたデータレ
   ートおよびタイムスロットから、該接続に対して前記フ
   レーム内の複数のタイムスロットからなるタイムスロッ
   トセットを決定するタイムスロットセット決定手段と、 前記フレームに対応する制御メモリ記憶位置を有する制
   御メモリ手段と、 前記タイムスロットセット決定手段に接続され、決定さ
   れたタイムスロットセットに対応する制御メモリ記憶位
   置を決定する記憶位置決定手段と、 前記タイムスロットセット決定手段に接続され、前記記
   憶位置決定手段により決定された制御メモリ記憶位置
   に、前記接続を定義する情報を書き込む書込み手段と、 制御メモリ記憶位置に書き込まれた前記接続を定義する
   情報を読み出し、該情報に応じて、前記高データレート
   の接続を確立する交換手段とからなることを特徴とする
   接続交換装置。
2. 【請求項２】 前記交換手段は、 １個の第１ポートと、 複数の第２ポートと、 制御メモリ記憶位置の内容に応じて、第１タイムスロッ
   ト期間中に前記第１ポートをいくつかの第２ポートに接
   続することにより最低データレートの接続を確立し、第
   ２タイムスロット期間中に前記第１ポートをいくつかの
   第２ポートに接続することにより高データレートの接続
   を確立する手段とを有し、 前記制御メモリ手段は、最低データレートおよび高デー
   タレートの交換接続を定義し、 前記制御メモリ手段は、前記フレームの各タイムスロッ
   トごとに１個ずつ対応する相異なる制御メモリ記憶位置
   を有し、 各制御メモリ記憶位置の内容は、該制御メモリ記憶位置
   に対応する各出力タイムスロット期間中にどの第２ポー
   トが前記第１ポートに接続されるべきかを示し、 前記記憶位置決定手段および前記書込み手段はともに、
   前記階層内の選択されたデータレートに対応する個々の
   交換接続を定義するように前記制御メモリ手段をプログ
   ラミングする手段を形成し、 前記記憶位置決定手段は、 出力フレームにおける前記選択されたレートに対応する
   各フレーム内の前記個々の交換接続に対応する出力タイ
   ムスロットを検出する検出手段を有し、 前記書込み手段は、 前記検出手段および前記制御メモリ手段に接続され、前
   記検出手段による検出に応答して、検出された出力タイ
   ムスロットに対応する制御メモリ記憶位置に、該出力タ
   イムスロット期間中に前記第１ポートに接続されるべき
   第２ポートを指定する情報を書込む手段を有することを
   特徴とする請求項１に記載の装置。
3. 【請求項３】 前記記憶位置決定手段は、 前記フレーム内の１個のタイムスロットおよび前記最低
   データレートを指定して１つの最低データレートの接続
   を確立することを求めるコマンドに応答して、指定され
   たタイムスロットに対応する制御メモリ記憶位置を決定
   する手段を有し、 前記書込み手段は、決定された制御メモリ記憶位置に前
   記最低データレートの接続を定義する情報を書き込み、 前記交換手段は、前記決定された制御メモリ記憶位置に
   書き込まれた前記最低データレートの接続を定義する情
   報を読み出し、該情報に応じて、前記最低データレート
   の接続を確立することを特徴とする請求項１に記載の装
   置。
4. 【請求項４】 前記交換手段は、タイムスロット入替え
   装置であり、前記決定されたタイムスロットセットは、
   該タイムスロット入替え装置の出力タイムスロットから
   なり、 前記接続を定義する情報は、前記タイムスロット入替え
   装置の入力タイムスロットを識別し、 前記コマンドは、ただ１個の出力タイムスロットと、該
   出力タイムスロットに対応する入力タイムスロットとを
   指定することを特徴とする請求項１に記載の装置。
5. 【請求項５】 前記交換手段は、複数の第１ポートおよ
   び１個の第２ポートを有する時間多重空間交換素子であ
   り、前記決定されたタイムスロットセットは、該交換素
   子の出力タイムスロットからなり、 前記接続を定義する情報は、前記複数の第１ポートのう
   ちの１個の第１ポートを識別し、 前記コマンドは、ただ１個の出力タイムスロットと、該
   出力タイムスロットに対応する第１ポートとを指定する
   ことを特徴とする請求項１に記載の装置。
6. 【請求項６】 前記制御メモリ手段は、１個の時分割多
   重フレーム内の相異なる複数のタイムスロットのうちの
   いずれかにそれぞれ対応する複数の制御メモリ記憶位置
   を有し、 前記記憶位置決定手段は、 ただ１個の入力タイムスロットおよび１個の出力タイム
   スロットならびにデータレートを指定して前記時分割多
   重フレーム内の複数のタイムスロットからなる接続を求
   める要求に応答して、指定されたタイムスロットおよび
   データレートから、該接続に使用するために他の入力タ
   イムスロットおよび他の出力タイムスロットを決定する
   手段を有し、 前記書込み手段は、 前記記憶位置決定手段に接続され、前記１個の出力タイ
   ムスロットおよび前記記憶位置決定手段により決定され
   た他の出力タイムスロットに対応する制御メモリ記憶位
   置に、前記１個の入力タイムスロットおよび前記記憶位
   置決定手段により決定された他の入力タイムスロットを
   識別する情報を書き込む手段を有し、 前記交換手段はタイムスロット入替え装置を有し、該タ
   イムスロット入替え装置は、 前記制御メモリ手段に接続され、前記１個の入力タイム
   スロットおよび前記決定された他の入力タイムスロット
   から記憶された情報を、前記１個の出力タイムスロット
   および前記決定された他の出力タイムスロットで送信す
   るデータメモリ手段を有することを特徴とする請求項１
   に記載の装置。
7. 【請求項７】 前記制御メモリ手段は、１個の時分割多
   重フレーム内の相異なる複数のタイムスロットのうちの
   いずれかにそれぞれ対応する複数の制御メモリ記憶位置
   を有し、 前記記憶位置決定手段は、 第１ポートおよびただ１個の出力タイムスロットならび
   にデータレートを指定して前記時分割多重フレーム内の
   複数のタイムスロットからなる接続を求める要求に応答
   して、指定された第１ポートおよび出力タイムスロット
   ならびにデータレートから、該接続に使用するために他
   の出力タイムスロットを決定する手段を有し、 前記書込み手段は、 前記１個の出力タイムスロットおよび前記記憶位置決定
   手段により決定された他の出力タイムスロットに対応す
   る制御メモリ記憶位置に、前記第１ポートを定義する情
   報を書き込む手段を有し、 前記交換手段は時間多重空間交換素子を有し、該時間多
   重空間交換素子は、 複数の第１ポートと、 １個の第２ポートと、 前記制御メモリ手段に接続され、定義された第１ポート
   および前記第２ポートのうちの一方のポートの入力タイ
   ムスロットからの情報を、該定義された第１ポートおよ
   び前記第２ポートのうちの他方のポートの、前記１個の
   出力タイムスロットおよび前記決定された他の出力タイ
   ムスロットにおいて送信する手段とを有することを特徴
   とする請求項１に記載の装置。
8. 【請求項８】 複数のタイムスロットを含む１個の時分
   割多重フレーム内の１個のタイムスロットに対応する最
   低データレートと該フレーム内の複数のタイムスロット
   に対応する少なくとも１つの高データレートとからなる
   データレート階層を有する接続を交換するための交換素
   子を制御する方法において、 前記フレーム内の１個のタイムスロットおよび前記少な
   くとも１つの高データレートのうちの１つの高データレ
   ートを指定して１つの高データレートの前記交換素子を
   通る接続を確立することを求めるコマンドに応答して、
   指定されたデータレートおよびタイムスロットから、該
   接続に対して前記フレーム内の複数のタイムスロットか
   らなるタイムスロットセットを決定するタイムスロット
   セット決定ステップと、 決定されたタイムスロットセットに対応する、制御メモ
   リ内の制御メモリ記憶位置を決定する記憶位置決定ステ
   ップと、 前記記憶位置決定ステップで決定された制御メモリ記憶
   位置に、前記接続を定義する情報を書き込む書込みステ
   ップと、 制御メモリ記憶位置に書き込まれた前記接続を定義する
   情報を読み出し、該情報に応じて、前記高データレート
   の接続を確立するように前記交換素子を動作させる動作
   ステップとからなることを特徴とする交換素子制御方
   法。
9. 【請求項９】 前記制御メモリは、前記フレームの各タ
   イムスロットごとに１個ずつ対応する相異なる制御メモ
   リ記憶位置を有し、 各制御メモリ記憶位置の内容は、該制御メモリ記憶位置
   に対応する各出力タイムスロット期間中に複数の第１ポ
   ートのうちのどの第１ポートが第２ポートに接続される
   べきかを示し、 前記動作ステップは、 前記フレームの各タイムスロット期間中に、最低データ
   レートおよび高データレートの交換接続を定義する相異
   なる制御メモリ記憶位置を読み出すステップと、 制御メモリ記憶位置の内容に応じて、第１タイムスロッ
   ト期間中に前記第２ポートをいくつかの第１ポートに接
   続することにより最低データレートの接続を確立し、第
   ２タイムスロット期間中に前記第２ポートをいくつかの
   第１ポートに接続することにより高データレートの接続
   を確立するステップとを有し、 前記書込みステップは、 前記階層内の選択されたデータレートに対応する個々の
   交換接続を定義するように前記制御メモリをプログラミ
   ングするステップを有し、 前記記憶位置決定ステップは、 出力フレームにおける前記選択されたレートに対応する
   各フレーム内の前記個々の交換接続に対応する出力タイ
   ムスロットを検出する検出ステップを有し、 前記書込みステップは、 前記検出ステップにおける検出に応答して、検出された
   出力タイムスロットに対応する制御メモリ記憶位置に、
   該出力タイムスロット期間中に前記第２ポートに接続さ
   れるべき第１ポートを指定する情報を書込むステップを
   有することを特徴とする請求項８に記載の方法。
10. 【請求項１０】 前記記憶位置決定ステップは、 前記フレーム内の１個のタイムスロットおよび前記最低
    データレートを指定して１つの最低データレートの前記
    交換素子を通る接続を確立することを求めるコマンドに
    応答して、指定されたタイムスロットに対応する制御メ
    モリ記憶位置を決定するステップを有し、 前記書込みステップは、決定された制御メモリ記憶位置
    に前記最低データレートの接続を定義する情報を書き込
    み、 前記動作ステップは、前記決定された制御メモリ記憶位
    置に書き込まれた前記最低データレートの接続を定義す
    る情報を読み出し、該情報に応じて、前記最低データレ
    ートの接続を確立することを特徴とする請求項８に記載
    の方法。
11. 【請求項１１】 前記交換素子は、タイムスロット入替
    え装置であり、前記決定されたタイムスロットセット
    は、該タイムスロット入替え装置の出力タイムスロット
    からなり、 前記接続を定義する情報は、前記タイムスロット入替え
    装置の入力タイムスロットを識別し、 前記コマンドは、ただ１個の出力タイムスロットと、該
    出力タイムスロットに対応する入力タイムスロットとを
    指定することを特徴とする請求項８に記載の方法。
12. 【請求項１２】 前記交換素子は、複数の第１ポートお
    よび１個の第２ポートを有する時間多重空間交換素子で
    あり、前記決定されたタイムスロットセットは、該交換
    素子の出力タイムスロットからなり、 前記接続を定義する情報は、前記複数の第１ポートのう
    ちの１個の第１ポートを識別し、 前記コマンドは、ただ１個の出力タイムスロットと、該
    出力タイムスロットに対応する第１ポートとを指定する
    ことを特徴とする請求項８に記載の方法。
13. 【請求項１３】 前記制御メモリは、１個の時分割多重
    フレーム内の相異なる複数のタイムスロットのうちのい
    ずれかにそれぞれ対応する複数の制御メモリ記憶位置を
    有し、 前記記憶位置決定ステップは、 ただ１個の入力タイムスロットおよび１個の出力タイム
    スロットならびにデータレートを指定して前記時分割多
    重フレーム内の複数のタイムスロットからなる接続を求
    める要求に応答して、指定されたタイムスロットおよび
    データレートから、該接続に使用するために他の入力タ
    イムスロットおよび他の出力タイムスロットを決定する
    ステップを有し、 前記書込みステップは、 前記１個の出力タイムスロットおよび前記記憶位置決定
    ステップにより決定された他の出力タイムスロットに対
    応する制御メモリ記憶位置に、前記１個の入力タイムス
    ロットおよび前記記憶位置決定ステップにより決定され
    た他の入力タイムスロットを識別する情報を書き込むス
    テップを有し、 前記交換素子はタイムスロット入替え装置を有し、 前記動作ステップは、 前記１個の入力タイムスロットおよび前記決定された他
    の入力タイムスロットから記憶された情報を、前記１個
    の出力タイムスロットおよび前記決定された他の出力タ
    イムスロットで送信するステップを有することを特徴と
    する請求項８に記載の方法。
14. 【請求項１４】 前記制御メモリは、１個の時分割多重
    フレーム内の相異なる複数のタイムスロットのうちのい
    ずれかにそれぞれ対応する複数の制御メモリ記憶位置を
    有し、 前記記憶位置決定ステップは、 第１ポートおよびただ１個の出力タイムスロットならび
    にデータレートを指定して前記時分割多重フレーム内の
    複数のタイムスロットからなる接続を求める要求に応答
    して、指定された第１ポートおよび出力タイムスロット
    ならびにデータレートから、該接続に使用するために他
    の出力タイムスロットを決定するステップを有し、 前記書込みステップは、 前記１個の出力タイムスロットおよび前記記憶位置決定
    ステップにより決定された他の出力タイムスロットに対
    応する制御メモリ記憶位置に、前記第１ポートを定義す
    る情報を書き込むステップを有し、 前記交換素子は、複数の第１ポートおよび１個の第２ポ
    ートを有する時間多重空間交換素子を有し、 前記動作ステップは、 定義された第１ポートおよび前記第２ポートのうちの一
    方のポートの入力タイムスロットからの情報を、該定義
    された第１ポートおよび前記第２ポートのうちの他方の
    ポートの、前記１個の出力タイムスロットおよび前記決
    定された他の出力タイムスロットにおいて送信するステ
    ップを有することを特徴とする請求項８に記載の方法。