CN100407603C - 一种实现时隙复用解复用的方法 - Google Patents

一种实现时隙复用解复用的方法 Download PDF

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Abstract

本发明公开了一种实现时隙复用解复用的方法，其关键是在进行码流速率转换时，写入地址产生模块根据预先设置的写入地址变化规律，将成帧的码流信号以时隙为单位顺序写入双端口随机存储器；至少缓存两个时隙后，由读出地址产生模块根据预先设置的读出地址变化规律，以时隙为单位从双端口随机存储器中读出。如此可以充分利用逻辑器件中DPRAM的资源，从而设计出简捷、可靠的复用解复用逻辑。

Description

一种实现时隙复用解复用的方法
技术领域
本发明涉及时分复用(TDM)技术，尤其是指一种实现时隙复用解复用的方法。
背景技术
在一个通信系统中，常常需要进行码流速率的转换，因为板内信号要以较低的速率传输，才能同处理芯片的接口相匹配，而板间信号的传输速率要很高，才能达到节约传输线的目的。目前达到上述目的的设计方法是对输入的码流信号采用缓存一帧后读出，保持了成帧的一致性，譬如：对于1条16M传输高速数据流的信号线(HW)与2条8M传输HW线之间的复用解复用的情况，每条16M传输HW线复用解复用所需要的双端口随机存储器(DPRAM)的空间为：256*8*2*2＝8192BIT，其中，256指时隙数，8指1个字节8bit，一个2指需要两个这样的存储单元，来分别对应两条8M码流的输入或输出，另一个2指复用模块和解复用模块需要相同的存储单元。但是对可编程逻辑资源要求比较多的情况，尤其是对于HW线较多的场合，一般可编程逻辑器件(FPGA)内部不能提供充足的DPRAM资源，需要外挂存储器芯片，如此会增加器件成本，减低单板的集成度。因此，如何节约DPRAM资源、降低成本和提高电路板的集成度成了有待解决的问题。
发明内容
有鉴于此，本发明的主要目的在于提供了一种实现时隙复用解复用的方法，使其能够节省所需DPRAM的资源，降低器件成本和电路设计的复杂度，使电路设计简单，使用方便。
为了达到上述目的，本发明提供了一种实现时隙复用解复用的方法，该方法包括以下步骤：在进行码流速率转换时，写入地址产生模块根据预先设置的写入地址变化规律，将成帧的码流信号以时隙为单位顺序写入双端口随机存储器；至少缓存两个时隙后，由读出地址产生模块根据预先设置的读出地址变化规律，以时隙为单位从双端口随机存储器中读出。
当码流速率由低速向高速转换时，
所述预先设置的写入地址变化规律为0..F循环出现；所述预先设置的读出地址变化规律为两个连续的8..F和两个连续的0..7间隔循环出现。
所述将成帧的码流信号以时隙为单位顺序写入双端口随机存储器的步骤包括：写入地址产生模块在低速时钟信号的驱动下，以时隙为单位将两条以上低速成帧的码流信号按照0..F循环出现的规律，顺序写入写地址信号所指定的双端口随机存储器的数据单元；
所述以时隙为单位从双端口随机存储器中读出的步骤包括：读出地址产生模块在高速时钟信号的驱动下，以时隙为单位从读地址信号所指定的双端口随机存储器的数据单元中，按照两个连续的8..F和两个连续的0..7间隔循环出现的规律读出一条高速码流信号，经整形后输出。
当码流速率由高速向低速转换时，
所述预先设置的写入地址变化规律为两个连续的8..F和两个连续的0..7间隔循环出现；所述预先设置的读出地址变化规律为0..F循环出现。
所述将成帧的码流信号以时隙为单位顺序写入双端口随机存储器的步骤：写入地址产生模块在高速时钟信号的驱动下，以时隙为单位将一条成帧的高速码流信号按照两个连续的8..F和两个连续的0..7间隔循环出现的规律，连续写入写地址信号所指定的双端口随机存储器的数据单元中；
所述以时隙为单位从双端口随机存储器中读出的步骤包括：读出地址产生模块在低速时钟信号的驱动下，以时隙为单位从读地址信号所指定的双端口随机存储器的数据单元中，按照0..F循环出现的规律顺序读出两条以上的低速码流信号并输出。
其中，对所述成帧码流信号的写入或读出顺序为依次轮流写入或读出成帧码流信号的各个时隙。
在上述的速率转换的过程中还要对读出的码流信号进行合成，输出具有时隙延迟的成帧信号，同时需要对该输出信号进行时隙调整，该调整过程包括以下步骤：
预先设置时隙交换芯片；将从复用解复用电路输出的码流输入该时隙交换芯片，并将该码流信号存储于时隙交换芯片的存储器中；在控制信号的作用下，先读出码流信号存在延迟的时隙，然后再从前面依次读出其余的时隙后，以标准帧格式输出成帧的码流信号。
本发明是通过对码流信号采用缓存2个时隙的方式，利用逻辑器件内部的DPRAM来实现时隙的复用解复用。本发明所提供的方法具有以下优点：
(1)由于对码流信号采用缓存2个时隙的方式，可直接利用逻辑器件内部的DPRAM来实现时隙的复用解复用，与传统的缓存一帧的方式相比大大节省了DPRAM资源。
(2)本发明仅利用逻辑器件内部的DPRAM来实现时隙的复用解复用，而无需单独外挂存储器，这样既降低了器件成本和电路设计的复杂度，也省去了外挂存储器与逻辑器件之间的信令传输。
(3)在进行复用和解复用的过程中，对成帧的码流信号缓存2个时隙后，再以标准的帧格式输出，不但保持了成帧的一致性，而且只需对复用和解复用部分的硬件电路进行较小的改动，而无需修改码流转换过程中其他部分的电路及软件，使其在不改变码流转换整体设计方案的基础上，大幅降低了存储资源的占用，进而提高了该系统的性能价格比。
附图说明
图1为本发明复用解复用逻辑电路总体设计框图；
图2为本发明实施例中复用解复用逻辑的信号组成框图；
图3为本发明实施例中复用解复用逻辑电路原理框图；
图4为图3中HW模块的结构框图；
图5为本发明实施例中复用逻辑模块的组成框图；
图6为本发明实施例中解复用逻辑模块的组成框图；
图7为本发明实施例中复用解复用逻辑的时钟对应关系图；
图8为本发明实施例中复用解复用逻辑的信号时序图；
图9为本发明实施例中复用解复用时隙调整前后的时隙排列示意图；
图10为本发明实施例中复用解复用时隙调整前后的实现原理图。
具体实施方式
下面结合附图和具体实施例来做进一步详细说明。
在一个通信系统中，由于板内信号要以较低的速率传输，而板间信号的传输速率要很高，所以常常需要进行码流速率的转换。本发明的基本思想是：把输入的码流信号先顺序写入DPRAM，缓存至少2个时隙的数据后，再控制读出，来实现时隙的复用解复用。该方法操作简单、占用的逻辑资源少，使用方便。
图1示出了复用解复用的逻辑电路总体设计框图。
首先从总体结构进行描述，复用解复用逻辑电路主要包括HW模块101、高端地址产生模块102、低端地址产生模块103和时钟模块104。
其中，HW模块101与高速码流信号UHW_HIGH 105、DHW_HIGH 106以及低速码流信号UHW_LOW(0)...UHW_LOW(m)107、DHW_LOW(0)...DHW_LOW(m)108直接相连，在上行方向，即低速码流信号-＞高速码流信号，暂存DHW_HIGH 106的至少2个时隙，在下行方向，即高速码流信号-＞低速码流信号，分别暂存m条UHW_LOW(0)...UHW_LOW(m)107的各1个时隙。其中，m是2的n次幂。
高端地址产生模块102控制HW模块101中的DPRAM对高速码流信号的读写。
低端地址产生模块103控制HW模块101中的DPRAM对低速码流信号的读写。
时钟模块104为高端地址产生模块102和低端地址产生模块103提供所需的时钟信号。
下面以1条16M码流和2条8M码流之间的转换为例，来详细说明实现复用解复用的思路和方法。在本实施例中，时隙复用解复用的电路采用XCS40XLPQ240-4芯片。
图2示出了复用解复用逻辑的信号组成框图。其中HW16M_CLK 201、HW16M_FS 202和HW8M_CLK 203、HW8M_FS 204分别是16M码流和8M码流的帧同步和时钟信号。该框图中外部接口信号的详细描述参见表1。从表中可以看出各接口信号的名称，信号流向以及功能描述。
  信号名   I/O说明   Reset值   详细描述
  HRESET_N   输入   略   复位信号
  HW16M_FS   输入   略   16M码流的帧同步信号
  HW16M_CLK   输入   略   16M码流的时钟信号
  HW8M_FS   输入   略   8M码流的帧同步信号
  HW8M_CLK   输入   略   8M码流的时钟信号
  UHW_16M0，UHW_16M1   输入   略   16M码流输入信号
  DHW2_8M0，DHW2_8M1   输入   略   8M码流输入信号
  DHW_16M0，DHW_16M1   输出   0   16M码流输出信号
  UHW2_8M0，UHW2_8M1   输出   0   8M码流输出信号
表1
图3示出了复用解复用的逻辑电路原理框图。该图为图1所示总体设计框图的一个特例，从图中可看出上述复用解复用逻辑的内部组成。
该复用解复用逻辑电路主要包括HW模块301、HW16M_CLKRE 302、HW8M_CLKRE 303和时钟模块304。
其中，HW模块301与16M码流信号UHW_16M0 305、DHW_16M0 306以及8M码流信号UHW2_8M0(0)307、UHW2_8M0(1)309、DHW2_8M0(0)308、DHW2_8M0(1)310直接相连，在上行方向，即8M-＞16M，暂存16M码流的2个时隙，在下行方向，即16M-＞8M，分别暂存2条8M码流的各1个时隙。
HW16M_CLKRE 302控制HW模块301中的DPRAM对16M码流信号的读写。
HW8M_CLKRE 303控制HW模块201中的DPRAM对8M码流信号的读写。
时钟模块304为HW16M_CLKRE 302和HW8M_CLKRE 303提供所需的时钟信号。
图4示出了每个HW模块的结构框图，该模块主要包括2个2X16的DPRAM401和同步(SYNC)模块402。其中，每个2X16的DPRAM 401是由2个1X16的DPRAM模块组合而成。DPRAM 401由特定的逻辑工具自动生成，可以自动生成一个逻辑模块如存储器等。在HW模块中可以进行码流信号时隙的复用和解复用处理。这两个处理过程分别由复用逻辑模块和解复用逻辑模块来完成。以下分别说明这两个逻辑模块的组成及其功能。
图5示出了复用逻辑模块的组成框图。复用逻辑模块的组成包括DPRAM501、写入地址产生模块(MUXW4_WADDR)502、读出地址产生模块(MUXR4_RADDR)503、选择器(SEL2)504、控制开关(MUX_CTRL)505和SYNC 506。
其中，DPRAM 501是双口RAM，深度为1X16BIT，按8M的时钟(下降沿)写入，按16M的时钟(下降沿)读出。
MUXW4_WADDR 502产生DPRAM 501的写入地址、写使能信号(4BIT宽)，写入的地址在8M时钟(上升沿)激励下增加。写使能信号一直有效，写入时钟为HW8M_CLK。写入地址的变化规律固定设置为0...F0..F...即：令写入地址的0..F循环出现。
MUXR4_RADDR 503产生DPRAM 501的读出地址(4BIT宽)，在16M时钟(下降沿)激励下增加。读出地址的变化规律固定设置为8..F 8..F 0...7 0...78...F....即：令读出地址中两个连续的8..F和两个连续的0..7间隔循环出现。
SEL2 504是选择器，MUX_CTRL 505产生按时隙复用的选择器的地址信号。SEL2 504根据MUX_CTRL 505产生的地址信号来选择输入的2条8M码流的输出顺序，使其复用成的1条16M码流满足按时隙复用的格式。
SYNC 506把从SEL2 504输出的信号，设计为比应该出现的信号早半个16M时钟的周期，用16M时钟的上升沿对此信号进行调整，可以消除中间过程的延时及组合逻辑产生的毛刺。
图6示出了解复用逻辑模块的组成框图。解复用模块的组成包括DPRAM601、写入地址产生模块(DMUXW4_ADDR)602、读出地址产生模块(DMUXR4_ADDR)603和SYNC 604。
其中，DPRAM 601是双端口RAM，深度为16X1BIT，按16M时钟(下降沿)写入，按8M的时钟(下降沿)读出。
DMUXW4_ADDR 602产生DPRAM 601的写入地址(4BIT宽)、写使能信号。写入地址在16M时钟(上升沿)激励下增加，写使能信号为16M码流的时隙指示信号，其宽度为16M码流8个BIT，从上升沿开始。写入时钟为HW16M_CLK。写入地址的变化规律固定设置为8..F 8..F 0...7 0...7 8...F....即：令读出地址中两个连续的8..F和两个连续的0..7间隔循环出现。
DMUXR4_ADDR 603产生DPRAM 601的读出地址(4BIT宽)，在8M时钟(下降沿)激励下增加。读出地址的变化规律固定设置为0..F 0..F....即：令写入地址的0..F循环出现。
SYNC 604把从DPRAM 601读出的信号，设计为比应该出现的信号早半个8M时钟的周期，用8M时钟的上升沿对此信号进行调整，可以消除中间过程的延时及组合逻辑产生的毛刺。
在读写过程中，将地址变化规律固定设置为上述值的好处为：对于2个1X16的DPRAM，在复用过程中，当2条8M码流的比特数据流被写入2个1X16 DPRAM的前面8位时，2个1X16的DPRAM的后面8位，同时被读出到1条16M码流的比特数据流上，如此，不会发生存储单元读写冲突的情况，解复用过程也类似。
下面结合图3来具体介绍复用和解复用的工作流程。在本实施例中，写地址信号所产生的写入地址是DPRAM的低8位数据单元，读出地址信号所产生的读出地址是DPRAM的高8位数据单元。
复用的工作流程如下：在时钟模块304产生的8M时钟驱动下，由HW8M_CLKRE 303产生对DPRAM的写地址信号(MUXW4_ADDR)控制2条成帧的8M码流信号DHW2_8M0(0)308和DHW2_8M0(1)310的比特流，使其以2个时隙为单位不断写入写地址信号所指定的2个1X16的DPRAM的低8位单元，其是顺序写入DHW2_8M0(0)308的1个时隙和DHW2_8M0(1)310的1个时隙，即：DHW2_8M0(0)308的时隙0和DHW2_8M0(1)310的时隙1，将其缓存于DPRAM中，然后在写入DHW2_8M0(0)308时隙2和DHW2_8M0(1)310时隙3的同时，在时钟模块304产生的16M时钟驱动下，由HW16M_CLKRE302产生对DPRAM的读地址信号(DMUXW4_ADDR)和复用控制选择信号(MUX_CTRL)来控制，从2个1X16的DPRAM中，以2个时隙为单位把读地址信号所指定的2个1X16的DPRAM的高8位单元中的比特流顺序读出，经过SYNC模块去除毛刺，如此顺序写入的码流信号经缓存后再连续读出，然后经过合成就形成1条成帧的16M码流信号DHW_16M0 306并将其输出。
解复用的工作流程如下：在时钟模块304产生的16M时钟驱动下，由HW16M_CLKRE 302产生对DPRAM的写地址信号(DMUXW4_ADDR)和写使能控制信号(DMUXW2_EN)控制1条成帧的16M码流信号UHW_16M0 305的比特流，使其以2个时隙为单位不断写入写地址信号所指的2个1X16的DPRAM的低8位数据单元中，即：先写入UHW_16M0 305的时隙0和时隙1，将其缓存于DPRAM中，然后在写入16M码流信号UHW_16M0 305的比特流的时隙2和时隙3的同时，在时钟模块304产生的8M时钟驱动下，由HW8M_CLKRE 303产生的对DPRAM的读地址信号(DMUXR4_ADDR)来控制，从2个1X16的DPRAM中，以2个时隙为单位把读地址信号所指的高8位数据单元中的比特流读出，即：读出时隙0和时隙1，并分别分配给UHW2_8M0(0)307和UHW2_8M0(1)309，如此，不断写入的码流信号经缓存后顺序读出，再经过合成就分别形成2条成帧的8M码流信号UHW2_8M0(0)307和UHW2_8M0(1)309并输出。
在上述复用和解复用过程中，也可以1个时隙为单位对码流信号进行写入或读出操作。
图7示出了复用解复用逻辑的时钟对应关系图，其中，HW 16M_CLK的时钟频率为16M，HW_8M_CLK的时钟频率为8M，该图体现了8M码流和16M码流的时钟信号时序关系。
图8示出了复用解复用逻辑的时序框图，该图说明了复用和解复用的工作原理，即复用和解复用前后时隙是如何变化的。从图中可看出，2条8M的码流S0、S1，时隙编号为TS0、TS1、......、TS127，复用到1条16M的码流N，其时隙编号为TS0、TS1、......、TS255，或反之。复用的时隙对应关系参见表2，比如：8M码流S0的TS0时隙经过复用后成为16M码流的TS2时隙，这2个时隙的延时是由于16M码流需缓存2个时隙，才能由8M码流中取出而产生的，因此，相对16M码流来说，信号延迟了2个时隙，解复用的时隙对应关系参见表3，比如：16M码流TS0时隙经过解复用后成为8M码流S0的TS1时隙，这1个时隙的延时是由于8M码流需缓存1个时隙，才能由16M码流中取出而产生的，因此，相对8M码流来说，信号延迟了1个时隙。
  复用前   S0.TS0   S1.TS0   S0.TS1   S1.TS1   S0.TS2   S1.TS2   S0.TS3   S1.TS3   S0.TS4   S1.TS4 ...  S0.TS126   S1.TS126   S0.TS127   S1.TS127
  复用后应处位置   N.TS0   N.TS1   N.TS2   N.TS3   N.TS4   N.TS5   N.TS6   N.TS7   N.TS8   N.TS9 ...  N.TS252   N.TS253   N.TS254   N.TS255
  复用后实际位置   N.TS2   N.TS3   N.TS4   N.TS5   N.TS6   N.TS7   N.TS8   N.TS9   N.TS10   N.TS11 ...  N.TS254   N.TS255   N.TS0   N.TS1
表2
  解复用前   N.TS0   N.TS1   N.TS2   N.TS3   N.TS4   N.TS5   N.TS6   N.TS7   N.TS8   N.TS9 ......  N.TS252   N.TS253   N.TS254   N.TS255
  解复用后应处位置   S0.TS0   S1.TS0   S0.TS1   S1.TS1   S0.TS2   S1.TS2   S0.TS3   S1.TS3   S0.TS4   S1.TS4 ......  S0.TS127   S1.TS127   S0.TS128   S1.TS128
  解复用后实际位置   S0.TS1   S1.TS1   S0.TS2   S1.TS2   S0.TS3   S1.TS3   S0.TS4   S1.TS4   S0.TS5   S1.TS5 ......  S0.TS128   S1.TS128   S0.TS0   S1.TS0
表3
由于上述的延迟会引起时隙关系的变化，本发明通过时隙调整来抵消这种变化。
图9和图10分别示出了复用解复用的时隙调整前后的示意图和实现原理图。其中，码流901为调整前8M0(0)的时隙排列，码流902为调整前8M0(1)的时隙排列，码流903为调整后成帧信号的时隙排列，8M0(0)的码流信号包含一帧中奇数序号的时隙，8M0(1)包含一帧中偶数片号的时隙，经过调整后，从图9可看出，码流903中时隙0至255之间的排列规律已不存在时隙的延迟现象。其具体的时隙调整的过程是这样的：时隙调整是在时隙交换芯片1001中实现的，该芯片1001与复用和解复用的逻辑电路1002相连，其内部配置有存储器，当码流速率由低速向转换时，将存在时隙延时的8M码流信号顺序输入存储器中，在芯片中控制信号的作用下，先将8M0(0)的0时隙和8M0(1)的1时隙读出，然后再从8M0(0)的2时隙和8M0(1)的3时隙开始依次轮流读出，这样就得到了没有时隙延迟的成帧信号。当码流速率由高速向低速转换时，时隙交换芯片也同样对16M码流信号进行时隙调整，调整过程类似。
本实施例中以将数据码流缓存2个时隙的方式进行说明的，在实际应用中可根据具体资源和用户需求情况，选择缓存2个时隙至一帧的方式来进行复用解复用的处理。
以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。

Claims (8)

1.一种实现时隙复用解复用的方法，其特征在于该方法包括以下步骤：在进行码流速率转换时，写入地址产生模块根据预先设置的写入地址变化规律，将成帧的码流信号以时隙为单位顺序写入双端口随机存储器；至少缓存两个时隙后，由读出地址产生模块根据预先设置的读出地址变化规律，以时隙为单位从双端口随机存储器中读出。
2.根据权利要求1所述的实现时隙复用解复用方法，其特征在于，当码流速率由低速向高速转换时，
所述预先设置的写入地址变化规律为0..F循环出现；所述预先设置的读出地址变化规律为两个连续的8..F和两个连续的0..7间隔循环出现。
3.根据权利要求2所述的实现时隙复用解复用方法，其特征在于，所述将成帧的码流信号以时隙为单位顺序写入双端口随机存储器的步骤包括：写入地址产生模块在低速时钟信号的驱动下，以时隙为单位将两条以上低速成帧的码流信号按照0..F循环出现的规律，顺序写入写地址信号所指定的双端口随机存储器的数据单元；
所述以时隙为单位从双端口随机存储器中读出的步骤包括：读出地址产生模块在高速时钟信号的驱动下，以时隙为单位从读地址信号所指定的双端口随机存储器的数据单元中，按照两个连续的8..F和两个连续的0..7间隔循环出现的规律读出一条高速码流信号，经整形后输出。
4.根据权利要求1所述的实现时隙复用解复用的方法，其特征在于，当码流速率由高速向低速转换时，
所述预先设置的写入地址变化规律为两个连续的8..F和两个连续的0..7间隔循环出现；所述预先设置的读出地址变化规律为0..F循环出现。
5.根据权利要求4所述的实现时隙复用解复用的方法，其特征在于，
所述将成帧的码流信号以时隙为单位顺序写入双端口随机存储器的步骤：写入地址产生模块在高速时钟信号的驱动下，以时隙为单位将一条成帧的高速码流信号按照两个连续的8..F和两个连续的0..7间隔循环出现的规律，连续写入写地址信号所指定的双端口随机存储器的数据单元中；
所述以时隙为单位从双端口随机存储器中读出的步骤包括：读出地址产生模块在低速时钟信号的驱动下，以时隙为单位从读地址信号所指定的双端口随机存储器的数据单元中，按照0..F循环出现的规律顺序读出两条以上的低速码流信号并输出。
6.根据权利要求1或3或5所述的实现时隙复用解复用的方法，其特征在于该方法进一步包括：对读出的码流信号进行合成，输出具有时隙延迟的成帧信号。
7.根据权利要求6所述的实现时隙复用解复用的方法，其特征在于该方法进一步包括以下步骤：
预先设置时隙交换芯片；将从复用解复用电路输出的码流输入该时隙交换芯片，并将该码流信号存储于时隙交换芯片的存储器中；在控制信号的作用下，先读出码流信号存在延迟的时隙，然后再从前面依次读出其余的时隙后，以标准帧格式输出成帧的码流信号。
8.根据权利要求3或5所述的实现时隙复用解复用的方法，其特征在于：对所述成帧码流信号的写入或读出顺序为依次轮流写入或读出成帧码流信号的各个时隙。
CN021235309A 2002-07-02 2002-07-02 一种实现时隙复用解复用的方法 Expired - Fee Related CN100407603C (zh)

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