CN200994146Y - 高速串行时分复用总线 - Google Patents

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Abstract

本实用新型公开了一种高速串行时分复用总线，与通信系统的主模块和从模块连接；主模块和从模块均包含ST－BUS总线控制器、半双工同步通信控制器；其特点是，总线与ST－BUS总线控制器、半双工同步通信控制器双向连接；总线包括：帧同步信号线、位同步信号线Ci、下行数据线STO、上行数据线STi、半双工同步通信时钟线CLK、半双工同步通信数据线DATAb、各模块采用令牌传递总线方式占用信道。可胜任至少32个用户多的管理配置、信令交互、异常处理及每个用户64K独立带宽的无阻塞数据交换等工作。具有在系统带宽要求大的情况下使用较少的总线即可完成对所有用户的监视和控制，并可明显提高设备的模块化程度和智能化水平的优点。

Description

高速串行时分复用总线
技术领域
本实用新型涉及数字通信系统中的通信设备，具体地说是涉及数字通信系统中通信设备的高速串行时分复用总线。
背景技术
随着数字通信系统中通信设备的日益复杂，在通信设备的设计中逐渐趋向按功能进行模块化设计。尤其对于柔性配置的设备而言，模块化设计显得更为重要。因此如何定义一种高速高效的、用于模块间相互进行通信和信息传输的总线结构就显得非常重要，这种总线结构要兼顾传输各种信息类型，诸如音频、视频、控制信息或数据等。Zarlink半导体公司提出了一种串行电信总线结构(Serial Telecom Bus，简记为ST-BUS)，该总线接口简单并能够传输上述四种数字化后的信息类型。ST-BUS数据速率范围为2.048Mbps～65.536Mbps，通常在电信应用中每个用户所占带宽为64Kbps，图1说明了ST-BUS所容纳的用户数目与速率的对应关系。
ST-BUS要求的接口信号有：
(1)用于帧对齐的帧同步信号FP；
(2)用于位对齐的位同步信号CK；
(3)串行数据流Data。
针对不同速率的三者之间的时序关系见图2和图3。其中：
(1)FP的周期为125us，其脉冲宽度随速率不同而不同，详见图2。
(2)在数据速率为2.048Mbps、4.096Mbps、8.192Mbps时，时钟速率分别为数据速率的一倍。
(3)串行数据流实际由上下两条通道组成。
但如何为多达1024个用户接口进行物理配置(时隙分配)、接口类型的识别、带宽的配置、信令以及工作状态(包括报警)等信息的传输，如何保证数据高速传输时(如数据速率为65.536Mbps)三者的时序关系严格符合规范，就成为设计者所面临的难题。在一些实际应用中，一些设计者采取简化的办法，如放弃对每个用户进行配置和管理，只实现固定的时隙配置和固定的带宽配置；放弃数据高传输速率，只实现2.048Mbps的传输速率；或者配置多条2.048Mbps串行数据流来实现大容量的数据吞吐，但大大增加了总线宽度和设备的复杂性。
LVDS是一种低摆幅的差分信号技术，它可以在单个信道中以每秒数百或数千兆位(Mbps)的速率传输数据。它具有低摆幅与电流模式的输出驱动，从而在很宽的频率范围内只有很低的噪声以及极低的功耗，在双绞线上传输距离可达百米，速度可达百兆。利用LVDS在双绞线上传输信号可以满足通信线路和通信速率的基本要求，但是目前没有使用双绞线传输LVDS的专用信号线定义和简单实用的通信协议。
发明内容
本实用新型的目的是为了解决上述现有技术中的问题，在原ST-BUS的基础上增加一条同步半双工通信链路，通信设备中各模块工作在主从模式下，即主模块工作在主模式下，其余各功能从模块工作在从模式下。主模块通过该条通信链路完成与各从模块之间的时隙分配、接口类型的识别、带宽的配置、信令以及工作状态(包括报警)等信息的交互，在各从模块初始配置完成后，各从模块按照所分配的时隙和带宽通过ST-BUS与主模块以时分多路技术(TDM)完成音频、视频、控制信息或数据等信息的交互，此时同步半双工通信链路主要用于工作状态(包括报警)的维护及异常的处理。总线的电气特性采用LVDS技术，以保证高速率传输时ST-BUS的时序能严格对齐。
本实用新型的技术措施是：高速串行时分复用总线，与通信系统的主模块和从模块连接；所述的主模块和从模块均包含ST-BUS总线控制器、半双工同步通信控制器；其中：主模块的ST-BUS总线控制器发起并维护ST-BUS，从模块的ST-BUS总线控制器按照所分配的时隙进行工作；所述的半双工同步通信控制器还包括介质访问控制层(MAC层)和逻辑链路控制层(LLC层)，主模块的半双工同步通信控制器发起并维护该通信链路，介质访问控制层采用令牌传递总线(token-passing bus)方式，逻辑链路控制层采用高级数据链路控制协议(HDLC)；其特点是，所述的总线与所述的ST-BUS总线控制器、半双工同步通信控制器双向连接；
所述的总线包括：
帧同步信号线
Figure Y20062016256400061
主模块发出，各从模块接收，周期125us，脉冲宽度随速率不同而不同；
位同步信号线Ci：主模块发出，各从模块接收，用于同步接收数据；
下行数据线STO：主模块发出，各从模块严格按所配置的时隙从下行数据线STO上接收数据；
上行数据线STi：各从模块严格按所配置的时隙发送数据到上行数据线STi上；
半双工同步通信时钟线CLK：速率64Kbps～2.048Mbps，主模块发出，各从模块接收；
半双工同步通信数据线DATAb：速率64Kbps～2.048Mbps，各模块采用令牌传递总线方式占用信道。
所述的总线由六对线构成。这六对线构成的总线即可胜任少至32个用户多到1024个用户甚至更多的用户的管理配置、信令交互、异常处理及每个用户64K独立带宽的无阻塞数据交换等工作。
本实用新型的优点在于在系统带宽要求大的情况下使用较少的总线即可完成对所有用户的监视和控制，并且系统带宽可以根据需要做出调整(2.048Mbps～65.536Mbps甚至更高)。可以明显提高设备的模块化程度和智能化水平。各模块的ST-BUS总线控制器和半双工同步通信控制器等功能电路基本相同，可以大大节省开发成本，缩短开发时间。
附图说明
下面结合附图进一步说明本实用新型的高速串行时分复用总线的构成及其优点。
图1是现有技术中ST-BUS用户数目与总线速率的对照图。
图2是现有技术中不同速率ST-BUS的时序图。
图3是描述现有技术中几种速率情况下ST-BUS的时序关系图。
图4是本实用新型的高速串行时分复用总线的构成示意图。
图5是本实用新型的高速串行时分复用总线的帧同步信号 的总线连接关系示意图，位同步信号Ci及下行数据STO的连接关系与之相同。
图6是本实用新型的高速串行时分复用总线的上行数据STi的总线连接关系示意图。
图7是本实用新型的高速串行时分复用总线的半双工同步通信时钟CLK的总线连接关系示意图。
图8是本实用新型的高速串行时分复用总线的半双工同步通信数据DATAb的总线连接关系示意图。
图9是本实用新型的高速串行时分复用总线的令牌传递总线访问控制逻辑环示意图。
图10是本实用新型的高速串行时分复用总线的同步半双工通信链路的ISO/OSI模型示意图。
具体实施方案
请参阅图4，图4是本实用新型的高速串行时分复用总线的构成示意图。本实用新型高速串行时分复用总线1，与通信系统的主模块100和从模块200～n00连接。所述的主模块100包含ST-BUS总线控制器101、半双工同步通信控制器102；以从模块200为例，所述的从模块200也包含ST-BUS总线控制器201、半双工同步通信控制器202；其中：主模块的ST-BUS总线控制器发起并维护ST-BUS，从模块的ST-BUS总线控制器按照所分配的时隙进行工作。已主模块中的半双工同步通信控制器为例，所述的半双工同步通信控制器102还包括介质访问控制层(MAC层)(未图示)和逻辑链路控制层(LLC层)(未图示)，主模块的半双工同步通信控制器发起并维护该通信链路，介质访问控制层采用令牌传递总线(token-passing bus)方式，逻辑链路控制层采用高级数据链路控制协议(HDLC)。所述的总线与所述的ST-BUS总线控制器、半双工同步通信控制器双向连接。
所述的总线包括：
帧同步信号线
Figure Y20062016256400081
主模块发出，各从模块接收，周期125us，脉冲宽度随速率不同而不同，请配合参见图2。
位同步信号线Ci：主模块发出，各从模块接收，用于同步接收数据。
下行数据线STO：主模块发出，各从模块严格按所配置的时隙从下行数据线STO上接收数据。
上行数据线STi：各从模块严格按所配置的时隙发送数据到上行数据线STi上。
半双工同步通信时钟线CLK：速率64Kbps～2.048Mbps，主模块发出，各从模块接收。
半双工同步通信数据线DATAb：速率64Kbps～2.048Mbps，各模块采用令牌传递总线方式占用信道。
请参阅图5、图6。其中：图5是本实用新型的高速串行时分复用总线的帧同步信号
Figure Y20062016256400082
的总线连接关系示意图，位同步信号Ci及下行数据STO的连接关系与之相同。图6是本实用新型的高速串行时分复用总线的上行数据STi的总线连接关系示意图。
ST-BUS总线控制器使用支持LVDS接口的FPGA实现，在各模块与设备总线接口处使用支持BLVDS接口的缓冲器(Buffer)进行隔离和驱动。
半双工同步通信控制器由各模块中已嵌入串行通信控制器(SCC)并支持HDLC协议的嵌入式微处理器(如MPC860T)与支持LVDS接口的可编程逻辑单元FPGA共同实现，或者使用通用嵌入式微处理器控制专用串行通信控制器(SCC)芯片(如Z85C30)结合支持LVDS接口的可编程逻辑单元FPGA共同实现，并在各模块与设备总线接口处使用支持BLVDS接口的缓冲器(Buffer)进行隔离和驱动。
各模块的可编程逻辑单元FPGA完成总线控制功能和数据复分接功能，主模块的可编程逻辑单元FPGA还要处理与交换网络和时序电路之间的关系。由于采用TDM技术，因此对于任意时隙而言只有一个从模块向上行数据线上存数据，也只有一个从模块由下行数据线上取数据。
请参阅图7、图8。其中：图7是本实用新型的高速串行时分复用总线的半双工同步通信时钟CLK的总线连接关系示意图。图8是本实用新型的高速串行时分复用总线的半双工同步通信数据DATAb的总线连接关系示意图。
同图5、图6一样，ST-BUS总线控制器使用支持LVDS接口的FPGA实现，在各模块与设备总线接口处使用支持BLVDS接口的缓冲器(Buffer)进行隔离和驱动。
半双工同步通信控制器由各模块中已嵌入串行通信控制器(SCC)并支持HDLC协议的嵌入式微处理器(如MPC860T)与支持LVDS接口的可编程逻辑单元FPGA共同实现，或者使用通用嵌入式微处理器控制专用串行通信控制器(SCC)芯片(如Z85C30)结合支持LVDS接口的可编程逻辑单元FPGA共同实现，并在各模块与设备总线接口处使用支持BLVDS接口的缓冲器(Buffer)进行隔离和驱动。
半双工同步通信时钟CLK由主模块发出，各从模块接收。
由于各模块共享半双工同步通信数据线DATAb，为解决在同一时间有几个模块同时争用该数据线，需要采用某种介质访问控制方式(MAC层)，以便协调各模块访问该数据线的顺序，完成各模块的数据交换。在本实用新型中，MAC层采用了令牌传递总线(token-passing bus)方式来协调各模块访问该数据线的顺序。
图9是本实用新型的高速串行时分复用总线的令牌传递总线访问控制逻辑环示意图。说明了各模块在物理总线上建立的逻辑环。各模块按一定顺序形成一个逻辑环，每个模块在环中均有一个指定的逻辑位置，末短模块的后续模块就是首个模块，即首尾相连。每个模块均了解前一个模块和后一个模块的逻辑地址，总线上模块的物理位置与逻辑位置无关。物理总线上存在的模块可以退出逻辑环，也可以再次加入逻辑环。在本实用新型的总线系统中，MAC层主要完成以下几种功能：
(1)令牌传递算法：逻辑环按递减的模块地址次序组成，刚发完数据或令牌帧的模块将令牌传给后继模块，后继模块应立即发送数据或令牌帧，原先释放令牌的模块监听到总线上的信号，便可以确认后继模块获得了令牌。
(2)逻辑环的初始化：设备开始启动时，或由于某种原因，在运行中所有模块活动的时间超过规定的时间，都需要进行逻辑环的初始化。初始化的过程由主模块发起，其它从模块采用模块插入算法加入。
(3)模块插入算法：逻辑环上的每个模块应周期性的使新的模块有机会插入逻辑环中。当同时有几个模块要插入时，采用带有响应窗口的争用处理算法。
(4)退出环路：一个模块需能将其自身从环路中退出(主模块除外)，并将其先行模块和后继模块连接起来。
(5)恢复：环路中可能出现差错，特别是丢失令牌可以恢复，在多重令牌情况下可以进行处理。
(6)逻辑环路的维护主要由主模块完成。
图10是本实用新型的高速串行时分复用总线的同步半双工通信链路的ISO/OSI模型示意图。本实用新型总线中的同步半双工通信链路在模型中仅占用了两层：物理层和数据链路层。物理层采用LVDS，数据链路层又分为逻辑链路控制层(LLC层)和介质访问控制层(MAC层)。半双工同步通信链路的逻辑链路控制层(LLC层)采用高级数据链路控制协议(HDLC)，MAC层采用了令牌传递总线(token-passing bus)方式。
本实用新型总线可胜任少至32个用户多到1024个用户甚至更多的用户的管理配置、信令交互、异常处理及每个用户64K独立带宽的无阻塞数据交换等工作。具有在系统带宽要求大的情况下使用较少的总线即可完成对所有用户的监视和控制，并可明显提高设备的模块化程度和智能化水平的优点。

Claims (7)

1、高速串行时分复用总线，与通信系统的主模块和从模块连接；所述的主模块和从模块均包含ST-BUS总线控制器、半双工同步通信控制器；其中：主模块的ST-BUS总线控制器发起并维护ST-BUS，从模块的ST-BUS总线控制器按照所分配的时隙进行工作；所述的半双工同步通信控制器还包括介质访问控制层和逻辑链路控制层，主模块的半双工同步通信控制器发起并维护该通信链路，介质访问控制层采用令牌传递总线方式，逻辑链路控制层采用高级数据链路控制协议；其特征在于，所述的总线与所述的ST-BUS总线控制器、半双工同步通信控制器双向连接；
所述的总线包括：
帧同步信号线
Figure Y2006201625640002C1
由主模块发出；
位同步信号线Ci：由主模块发出，各从模块接收，用于同步接收数据；
下行数据线STO：由主模块发出，各从模块严格按所配置的时隙从下行数据STO上接收数据；
上行数据线STi：各从模块严格按所配置的时隙发送数据到上行数据线STi上；
半双工同步通信时钟线CLK：主模块发出，各从模块接收；
半双工同步通信数据线DATAb：各模块采用令牌传递总线方式占用信道。
2、根据权利要求1所述的高速串行时分复用总线，其特征在于，所述的ST-BUS总线控制器使用支持LVDS接口的可编程逻辑单元实现，在各模块与设备总线接口处使用支持BLVDS接口的缓冲器进行隔离和驱动。
3、根据权利要求1所述的高速串行时分复用总线，其特征在于，所述的半双工同步通信控制器由各主从模块中已嵌入串行通信控制器，并支持HDLC协议的嵌入式微处理器与支持LVDS接口的可编程逻辑单元共同实现；或者使用通用嵌入式微处理器控制专用串行通信控制器芯片结合支持LVDS接口的可编程逻辑单元FPGA共同实现，并在各模块与设备总线接口处使用支持BLVDS接口的缓冲器进行隔离和驱动。
4、根据权利要求1所述的高速串行时分复用总线，其特征在于，所述的帧同步信号线
Figure Y2006201625640003C1
的周期为125us，其脉冲宽度随速率不同而不同。
5、根据权利要求1所述的高速串行时分复用总线，其特征在于，所述的半双工同步通信时钟线CLK的速率为64Kbps～2.048Mbps。
6、根据权利要求1所述的高速串行时分复用总线，其特征在于，所述的半双工同步通信数据线DATAb的速率为64Kbps～2.048Mbps。
7、根据权利要求1所述的高速串行时分复用总线，其特征在于，所述的总线由六对线构成。
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