CN101794152B - 具有lvds串行接口的嵌入式控制器及其控制方法 - Google Patents

Abstract

具有LVDS串行接口的嵌入式控制器及其控制方法，它涉及一种嵌入式控制器及其控制方法，它解决了目前尚无适用于复杂分布式测试系统的嵌入式控制器的问题。嵌入式控制器包括嵌入式计算机、第一FPGA和LVDS串行接口单元；所述嵌入式控制器的控制方法的过程为：当接收到外部其它计算机的调度指令时，执行调度指令；当接收到外部服务器的发送指令时，通过嵌入式计算机的LAN接口接收数据，并由第一FPGA将数据进行并串转换后通过LVDS串行接口单元输出，该方法还包括定时接收过程为：定时通过LVDS串行接口单元采集各外部功能模块的监测数据，然后由第一FPGA对数据进行串并转换后发送给嵌入式计算机，最后由嵌入式计算机通过LAN接口将数据上传。本发明适用于复杂分布式测试系统。

Description

具有LVDS串行接口的嵌入式控制器及其控制方法

技术领域

本发明涉及一种嵌入式控制器及其控制方法。

背景技术

小卫星分布式测试系统中，对数据采集、数据通讯、I/O等各类功能模块的控制和监测、测试数据的汇总和处理，需要一种适用于复杂分布式测试系统中的主控制器模块的硬件和测试软件的设计方案，而目前市面上的嵌入式控制器不能满足上述设计方案。目前市面上的嵌入式控制器只包含标准的计算机接口串口RS-232、并口、USB、PS/2、LAN和VGA等接口，复杂分布式测试系统中所需要的控制器一般会应用CAN总线、LVDS、RS-422、RS-485等其中的一种或多种工业标准串行通讯总线。另一方面，现有的嵌入式控制器一般采取串行指令执行方式，实时性无法得到有效保证。

发明内容

本发明的目的是解决目前尚无适用于复杂分布式测试系统的嵌入式控制器的问题，提供了一种具有LVDS串行接口的嵌入式控制器及其控制方法。

具有LVDS串行接口的嵌入式控制器，它包括嵌入式计算机、第一FPGA和LVDS串行接口单元，所述嵌入式计算机的并行数据通信端连接第一FPGA的并行数据通信端，嵌入式计算机的地址信息输出端连接第一FPGA的地址信息输入端，嵌入式计算机的控制命令输出端连接第一FPGA的控制命令输入端，第一FPGA的LVDS数据通信端连接LVDS串行接口单元；所述嵌入式计算机设置有LAN接口。

上述具有LVDS串行接口的嵌入式控制器的控制方法，它的具体过程为：

随时判断嵌入式计算机是否收到来自外部其它计算机的调度指令，并当接收到所述调度指令时，执行该调度指令；

随时判断是否接收到来自外部服务器的发送指令，并当接收到所述发送指令时，通过嵌入式计算机上的LAN接口接收来自外部服务器的数据，嵌入式计算机将所述数据发送至第一FPGA进行并串转换，第一FPGA将并串转换后的数据通过LVDS串行接口单元输出给所述发送指令中指定的外部功能模块；

所述嵌入式控制器的控制方法，它还包括定时接收过程，所述定时接收过程具体为：定时通过LVDS串行接口单元采集各外部功能模块的监测数据，然后由LVDS串行接口单元将所述监测数据发送至第一FPGA进行串并转换，第一FPGA将串并转换后的监测数据发送给嵌入式计算机，嵌入式计算机将接收到的数据通过LAN接口上传至外部服务器。

本发明的积极效果：

本发明的嵌入式控制器具有并行高速数据处理能力和大数据量的存储和处理能力，适用于复杂分布式测试系统，能够满足多通道、大数据量高速分布式测试系统的要求。

附图说明

图1为实施方式一的结构示意图；图2实施方式二的结构示意图；图3为实施方式三的结构示意图。

具体实施方式

具体实施方式一：本实施方式的具有LVDS串行接口的嵌入式控制器，它包括嵌入式计算机1、第一FPGA2和LVDS串行接口单元4，所述嵌入式计算机1的并行数据通信端连接第一FPGA2的并行数据通信端，嵌入式计算机1的地址信息输出端连接第一FPGA2的地址信息输入端，嵌入式计算机1的控制命令输出端连接第一FPGA2的控制命令输入端，第一FPGA2的LVDS数据通信端连接LVDS串行接口单元4；所述嵌入式计算机1设置有LAN接口。其中，LVDS为Low-Voltage Differential Signal的缩写。

所述LVDS串行接口单元4，用于连接外部功能模块，所述外部功能模块包括总线监测模块、4个扫描A/D模块、PCM监测模块、计数器模块、信号发生器模块；嵌入式计算机1的LAN接口，用于连接外部服务器，实现嵌入式控制器与外部服务器的数据交换以及接收来自外部服务器的控制命令。

其中，第一FPGA2的功能还包括：通过PCI总线与嵌入式计算机1进行数据交换；控制LVDS串行接口单元4发送数据或控制命令以及控制LVDS串行接口单元4接收数据；

所述嵌入式计算机1采用PC/104嵌入式计算机，应用Windows 2000系统，采用CF卡存储数据，且嵌入式计算机1还可连接和扩展其他调试接口，如VGA、USB等。

所述LVDS串行接口单元4采用DS90LV047芯片和DS90LV048芯片实现LVDS数据的传输，其中，DS90LV047芯片为LVDS发送芯片，DS90LV048芯片为LVDS接收芯片。

本发明使用标准的基于PC/104(PCI总线)的嵌入式计算机模块，利用FPGA对LVDS串行接口进行控制，并可通过PCI总线与嵌入式计算机模块进行数据交互，从而使嵌入式控制器具有并行高速数据处理能力和大数据量的存储和处理能力。本发明可用于复杂分布式测试系统中，用于满足多通道、大数据量高速分布式测试系统的要求。

具体实施方式二：与实施方式一不同的是，本实施方式还包括第二FPGA3和CAN接口单元5，所述第二FPGA3的CAN总线通信端连接CAN接口单元5的总线通信端，第二FPGA3的CAN数据通信端连接第一FPGA2的CAN数据通信端，第二FPGA3的控制信号输入端连接第一FPGA2的控制信号输出端。

所述第二FPGA3，用于接收来自外部CAN总线的系统校时数据，并将接收到的系统校时数据发送给第一FPGA2，和来自外部功能模块的数据一起打包发送给嵌入式计算机1。

具体实施方式三：与实施方式二不同的是，本实施方式中的CAN接口单元5由CAN接口芯片51、隔离芯片52、CAN控制器53和隔离电源54组成，所述CAN控制器53通过隔离芯片52与CAN接口芯片51连接，隔离电源54用于向CAN接口芯片51和隔离芯片52隔离提供工作电源。

具体实施方式四：本实施方式是实施方式一的具有LVDS串行接口的嵌入式控制器的控制方法，它的具体过程为：

随时判断嵌入式计算机1是否收到来自外部其它计算机的调度指令，并当接收到所述调度指令时，执行该调度指令；

随时判断是否接收到来自外部服务器的发送指令，并当接收到所述发送指令时，通过嵌入式计算机1上的LAN接口接收来自外部服务器的数据，嵌入式计算机1将所述数据发送至第一FPGA2进行并串转换，第一FPGA2将并串转换后的数据通过LVDS串行接口单元4输出给所述发送指令中指定的外部功能模块；

所述嵌入式控制器的控制方法，它还包括定时接收过程，所述定时接收过程具体为：定时通过LVDS串行接口单元4采集各外部功能模块的监测数据，然后由LVDS串行接口单元4将所述监测数据发送至第一FPGA2进行串并转换，第一FPGA2将串并转换后的监测数据发送给嵌入式计算机1，嵌入式计算机1将接收到的数据通过LAN接口上传至外部服务器。

具体实施方式五：本实施方式是对实施方式四的进一步说明，所述由LVDS串行接口单元4将所述监测数据发送至第一FPGA2进行串并转换，第一FPGA2将串并转换后的监测数据发送给嵌入式计算机1的具体过程为：

判断第一FPGA2的当前状态是否为空闲状态：若是，则进入数据接收状态；否则延时，等待第一FPGA2状态转为空闲时再进入数据接收状态；

在所述数据接收状态，第一FPGA2串行接收来自LVDS串行接口单元4的监测数据，并对所述监测数据进行串并转换，然后将串并转换后的监测数据发送给嵌入式计算机1。

具体实施方式六：本实施方式是对实施方式五的进一步说明，所述第一FPGA2串行接收来自LVDS串行接口单元4的监测数据的具体过程为：

步骤A31、第一FPGA2开始按字节接收来自LVDS串行接口单元4的监测数据，并在接收完首字节数据时，判断该首字节数据是否是帧头，若是，则执行步骤A32，否则，结束此次数据接收；

步骤A32、接收监测数据中的主站地址数据，并判断主站地址数据是否正确：若是，则执行步骤A33；否则，结束此次数据接收；

步骤A33、依次接收监测数据中的帧长数据、命令码数据、参数数据和帧尾数据，然后根据帧长数据判断帧尾数据是否正确，若是，结束此次数据接收，否则，第一FPGA2通过LVDS串行接口单元4给数据发送方发送“重新发送数据”的命令，并保持数据接收状态。

具体实施方式七：本实施方式是对实施方式四的进一步说明，所述嵌入式计算机1将所述数据发送至第一FPGA2进行并串转换，第一FPGA2将并串转换后的数据通过LVDS串行接口单元4输出给所述发送指令中指定的外部功能模块的具体过程为：

判断第一FPGA2的当前状态是否为空闲状态：若是，则进入数据发送状态；否则延时，等待第一FPGA2状态转为空闲时再进入数据发送状态；

在所述数据发送状态，第一FPGA2采用并行方式接收来自嵌入式计算机1的数据，然后根据发送指令，依次将帧头数据、从站地址数据、帧长数据、命令码数据、参数数据和帧尾数据串行发送给通过LVDS串行接口单元4输出给所述发送指令中指定的外部功能模块。

具体实施方式八：本实施方式是对实施方式四的进一步限定，本实施方式的具有LVDS串行接口的嵌入式控制器还包括第二FPGA3和CAN接口单元5，所述第二FPGA3的CAN总线通信端连接CAN接口单元5的总线通信端，第二FPGA3的CAN数据通信端连接第一FPGA2的CAN数据通信端，第二FPGA3的控制信号输入端连接第一FPGA2的控制信号输出端；

所述具有LVDS串行接口的嵌入式控制器的控制方法，它的具体过程为：

首先完成CAN接口单元5的初始化设置，然后随时判断嵌入式计算机1是否收到来自外部其它计算机的调度指令，并当接收到所述调度指令时，执行该调度指令；同时，随时判断是否接收到来自外部服务器的发送指令，并当接收到所述发送指令时，通过嵌入式计算机1上的LAN接口接收来自外部服务器的数据，嵌入式计算机1将所述数据发送至第一FPGA2进行并串转换，并将并串转换后的数据通过LVDS串行接口单元4输出给所述发送指令中指定的外部功能模块；

所述控制方法，它还包括定时接收过程，所述定时接收过程具体为：定时通过LVDS串行接口单元4采集各外部功能模块的监测数据，然后将所述监测数据发送至第一FPGA2进行串并转换，同时，第一FPGA2发送控制信号给第二FPGA3，控制第二FPGA3通过CAN接口单元5接收外部CAN总线上的系统校时数据，并将串并转换后的监测数据和与之对应的系统校时数据打包发送给嵌入式计算机1，嵌入式计算机1将接收到的数据通过LAN接口上传至外部服务器。

具体实施方式九：本实施方式是对实施方式八的进一步说明，所述CAN接口单元5的初始化设置的具体过程为：首先通过设置时钟分频寄存器来完成CAN通讯的波特率设置，然后设置验收码和屏蔽码、设置总线定时寄存器、设置输出寄存器。

具体实施方式十：本实施方式是对实施方式八的进一步说明，所述控制第二FPGA3通过CAN接口单元5接收外部CAN总线上的系统校时数据的具体过程为：

当第二FPGA3接收到来自第一FPGA2的控制信号时，首先判断第二FPGA3中的接收缓存是否为空：若是，则进入CAN数据接收状态；否则延时，待第二FPGA3中的接收缓存为空时再进入CAN数据接收状态；

在所述CAN数据接收状态，CAN接口单元5开始接收系统校时数据，并将接收到的系统校时数据发送至第二FPGA3的接收缓存中。

Claims (2)

1.具有LVDS串行接口的嵌入式控制器的控制方法；所述具有LVDS串行接口的嵌入式控制器包括嵌入式计算机(1)、第一FPGA(2)和LVDS串行接口单元(4)，所述嵌入式计算机(1)的并行数据通信端连接第一FPGA(2)的并行数据通信端，嵌入式计算机(1)的地址信息输出端连接第一FPGA(2)的地址信息输入端，嵌入式计算机(1)的控制命令输出端连接第一FPGA(2)的控制命令输入端，第一FPGA(2)的LVDS数据通信端连接LVDS串行接口单元(4)；所述嵌入式计算机(1)设置有LAN接口；

所述具有LVDS串行接口的嵌入式控制器的控制方法的具体过程为：

随时判断嵌入式计算机(1)是否收到来自外部其它计算机的调度指令，并当接收到所述调度指令时，执行该调度指令；

随时判断是否接收到来自外部服务器的发送指令，并当接收到所述发送指令时，通过嵌入式计算机(1)上的LAN接口接收来自外部服务器的数据，嵌入式计算机(1)将所述数据发送至第一FPGA(2)进行并串转换，第一FPGA(2)将并串转换后的数据通过LVDS串行接口单元(4)输出给所述发送指令中指定的外部功能模块；

所述嵌入式控制器的控制方法，它还包括定时接收过程，所述定时接收过程具体为：定时通过LVDS串行接口单元(4)采集各外部功能模块的监测数据，然后由LVDS 串行接口单元(4)将所述监测数据发送至第一FPGA(2)进行串并转换，第一FPGA(2)将串并转换后的监测数据发送给嵌入式计算机(1)，嵌入式计算机(1)将接收到的数据通过LAN接口上传至外部服务器；

所述由LVDS串行接口单元(4)将所述监测数据发送至第一FPGA(2)进行串并转换，第一FPGA(2)将串并转换后的监测数据发送给嵌入式计算机(1)的具体过程为：

判断第一FPGA(2)的当前状态是否为空闲状态：若是，则进入数据接收状态；否则延时，等待第一FPGA(2)状态转为空闲时再进入数据接收状态；

在所述数据接收状态，第一FPGA(2)串行接收来自LVDS串行接口单元(4)的监测数据，并对所述监测数据进行串并转换，然后将串并转换后的监测数据发送给嵌入式计算机(1)；

其特征在于所述第一FPGA(2)串行接收来自LVDS串行接口单元(4)的监测数据的具体过程为：

步骤A31、第一FPGA(2)开始按字节接收来自LVDS串行接口单元(4)的监测数据，并在接收完首字节数据时，判断该首字节数据是否是帧头，若是，则执行步骤A32，否则，结束此次数据接收；

步骤A32、接收监测数据中的主站地址数据，并判断主站地址数据是否正确：若是，则执行步骤A33；否则，结束此次数据接收；

步骤A33、依次接收监测数据中的帧长数据、命令码数据、参数数据和帧尾数据，然后根据帧长数据判断帧尾数据是否正确，若是，结束此次数据接收，否则，第一FPGA(2)通过LVDS串行接口单元(4)给数据发送方发送“重新发送数据”的命令，并保持数据接收状态。

2.具有LVDS串行接口的嵌入式控制器的控制方法；所述具有LVDS串行接口的嵌入式控制器包括嵌入式计算机(1)、第一FPGA(2)和LVDS串行接口单元(4)，所述嵌入式计算机(1)的并行数据通信端连接第一FPGA(2)的并行数据通信端，嵌入式计算机(1)的地址信息输出端连接第一FPGA(2)的地址信息输入端，嵌入式计算机(1)的控制命令输出端连接第一FPGA(2)的控制命令输入端，第一FPGA(2)的LVDS数据通信端连接LVDS串行接口单元(4)；所述嵌入式计算机(1)设置有LAN接口；

所述具有LVDS串行接口的嵌入式控制器的控制方法的具体过程为：

随时判断嵌入式计算机(1)是否收到来自外部其它计算机的调度指令，并当接收到所述调度指令时，执行该调度指令；

随时判断是否接收到来自外部服务器的发送指令，并当接收到所述发送指令时，通过嵌入式计算机(1)上的LAN接口接收来自外部服务器的数据，嵌入式计算机(1)将所述数据发送至第一FPGA(2)进行并串转换，第一FPGA(2)将并串转换后的数据通过LVDS串行接口单元(4)输出给所述发送指令中指定的外部功能模块；

所述嵌入式控制器的控制方法，它还包括定时接收过程，所述定时接收过程具体为：定时通过LVDS串行接口单元(4)采集各外部功能模块的监测数据，然后由LVDS串行接口单元(4)将所述监测数据发送至第一FPGA(2)进行串并转换；

所述具有LVDS串行接口的嵌入式控制器还包括第二FPGA(3)和CAN接口单元(5)，所述第二FPGA(3)的CAN总线通信端连接CAN接口单元(5)的总线通信端，第二FPGA(3)的CAN数据通信端连接第一FPGA(2)的CAN数据通信端，第二FPGA(3)的控制信号输入端连接第一FPGA(2)的控制信号输出端；

所述具有LVDS串行接口的嵌入式控制器的控制方法，它的具体过程为：

首先完成CAN接口单元(5)的初始化设置，然后随时判断嵌入式计算机(1)是否收到来自外部其它计算机的调度指令，并当接收到所述调度指令时，执行该调度指令；同时，随时判断是否接收到来自外部服务器的发送指令，并当接收到所述发送指令时，通过嵌入式计算机(1)上的LAN接口接收来自外部服务器的数据，嵌入式计算机(1)将所述数据发送至第一FPGA(2)进行并串转换，并将并串转换后的数据通过LVDS串行接口单元(4)输出给所述发送指令中指定的外部功能模块；

所述控制方法，它还包括定时接收过程，所述定时接收过程具体为：定时通过LVDS串行接口单元(4)采集各外部功能模块的监测数据，然后将所述监测数据发送至第一FPGA(2)进行串并转换，同时，第一FPGA(2)发送控制信号给第二FPGA(3)，控制第二FPGA(3)通过CAN接口单元(5)接收外部CAN总线上的系统校时数据，并将串并转换后的监测数据和与之对应的系统校时数据打包发送给嵌入式计算机(1)，嵌入式计算机(1)将接收到的数据通过LAN接口上传至外部服务器；

其特征在于所述具有LVDS串行接口的嵌入式控制器的控制方法控制第二FPGA(3)通过CAN接口单元(5)接收外部CAN总线上的系统校时数据的具体过程为：

当第二FPGA(3)接收到来自第一FPGA(2)的控制信号时，首先判断第二FPGA(3)中的接收缓存是否为空：若是，则进入CAN数据接收状态；否则延时，待第二FPGA(3)中的接收缓存为空时再进入CAN数据接收状态；

在所述CAN数据接收状态，CAN接口单元(5)开始接收系统校时数据，并将接收到的系统校时数据发送至第二FPGA(3)的接收缓存中。

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