CN102801744A - 一种通信总线协议及包括该协议的系统 - Google Patents
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Abstract
本发明涉及通信电子领域，尤其涉及一种通信总线协议及包括该协议的系统；其中，公开了一种通信总线协议及包括该协议的系统，通过利用EPON设备的主控盘的CPU上空闲IO和主控盘的FPGA设置一条管理通道及定义该管理通道的通信总线协议，从而解决了主控盘上CPU的总线接口资源有限时，无法给出其他的总线接口资源用作管理通道的问题，进而实现主控盘对业务盘有效的监督和管理。
Description
技术领域
本发明涉及通信电子领域，尤其涉及一种通信总线协议及包括该协议的系统。
背景技术
目前，在以太网无源光网络（Ethernet Passive Optical Network，简称EPON）设备中，主控盘需要对其附属的各个业务盘进行通信，同时还需要对所有的业务盘上的状态进行监督和管理，这样就需要通过从主控盘的CPU上设置一条管理通道，以分别连接各个业务盘上，实现相应的管理功能。但是，当主控盘上CPU的总线接口资源有限时，就无法给出其他的总线接口资源用作管理通道，从而影响主控盘对业务盘的监督和管理。
发明内容
为解决上述问题，现提供一种旨在解决由于主控盘CPU总线接口资源有限，从而造成无法设置管理通道以实现主控盘对业务盘的监督和管理的技术方案：
一种通信总线协议，应用于EPON的主设备CPU无法给出总线接口资源时，利用该CPU上空闲IO接口，进行所述主设备与其从设备进行通信，其中，所述主设备通过通信总线与所述从设备进行通信；
在一个通信周期内进行数据有效信号的传输；
在一个时钟周期内进行通信时钟信号的传输；
在一个主周期内进行数据有效信号的传输；
所述主周期是从所述通信周期开始后的一个所述时钟周期开始后开始进行所述数据有效信号的传输，并且在所述通信周期停止前的一个所述时钟周期停止前停止；
其中，所述数据有效信号是串行单线传输，且预先定义每个主周期内传输的每个比特或字节的状态及每种状态的含义。
优选的，所述通信总线包括数据有效信号线、通信时钟信号线和双向数据信号线，以分别依次用于传输所述数据有效信号、所述通信时钟信号和所述数据有效信号。
优选的，在通信开始时，所述数据有效信号由高电平拉低，以开始一次通信动作，并在该次通信动作过程中，始终保持低电平，并在该次通信完成时，恢复至高电平。
优选的，所述通信时钟信号在所述数据有效信号由高电平拉低后的一个时钟后开始，并在所述数据有效信号恢复至高电平的前一个时钟周期停止。
优选的，在一次通信过程中的主周期内，于所述通信时钟信号的每一个时钟周期内发送一个比特位的数据。
优选的，所述双向数据信号包括设备地址数据位、读写命令位、寄存器地址数据位、响应位、读/写数据位、数据效验位和通信完成应答位。
所述设备地址数据位通过FPGA或CPLD设备的空闲管脚配置，以作为通信时的设备地址；
所述读写命令位为所述主设备进行读或写动作的数据，且所述从设备通过所述读写命令位的数据来解析主设备是写操作还是读操作；
所述寄存器地址数据位，提供多个寄存器地址的寻址，且该多个寄存器均可在FPGA或者CPLD中用以存储相关的设备和数据信息；
所述响应位为所述从设备对所述主设备进行读操作时接受送达数据的响应；
所述读/写数据位是双向的，当主设备进行读操作时，主设备将管脚设置为特定状态，以等待选定地址的从设备将读数据的发送，当从设备将相应的所述读数据发送至主控盘时，主设备将管脚状态进行转换；当主设备进行写操作时，所述读/写数据位的数据就是主设备发送给从设备的数据；
所述数据效验位的数据为所述读/写数据位的校验数据；且当主设备进行读操作时，所述数据效验位的数据为从发送，进行写操作时，所述数据效验位的数据为主设备发送；
在整个数据通信完成后，当为读操作时，主设备发送通信完成应答位数据至从设备，以告知从设备该主设备已经接受完其发送的数据；当为写操作时，从设备发送通信完成应答位数据，以告知主设备该从设备已经接受到其发送的全部数据。
优选的，所述设备地址数据位是通过该设备的CPLD或FPGA的选定IO管脚上下电设置，且上电过程中，写入设备的地址寄存器作为通信过程中的设备地址寻址。
本发明还公开了一种通信总线协议系统，利用EPON设备的主控盘的CPU上空闲IO和主控盘的FPGA设置一条管理通道，采用如上述任意一项所述的通信总线协议，通过通信总线，与该主控盘的附属业务盘的CPLD、FPGA或CPU进行通信。
上述技术方案，通过利用EPON设备的主控盘的CPU上空闲IO和主控盘的FPGA设置一条管理通道及定义该管理通道的通信总线协议，从而解决了主控盘上CPU的总线接口资源有限时，无法给出其他的总线接口资源用作管理通道的问题，进而实现主控盘对业务盘有效的监督和管理。
附图说明
通过阅读参照如下附图对非限制性实施例所作的详细描述，本发明的其它特征，目的和优点将会变得更明显。
图1为本发明实施例中通信总线操作的时序图。
具体实施方式
为了使本发明实现的技术手段、创造特征、达成目的和功效易于明白了解，下结合具体图示，进一步阐述本发明的实施例。
本发明一种通信总线协议，应用于EPON设备的主控盘与其附属业务盘进行通信，如FP6508设备上注会与EPON业务卡的FPGA或CPLD之间的通信，其中，该通信协议的接口定义为：
进行数据通信的通信总线包括数据有效信号线、通信时钟信号线和双向数据信号线，相应的，通信总线协议包括数据有效信号、通信时钟信号和双向数据信号线。
图1为本发明实施例中通信总线操作的时序图，如图1所示，在一个通信周期内T1进行数据有效信号的传输；在一个时钟周期T内进行通信时钟信号的传输；在一个主周期T2内进行数据有效信号的传输；上述的主周期T2是从通信周期T1开始后的一个时钟周期T开始后开始进行数据有效信号的传输，并且在通信周期T1停止前的一个时钟周期T停止前停止。
数据有效信号是整个一次通信动作的开始，当在通信开始时，数据有效信号在通信周期T2内由高电平拉低，表示一次通信动作开始，并在通信动作过程中，通信周期T2内始终保持低电平，并在该次通信完成，即通信周期T2结束时，恢复至高电平；通信时钟信号是作为整个通信过程的一个时钟信号，在上述的数据有效信号在通信周期T2内由高电平拉低后的一个时钟周期T后开始，并在数据有效信号恢复至高电平的前一个时钟周期T停止，构成主周期T1；双向数据信号是串行单线传输，在主周期T1内进行通信传输，于通信时钟信号的每一个时钟周期T内发送一个bit位数据；当主控盘进行读操作时，读取地址寄存器的值的时候，双向数据信号为高阻态，而在主控盘进行写操作时，双向数据信号则为正的IO输出。
进一步的，双向数据信号数据长度为3-8byte，且包括设备地址数据位、读写命令位、寄存器地址数据位、响应位、读/写数据位、数据效验位和通信完成应答位。
优选的，如图1所示，在主周期T2内双向数据信号的数据长度设置为8byte，即64个bit时，该双向数据信号的数据结构为16bit的设备地址数据位、2bit读写命令位、8bit寄存器地址数据位、2bit的响应位、32bit读/写数据位、2bit的数据效验位和2bit的通信完成应答位。
具体的，上述的设备地址数据位是通过该设备的CPLD或FPGA的选定IO管脚上下电设置，且在上电过程中，写入设备的地址寄存器作为通信过程中的设备地址寻址，且由16个bit数据组成的该设备地址数据位通过FPGA或CPLD设备的空闲管脚配置，以作为通信时的设备地址；而由2个bit数据组成的读写命令位，当主控盘进行读操作时，该读写命令位的数据为01，当主控盘对附属业务盘进行写操作时，该读写命令位的数据为10，且附属业务盘同时通过该读写命令位的数据来解析主控盘是写操作还是读操作；由8个bit数据组成的寄存器地址数据位，能够提供128个寄存器地址的寻址，且该128个寄存器均可在FPGA或者CPLD中用以存储相关的设备和数据信息；由2个bit数据组成的响应位，当主控盘进行读操作时，附属业务盘则发送响应位数据为10，以表明接收到前面送达的数据；由32个bit数据组成的读/写数据位是双向的，当进行读操作时，主控盘将管脚设置为高阻态，等待选定地址的附属业务盘将数据发送给主控盘，附属业务盘则通过数据线将主控盘要读取的附属业务盘的寄存器的数据值发送至主控盘，而当进行写操作时，该32bit的读/写数据位数据就是主控盘发送给附属业务盘的数据32bit的数据位；由2个bit数据组成的数据效验位的数据分别为读/写数据位的高16bit和低16bit的数据异或的结果，且在进行读操作时，该数据效验位的数据为附属业务盘发送，而进行写操作时，该数据效验位的数据由主控盘发送；由2个bit数据组成的通信完成应答位，在整个数据通信完成后，当为读操作时，主控盘发送通信完成应答位数据11至附属业务盘，以告知附属业务盘该主控盘已经接受完其发送的数据，当为写操作时，附属业务盘发送通信完成应答位数据10，以告知主控盘该附属业务盘已经接受到其发送的全部数据。
综上所述，上述实施例的一种通信总线协议，通过利用EPON设备的主控盘的CPU上空闲IO和主控盘的FPGA设置一条管理通道及定义该管理通道的通信总线协议，从而解决了主控盘上CPU的总线接口资源有限时，无法给出其他的总线接口资源用作管理通道的问题，进而实现主控盘对业务盘有效的监督和管理。
除了上述通信总线协议，本发明实施例还提供了一种通信总线协议系统，利用EPON设备的主控盘的CPU上空闲IO和主控盘的FPGA设置一条管理通道，采用上述通信总线协议，通过通信总线，与该主控盘的附属业务盘的CPLD、FPGA或CPU进行通信，且该通信总线包括数据有效信号线、通信时钟信号线和双向数据信号线，其余结构请参考现有技术，在此不予赘述。
以上对本发明的具体实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，其中未尽详细描述的设备和结构应该理解为用本领域中的普通方式予以实施；本领域技术人员可以在权利要求的范围内做出各种变形或修改，这并不影响本发明的实质内容。
Claims (8)
1.一种通信总线协议，应用于EPON的主设备CPU无法给出总线接口资源时，利用该CPU上空闲IO接口，进行所述主设备与其从设备进行通信，其特征在于，所述主设备通过通信总线与所述从设备进行通信；
在一个通信周期内进行数据有效信号的传输；
在一个时钟周期内进行通信时钟信号的传输；
在一个主周期内进行数据有效信号的传输；
所述主周期是从所述通信周期开始后的一个所述时钟周期开始后开始进行所述数据有效信号的传输，并且在所述通信周期停止前的一个所述时钟周期停止前停止；
其中，所述数据有效信号是串行单线传输，且预先定义每个主周期内传输的每个比特或字节的状态及每种状态的含义。
2.根据权利要求1所述的通信总线协议，其特征在于，所述通信总线包括数据有效信号线、通信时钟信号线和双向数据信号线，以分别依次用于传输所述数据有效信号、所述通信时钟信号和所述数据有效信号。
3.根据权利要求1所述的通信总线协议，其特征在于，在通信开始时，所述数据有效信号由高电平拉低，以开始一次通信动作，并在该次通信动作过程中，始终保持低电平，并在该次通信完成时，恢复至高电平。
4.根据权利要求1所述的通信总线协议，其特征在于，所述通信时钟信号在所述数据有效信号由高电平拉低后的一个时钟后开始，并在所述数据有效信号恢复至高电平的前一个时钟周期停止。
5.根据权利要求1所述的通信总线协议，其特征在于，在一次通信过程中的主周期内，于所述通信时钟信号的每一个时钟周期内发送一个比特位的数据。
6.根据权利要求1-5中任意一项所述的通信总线协议，其特征在于，所述双向数据信号包括设备地址数据位、读写命令位、寄存器地址数据位、响应位、读/写数据位、数据效验位和通信完成应答位；
所述设备地址数据位通过FPGA或CPLD设备的空闲管脚配置，以作为通信时的设备地址；
所述读写命令位为所述主设备进行读或写动作的数据，且所述从设备通过所述读写命令位的数据来解析主设备是写操作还是读操作；
所述寄存器地址数据位，提供多个寄存器地址的寻址，且该多个寄存器均可在FPGA或者CPLD中用以存储相关的设备和数据信息；
所述响应位为所述从设备对所述主设备进行读操作时接受送达数据的响应；
所述读/写数据位是双向的，当主设备进行读操作时，主设备将管脚设置为特定状态，以等待选定地址的从设备将读数据的发送，当从设备将相应的所述读数据发送至主控盘时，主设备将管脚状态进行转换；当主设备进行写操作时，所述读/写数据位的数据就是主设备发送给从设备的数据；
所述数据效验位的数据为所述读/写数据位的校验数据；且当主设备进行读操作时，所述数据效验位的数据为从发送，进行写操作时，所述数据效验位的数据为主设备发送；
在整个数据通信完成后，当为读操作时，主设备发送通信完成应答位数据至从设备，以告知从设备该主设备已经接受完其发送的数据；当为写操作时，从设备发送通信完成应答位数据，以告知主设备该从设备已经接受到其发送的全部数据。
7.根据权利要求6所述的通信总线协议，其特征在于，所述设备地址数据位是通过该设备的CPLD或FPGA的选定IO管脚上下电设置，且上电过程中，写入设备的地址寄存器作为通信过程中的设备地址寻址。
8.一种通信总线协议系统，其特征在于，利用EPON设备的主控盘的CPU上空闲IO和主控盘的FPGA设置一条管理通道，采用如权利要求1-7中任意一项所述的通信总线协议，通过通信总线，与该主控盘的附属业务盘的CPLD、FPGA或CPU进行通信。
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Legal Events
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| C14 | Grant of patent or utility model | ||
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Effective date of registration: 20180313 Granted publication date: 20151125 |
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Date of cancellation: 20210313 Granted publication date: 20151125 |
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| PP01 | Preservation of patent right | ||
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Effective date of registration: 20210313 Granted publication date: 20151125 |