CN105117319A - 基于fpga实现对多路mdio设备实时监控的方法 - Google Patents

Abstract

本发明公开了一种基于FPGA实现对多路MDIO设备实时监控的方法，包括以下步骤：CPU与FPGA以总线方式连接，并将每个MDIO设备的时钟和数据线与不同的FPGA？I/O口连接；FPGA内部具备MDIO主机模式读写操作功能的多个MDIO逻辑模块分别与多个MDIO设备的时钟、数据线连接；CPU访问需要操作的MDIO设备所对应的FPGA内部MDIO逻辑模块，并配置与MDIO设备对应的操作参数，通过控制MDIO逻辑模块工作，完成对MDIO设备的读、写操作，并产生中断标志，再根据CPU软件获得中断标志情况，判断读或写操作是否完成。本发明实现同时操作多个MDIO设备，提高了数据实时性系统的稳定性；减少了CPU软件参与的频率，提高了其使用效率；并且对于不同厂家的MDIO设备可以采用通用驱动程序，减小了维护成本。

Description

基于FPGA实现对多路MDIO设备实时监控的方法

技术领域

本发明涉及传输设备实时监控，具体涉及基于FPGA实现对多路MDIO设备实时监控的方法。

背景技术

管理数据输入输出(MDIO)是一种简单的双线串行接口，将管理器件(如MAC控制器、微处理器)与具备管理功能的收发器(如多端口吉比特以太网收发器或10GbEXAUI收发器)相连接，从而控制收发器并从收发器收集状态信息。可收集的状态信息包括链接状态、传输速度与选择、断电、低功率休眠状态、TX/RX模式选择、自动协商控制、环回模式控制等。

对于G比特以太网而言，串行通信总线称为MDIO，该总线由IEEE通过以太网标准IEEE802.3的若干条款加以定义，除了拥有IEEE要求的功能之外，收发器厂商还可添加更多的信息收集功能，在通信设备中，MDIO器件的应用极为广泛，各种光传输模块、PHY芯片、交换芯片都使用MDIO总线实现配置的下载和性能数据的上报。

MDIO总线包含MDC和MDIO2个管脚；MDC是管理数据的时钟输入，最高速率可达25MHz；MDIO是管理数据的输入输出双向接口，数据与MDC时钟同步。MDIO的工作流程为：

MDIO接口在没有传输数据的空闲状态(IDLE)时，数据线MDIO处于高阻态；MDIO接口出现一个2bit的开始标识码(01)一个读/写操作开始；MDIO接口出现一个2bit数据来标识是读操作(10)还是写操作(01)；MDIO接口出现一个5bit数据标识PHY的地址；MDIO接口出现一个5bitPHY寄存器地址；MDIO需要2个时钟的访问时间；MDIO串行读出/写入16bit的寄存器数据，然后MDIO恢复成IDLE状态，同时MDIO进入高阻状态。

由于CPU的I/O口资源有限，目前多路MDIO设备监控通常采用通过FPGA扩展I/O口，然后软件模拟MDIO时序的方法来实现。但随着通信技术的发展，传输速率越来越快，传输设备复杂性提高，越来越多的MDIO设备被实际应用，而且各个厂家的MDIO设备的时序特性和操作方法也不尽相同，这就造成了以下一些问题：

(1)软件需要分时处理多个MDIO监控任务，而使得数据采集的实时性降低。

(2)由于各个厂家的MDIO设备的时钟周期和操作方法区别较大，造成软件很难编写统一的驱动程序。

(3)处理过多的MDIO监控任务占用了大量的CPU资源，大大降低了CPU的使用效率。

发明内容

本发明所要解决的技术问题是对多路MDIO设备实时监控时数据采集实时性降低、监控软件编写统一驱动程序困难和CPU的使用效率大大降低的问题。

为了解决上述技术问题，本发明所采用的技术方案是提供一种基于FPGA实现对多路MDIO设备实时监控的方法，包括以下步骤：

步骤A100、CPU与FPGA以总线方式连接，并将每个MDIO设备的时钟和数据线与不同的FPGAI/O口连接；

步骤A200、FPGA内部具备MDIO主机模式读、写操作功能的多个MDIO逻辑模块分别与多个MDIO设备的时钟、数据线连接；

步骤A300、CPU软件访问需要操作的MDIO设备所对应的FPGA内部MDIO逻辑模块，并对其配置与需要操作的MDIO设备对应的操作参数，通过控制MDIO逻辑模块工作，完成对MDIO设备的读、写操作，并产生中断标志，再根据CPU软件获得中断标志情况，判断读或写操作是否完成。

在上述方法中，在步骤A300中，完成对MDIO设备的写操作具体包括以下步骤：

步骤A311、访问需要操作的MDIO设备所对应的MDIO逻辑模块；

步骤A312、配置所述MDIO逻辑模块相关寄存器；

步骤A313、配置操作方式为写方式并使能MDIO逻辑模块；

步骤A314、FPGA向需要操作的MDIO设备发送起始信号、器件地址和读、写类型信息；

步骤A315、FPGA得到相应MDIO逻辑模块输出的应答信号，并将MDIO逻辑模块缓存数据发送给MDIO设备；

步骤A316、在数据发送过程中，实时监测总线实际电平是否与预期一致，如果一致，执行步骤A317；否则上报错误报告并向CPU发送结束信号，停止操作；

步骤A317、当数据最后一个比特发送结束后，产生中断标志信号并通知CPU；

步骤A318、CPU软件获取中断标志，如果成功获取中断标志，则执行步骤A320；如果没有获取到中断标志，则执行步骤A319；

步骤A319、继续进行写操作的下一步操作，然后执行步骤A317；

步骤A320、进入中断服务程序，清除中断，操作完成。

在上述方法中，在步骤A300中，完成对MDIO设备的读操作具体包括以下步骤：

步骤A321、访问需要操作的MDIO设备所对应的MDIO逻辑模块；

步骤A322、配置所述MDIO逻辑模块相关寄存器；

步骤A323、配置操作方式为读方式并使能MDIO逻辑模块；

步骤A324、FPGA向需要操作的MDIO设备发送起始信号、地址和读、写类型信息；

步骤A325、FPGA得到需要操作的MDIO设备应答信号，并判断所述应答信号是否为有效的低电平，如果是则执行步骤A326；否则，上报错误报告并向CPU发送结束信号，停止读操作；

步骤A326、FPGA接收需要操作的MDIO设备中数据，并在数据接收完成后产生中断信号通知CPU；

步骤A327、CPU软件获取中断标志，如果成功获取中断标志，则执行步骤A329；如果没有获取到中断标志，则执行步骤A328；

步骤A328、继续进行读操作的下一步操作，然后执行步骤A326；

步骤A329、CPU软件从FPGA中读取数据；

步骤A330、并进入中断服务程序，清除中断，操作完成。

在上述方法中，

在步骤A312中，配置所述MDIO逻辑模块相关寄存器包括配置选择时钟频率、器件地址、配置操作数据。

在上述方法中，

在步骤A322中，配置所述MDIO逻辑模块相关寄存器包括配置选择时钟频率和器件地址。

在上述方法中，步骤A300中CPU软件获得中断标志的方式为中断或查询。

本发明采用将CPU与FPGA以总线方式连接，并将每个MDIO设备的时钟和数据线与不同的FPGAI/O口连接，实现同时操作多个MDIO设备，从而大大提高了数据的实时性和系统性能；其次，通过引入FPGA内具备MDIO主机模式读写操作功能的MDIO逻辑模块，提高了系统的稳定性，减少了CPU软件参与的频率，提高了CPU的使用效率；同时对于不同厂家的MDIO器件可以采用通用的驱动程序，减小了维护成本。

附图说明

图1为本发明提供的基于FPGA实现对多路MDIO设备实时监控的方法的流程图；

图2为本发明提供的基于FPGA实现对多路MDIO设备实时监控的方法系统结构框图；

图3中为本发明中完成对MDIO设备的写操作的流程图；

图4中为本发明中完成对MDIO设备的读操作的流程图。

具体实施方式

下面结合说明书附图和具体实施例对本发明做出详细的说明。

如图1所示，本发明提供的基于FPGA实现对多路MDIO设备实时监控的方法包括以下步骤：

步骤A100、如图2所示，将CPU与FPGA以总线方式连接，并将每个MDIO设备的时钟和数据线与不同的FPGAI/O口连接，以达到CPU通过FPGA和多个MDIO设备间同时进行数据通信的目的，FPGA通过总线方式将各个MDIO设备的状态上报给CPU，同时CPU也可通过总线方式完成对各个MDIO设备的配置。

步骤A200、FPGA内部具备MDIO主机模式读写操作功能的多个MDIO逻辑模块分别与多个MDIO设备的时钟、数据线连接。

每个MDIO逻辑模块内部都设有发送数据缓存和接收数据缓存，每个MDIO逻辑模块提供读、写数据缓存，写操作时，先由CPU软件将需要写入MDIO设备的数据写入FPGA内部MDIO逻辑模块的发送数据缓存，使能操作后再由FPGA完成对MDIO设备的数据写入；读操作时，使能操作后由FPGA先完成对MDIO设备的数据读取，并将读取的数据存放在FPGA内部MDIO逻辑模块的接收数据缓存中，在操作结束后再由CPU软件从FPGA的接收数据缓存中完成数据读取。

步骤A300、CPU软件访问需要操作的MDIO设备所对应的FPGA内部MDIO逻辑模块，并对其配置与需要操作的MDIO设备对应的操作参数，通过控制MDIO逻辑模块工作，完成对MDIO设备的读、写操作，操作完成后，产生中断标志，再根据CPU软件获得中断标志情况(获得中断标志或则没有获得中断标志)，判断读或写操作是否完成，即如果CPU软件获得中断标志，则读或写操作完成；否则根据操作的类型进行下一步操作。

如图3所示，在步骤A300中，完成对MDIO设备的写操作具体包括以下步骤：

步骤A311、CPU软件访问需要操作的MDIO设备所对应的FPGA内部MDIO逻辑模块。

步骤A312、CPU软件配置FPGA内部MDIO逻辑模块相关寄存器，包括选择时钟频率、器件地址、配置操作数据。

步骤A313、配置操作方式为写方式并使能MDIO逻辑模块，即启动MDIO逻辑模块。

步骤A314、FPGA向需要操作的MDIO设备发送起始信号、器件地址和读、写类型信息。

步骤A315、FPGA得到相应MDIO逻辑模块输出的应答信号，并开始将MDIO逻辑模块缓存数据发送给MDIO设备。

应答信号在MDIO总线上，写操作时应答信号由MDIO逻辑模块输出，读操作时由从属设备输出。

步骤A316、在数据发送过程中，实时监测总线实际电平是否与预期一致，如果一致，执行步骤A317；否则上报错误报告并向CPU发送结束信号，停止操作；

检测总线电平的目的是判断总线上的实际电平是否和预期输出电平一致，如不一致，说明从器件工作异常或者电路异常(比如没有上拉等)，相当于对总线工作情况进行的检测。

步骤A317、当数据最后一个比特发送结束后，产生中断标志信号并通知CPU。

步骤A318、CPU软件通过中断或查询方式获得中断标志，如果成功获取中断标志，则执行步骤A320；如果没有获取到中断标志，则执行步骤A319。

步骤A319、继续进行写操作的下一步操作，然后执行步骤A317。

步骤A320、进入中断服务程序，清除中断，操作完成。

如图4所示，在步骤A300中，完成对MDIO设备的读操作具体包括以下步骤：

步骤A321、CPU软件访问需要操作的MDIO设备所对应的FPGA内部MDIO逻辑模块。

步骤A322、CPU软件配置FPGA内部MDIO逻辑模块相关寄存器，包括选择时钟频率和器件地址。

步骤A323、配置操作方式为读方式并使能MDIO逻辑模块。

步骤A324、FPGA向需要操作的MDIO设备发送起始信号、地址和读、写类型信息。

步骤A325、FPGA得到需要操作的MDIO设备应答信号，并判断需要操作的MDIO设备的应答信号是否为有效的低电平，如果是则执行步骤A326；否则，上报错误报告并向CPU发送结束信号，停止读操作。

步骤A326、FPGA接收需要操作的MDIO设备中数据存入MDIO逻辑模块，并在数据接收完成后产生中断信号通知CPU。

步骤A327、CPU软件通过中断或查询方式获得中断标志，如果成功获取中断标志，则执行步骤A328；如果没有获取到中断标志，则执行步骤A328。

步骤A328、继续进行读操作的下一步操作，然后执行步骤A326。

步骤A329、CPU软件从FPGA中读取数据。

步骤A330、进入中断服务程序，清除中断，操作完成。

上述写操作的步骤A314到步骤A317以及读操作的步骤A324到步骤A326由FPGA独立完成，此期间CPU通信软件不需要参与，其只需完成操作相关配置，并根据中断标志完成与FPGA间的数据读取和写入，从而极大的简化MDIO设备调配操作，提高了工作效率。

以上所述实施方式仅为本发明的一种实例，并不用于限制本发明，凡在本发明精神和原则之内所做的任何修改、等同替换和改进等，均含于本发明的保护范围之内。

Claims (6)

1.基于FPGA实现对多路MDIO设备实时监控的方法，包括以下步骤：

步骤A100、CPU与FPGA以总线方式连接，并将每个MDIO设备的时钟和数据线与不同的FPGAI/O口连接；

步骤A200、FPGA内部具备MDIO主机模式读、写操作功能的多个MDIO逻辑模块分别与多个MDIO设备的时钟、数据线连接；

步骤A300、CPU软件访问需要操作的MDIO设备所对应的FPGA内部MDIO逻辑模块，并对其配置与需要操作的MDIO设备对应的操作参数，通过控制MDIO逻辑模块工作，完成对MDIO设备的读、写操作，并产生中断标志，再根据CPU软件获得中断标志情况，判断读或写操作是否完成。

2.如权利要求1所述的方法，其特征在于，在步骤A300中，完成对MDIO设备的写操作具体包括以下步骤：

步骤A311、访问需要操作的MDIO设备所对应的MDIO逻辑模块；

步骤A312、配置所述MDIO逻辑模块相关寄存器；

步骤A313、配置操作方式为写方式并使能MDIO逻辑模块；

步骤A314、FPGA向需要操作的MDIO设备发送起始信号、器件地址和读、写类型信息；

步骤A315、FPGA得到相应MDIO逻辑模块输出的应答信号，并将MDIO逻辑模块缓存数据发送给MDIO设备；

步骤A316、在数据发送过程中，实时监测总线实际电平是否与预期一致，如果一致，执行步骤A317；否则上报错误报告并向CPU发送结束信号，停止操作；

步骤A317、当数据最后一个比特发送结束后，产生中断标志信号并通知CPU；

步骤A318、CPU软件获取中断标志，如果成功获取中断标志，则执行步骤A320；如果没有获取到中断标志，则执行步骤A319；

步骤A319、继续进行写操作的下一步操作，然后执行步骤A317；

步骤A320、进入中断服务程序，清除中断，操作完成。

3.如权利要求1所述的方法，其特征在于，在步骤A300中，完成对MDIO设备的读操作具体包括以下步骤：

步骤A321、访问需要操作的MDIO设备所对应的MDIO逻辑模块；

步骤A322、配置所述MDIO逻辑模块相关寄存器；

步骤A323、配置操作方式为读方式并使能MDIO逻辑模块；

步骤A324、FPGA向需要操作的MDIO设备发送起始信号、地址和读、写类型信息；

步骤A325、FPGA得到需要操作的MDIO设备应答信号，并判断所述应答信号是否为有效的低电平，如果是则执行步骤A326；否则，上报错误报告并向CPU发送结束信号，停止读操作；

步骤A326、FPGA接收需要操作的MDIO设备中数据，并在数据接收完成后产生中断信号通知CPU；

步骤A327、CPU软件获取中断标志，如果成功获取中断标志，则执行步骤A329；如果没有获取到中断标志，则执行步骤A328；

步骤A328、继续进行读操作的下一步操作，然后执行步骤A326；

步骤A329、CPU软件从FPGA中读取数据；

步骤A330、并进入中断服务程序，清除中断，操作完成。

4.如权利要求2所述的方法，其特征在于，

在步骤A312中，配置所述MDIO逻辑模块相关寄存器包括配置选择时钟频率、器件地址、配置操作数据。

5.如权利要求3所述的方法，其特征在于，

在步骤A322中，配置所述MDIO逻辑模块相关寄存器包括配置选择时钟频率和器件地址。

6.如权利要求1所述的方法，其特征在于，步骤A300中CPU软件获得中断标志的方式为中断或查询。