CN111061658A - 通过cpld实现mdio从机的方法、智能终端及储存介质 - Google Patents

通过cpld实现mdio从机的方法、智能终端及储存介质 Download PDF

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CN111061658A CN201911069203.5A CN201911069203A CN111061658A CN 111061658 A CN111061658 A CN 111061658A CN 201911069203 A CN201911069203 A CN 201911069203A CN 111061658 A CN111061658 A CN 111061658A
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戴瑜
吴闽华
孟庆晓
杨超
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Abstract

本发明公开一种通过CPLD实现MDIO从机的方法、智能终端和储存介质，应用于“主控CPU‑CPLD逻辑单元‑主机”的系统中，CPLD逻辑单元通过时钟线和数据线连接主机；所述方法具体包括：CPLD逻辑单元检测时钟线的电平上升以接收启动信号，进而获取主机发送的读信号或写信号；获取读信号，则CPLD逻辑单元将自身内的寄存器映射表中数据发送至所述主机；若获取写信号，CPLD逻辑单元接收所述主机发送的数据，并将接收的数据发送至所述主控CPU。CPLD逻辑单元在接收到主机发送的启动信号后，向主机发送自身内存储于寄存器映射表中的的主控CPU数据；或将数据发送给主控CPU，以接受命令中转数据的方式，实现主控CPU执行从机功能，保证主控CPU从机功能的高效运行。

Description

通过CPLD实现MDIO从机的方法、智能终端及储存介质
技术领域
本发明涉及嵌入式驱动技术领域，尤其涉及一种通过CPLD实现MDIO从机的方法、智能终端及储存介质。
背景技术
对G比特以太网而言，串行通信总线称为管理数据输入输出(MDIO)。MDIO将管理器件与具备管理功能的收发器相连接，从而控制收发器并从收发器收集状态信息，其中管理器件的CPU称为主机，被管理器件CPU称为从机。
对于绝大多数嵌入式主控CPU都是做主机，其它外围芯片作为从机。然而，如果主控CPU通过MDIO连接的设备只能作主机，那主控CPU就只能作为从机使用，主控CPU做从机就会引起如下问题：
第一，部分主控CPU不支持从机模式；因为从机要按照主机的命令上传数据以供读取，或接收数据写入主控CPU中。部分主控CPU中无法识别主机发送的命令；
第二，部分主控CPU不具备按命令收发数据的管脚，或该部分管脚被占用，不能实现从机功能；
第三，现有的处理方式是通过信号模拟的方式，通过检测通信总线的时钟线电平控制主控CPU收发数据，实现从机功能。然而时钟线电平的变化频繁，难以捕捉，从机效率不高，MDIO总线的数据传输状态不稳定。
如何使主控CPU能够稳定地、高效地执行MDIO从机功能，已经成为业界亟待解决的难题。
发明内容
为了解决现有技术中主控CPU不支持从机功能，且实现从机功能时主控CPU工作效率低、数据传输不稳定的问题，本发明提出一种通过CPLD实现MDIO从机的方法、智能终端及储存介质，其中所述方法在主机和主控CPU之间加设CPLD逻辑单元，用于接收主机的命令数据以与所述主控CPU进行数据交流，实现主控CPU的从机功能，在保证主控CPU的工作效率情况下，稳定主控CPU与主机的数据传输。
本发明通过以下技术方案实现的：
一种通过CPLD实现MDIO从机的方法，所述方法包括：主控CPU、与所述主控CPU连接的CPLD逻辑单元，以及与所述CPLD逻辑单元通过时钟线和数据线连接的主机；
所述CPLD逻辑单元检测所述时钟线的电平；
若所述时钟线的电平上升，所述CPLD逻辑单元检测所述主机发送的启动信号；
所述CPLD逻辑单元接收到所述启动信号后，获取所述主机发送的读信号或写信号；
若所述CPLD逻辑单元获取所述读信号，所述CPLD逻辑单元将所述CPLD逻辑单元内寄存器映射表中数据沿所述数据线发送至所述主机；
若所述CPLD逻辑单元获取所述写信号，所述CPLD逻辑单元接收所述主机发送的数据，并将接收的数据发送至所述主控CPU。
所述的通过CPLD实现MDIO从机的方法，其中，若所述CPLD逻辑单元获取所述读信号，所述CPLD逻辑单元将所述CPLD逻辑单元内寄存器映射表中数据沿所述数据线发送至所述主机具体包括：
所述CPLD逻辑单元获取所述读信号后，所述CPLD逻辑单元依次读取所述主机的地址位和寄存器位；
所述CPLD逻辑单元检测所述时钟线电平下降时，降低所述数据线电平；
所述CPLD逻辑单元再次所述时钟线电平上升时，所述CPLD逻辑单元内寄存器映射表中的数据沿所述数据线发送至所述主机。
所述的通过CPLD实现MDIO从机的方法，其中，所述CPLD逻辑单元检测所述时钟线电平下降时，降低所述数据线电平具体包括：
所述时钟线电平下降为所述CPLD逻辑单元接收所述主机发送的启动信号后，所述时钟线第一次电平下降。
所述的通过CPLD实现MDIO从机的方法，其中，所述CPLD逻辑单元内寄存器映射表中的数据沿所述数据线发送至所述主机具体包括：
所述CPLD逻辑单元发送所述寄存器映射表内数据时，转换数据的位值，使所述数据位值等同于所述主机寄存器的位值。
所述的通过CPLD实现MDIO从机的方法，其中，所述CPLD逻辑单元将所述CPLD逻辑单元内寄存器映射表中数据沿所述数据线发送至所述主机之前包括：
预设所述CPLD逻辑单元内寄存器映射表中数据，使所述CPLD逻辑单元内寄存器映射表中数据与所述主控CPU内待读数据相同。
所述的通过CPLD实现MDIO从机的方法，其中，所述CPLD逻辑单元获取所述写信号，所述CPLD逻辑单元接收所述主机发送的数据具体包括：
所述CPLD逻辑单元获取所述写信号后，所述CPLD逻辑单元依次读取所述CPLD逻辑单元内的地址位、寄存器位和状态转换域；
所述CPLD逻辑单元检测接收所述主机发送的数据，并将所述数据写入所述CPLD逻辑单元内的寄存器中；
所述状态转换域保存所述主机发送的数据的位数。
所述的通过CPLD实现MDIO从机的方法，其中，所述状态转换域保存所述主机发送的数据的位数之后还包括：
所述CPLD逻辑单元发送中断请求给所述主控CPU；
所述主控CPU接收所述CPLD逻辑单元发送的中断请求，并读取所述CPLD逻辑单元中的状态转换域和已修改的寄存器，获取所述主机发送的数据。
所述的通过CPLD实现MDIO从机的方法，其中，所述主控CPU与所述CPLD逻辑单元通过本地总线连接；所述主控CPU通过本地总线向所述CPLD逻辑单元发送数据，或通过所述本地总线读取所述CPLD逻辑单元内储存的数据。
一种智能终端，包括：存储器、处理器及存储在所述存储器上并可在所述处理器上运行的通过CPLD实现MDIO从机的程序，所述通过CPLD实现MDIO从机的程序被所述处理器执行时，实现如上述的通过CPLD实现MDIO从机的方法。
一种储存介质，所述存储介质储存通过CPLD实现MDIO从机的程序，所述通过CPLD实现MDIO从机的程序被处理器执行时，实现如上述的通过CPLD实现MDIO从机的方法。
本发明的有益效果在于：
CPLD逻辑单元可以通过自身单板上的时钟采样检测时钟线的电平变化，根据电平变化接收主机发送的起始信号，效率稳定，避免CPLD逻辑单元无法响应时钟线电平变化而造成数据传输延迟或对主机命令无反应的问题；
CPLD逻辑单元在接收到主机发送的命令后，向主机发送自身内存储于寄存器映射表中的的主控CPU数据；或读取主机发送来的数据，并将数据发送给主控CPU，以可接受命令执行数据中转的方式，实现主控CPU执行从机的功能，保证主控CPU从机功能的高效运行和从机功能执行的稳定性。
附图说明
图1是本发明一种通过CPLD实现MDIO从机的方法中系统的连接示意图；
图2是本发明一种通过CPLD实现MDIO从机的方法的工作流程图；
图3是本发明一种通过CPLD实现MDIO从机的方法中数据线与时钟线沿时间变化示意图；
图4是本发明一种智能终端的运行环境示意图。
具体实施方式
为使本发明的目的、技术方案及效果更加清楚、明确，以下参照附图并举实施例对本发明进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。
请参考图1，本发明公开的一种通过CPLD实现MDIO从机的方法，应用于由主机和从机构成的系统中，该系统具体包括如下部分：主控CPU、与所述主控CPU通过本地总线连接的CPLD逻辑单元，以及与所述CPLD逻辑单元通过时钟线和数据线连接的主机。其中数据线和时钟线合称串行管理总线，对于G比特以太网来说，时钟线被称之为MDC，Management DataClock；数据线被称之为MDIO，Management Data In/Out。在上述结构中，所述主控CPU作为该系统内的从机，主控CPU通过CPLD逻辑单元实现从机功能。
从机功能，是指从机可以根据主机发送的命令执行：向主机发送数据以使主机监测从机当前状态；接收主机发送的数据以执行数据中的指令。本发明公开的一种通过CPLD实现MDIO从机的方法是以CPLD逻辑单元作为接收主机命令以收发数据的媒介，具体的：CPLD逻辑单元向主机发送的数据由主控CPU中的数据映射产生；CPLD逻辑单元接收主机数据后，将数据传输至主控CPU中。通过上述两种方式，就可以实现主控CPU按照主机的命令执行收发数据的功能。
在上述结构中，CPLD逻辑单元是指一复杂可编程逻辑器件(ComplexProgrammable Logic Device)，是一种高集成、多逻辑的系统配件，CPLD逻辑单元可以执行编程计算，且具有多个引脚用于与外部芯片连接执行数据输入输出的操作。在本发明的实施例中，所述CPLD逻辑单元上设置有66MHz的时钟采样器，用于采样所述时钟线上电平的变化，时钟采样器每隔一段时间检测一次所述时钟线的电平值，若某次的时钟线电平为低，该次检测后再次检测时，时钟线的电平为高，则说明数据线的电平升高；反之，若某次的时钟线电平为高，该次检测再次检测时，时钟线电平为低，则说明数据线的电平降低。
请参考图2，以下将对所述CPLD逻辑单元的工作流程进行详细介绍：
S101，所述CPLD逻辑单元检测所述时钟线电平。
S102，若所述时钟线的电平上升，所述CPLD逻辑单元检测所述主机发送的启动信号。
S103，所述CPLD逻辑单元接收到所述启动信号后，获取所述主机发送的读信号或写信号。
在上述步骤中，CPLD逻辑单元通过时钟线和数据线与主机连接，其中，时钟线内的电平会以一定的时间周期进行跳变，即每隔一段时间，时钟线内的电平执行一次“高-低-高”的改变。而现有技术中，主机向从机发送启动信号的形式的相同的，均为“时钟线处于高电平，数据线电平降低”，所以启动信号必然在一次时钟线电平跳变之后，所以，CPLD逻辑单元用于检测所述时钟线的电平，一旦时钟线电平由低至高，CPLD逻辑单元即准备一次接受启动信号。若在时钟线电平降低后未检测到启动信号，则停止检测；若检测到启动信号，则执行步骤S103。
在步骤S103中，CPLD逻辑单元接收到启动信号后，会获取主机发送的读信号命令或写信号命令，并根据命令的不同执行相应的操作。以下将分别进行说明：
执行读命令操作：
S200，若所述CPLD逻辑单元接收所述读信号，所述CPLD逻辑单元将所述CPLD逻辑单元内寄存器映射表中数据沿所述数据线发送至所述主机。
串行管理总线的数据线是数据传输的通道，在本发明公开的通过CPLD实现MDIO从机的方法中，CPLD逻辑单元在接收到启动信号和读信号后，会将数据通过数据线传输至主机以供主机进行读取。
在本实施例中，所述CPLD逻辑单元通过寄存器映射表保留数据，如果要实现主控CPU执行从机功能，则寄存器映射表内数据应该与主控CPU中保留的数据相同。因而，所述步骤S200中包括：
S201，预设所述CPLD逻辑单元内寄存器映射表内数据，使所述CPLD逻辑单元内寄存器映射表中数据与所述主控CPU内待读数据相同。
主控CPU中的待读数据，是指主控CPU中上传至主机中的数据，主机通过该部分数据读取主控CPU当前的状态以实现监测的功能。待读数据由主控CPU映射到CPLD逻辑单元中，基于CPLD逻辑单元接收主机启动信号发送数据的功能，就可以实现主控CPU作为MDIO从机的目的。
为了详细介绍所述主机读取CPLD逻辑单元数据的具体过程，步骤S200还包括：
S202，所述CPLD逻辑单元获取所述读信号后，所述CPLD逻辑单元依次读取所述主机的地址位和寄存器位；
S203，所述CPLD逻辑单元检测所述时钟线电平下降时，降低所述数据线电平；
S204，所述CPLD逻辑单元再次检测所述时钟线电平上升时，所述CPLD逻辑单元内寄存器映射表中的数据沿所述数据线发送至所述主机。
在上述步骤中，CPLD逻辑单元上传数据时，需要了解CPLD逻辑单元上传数据是上传到主机的什么位置，因而，在CPLD逻辑单元收到读信号上传数据后，依次读取主机的地址位和寄存器位，将数据上传至主机对应的位置。
在确定了上传数据位置后，CPLD逻辑单元在时钟线电平下降时，获取数据线的控制权，拉低数据线的电平值就激活了数据线的数据传输功能。
CPLD逻辑单元降低了数据线电平后，检测时钟线的电平，在上述中介绍过，时钟线的电平是周期跳变的。CPLD逻辑单元每检测到一次时钟线的电平有低至高，发送一次数据。若数据无法一次性发送，则分为多次发送，直至数据发送完毕为止。
在上述过程中，CPLD逻辑单元在时钟线电平上升后获取主机发送的启动信号，而CPLD逻辑单元在时钟线电平下降时，降低所述数据线的电平。这两个操作步骤位于相邻的两个周期，即在前一周期的时钟线电平跳变后，CPLD逻辑单元获取启动信号，在下一个周期的时钟线电平跳变时，拉低数据线以传输数据。
上述过程请参考图3，图3中数据线和时钟线的电平依高低变化分为以下部分：
A区域，时钟线电平升高，此时CPLD逻辑单元预备接收启动信号。
B区域，时钟线处于高电平，数据线电平上升，此时为CPLD逻辑单元接收的启动信号。
C区域，时钟线电平下降，后数据线电平下降，此时CPLD逻辑单元降低数据线电平以发送数据。
D区域，时钟线电平上升，数据线电平为低电平，此时CPLD逻辑单元发送一次数据。
在步骤S204中，CPLD逻辑单元寄存器映射表内的数据与主机所需要读取的数据位数可能不相等，所以在步骤S202中，读取主机的地址位和寄存器位以了解数据的位数转换。CPLD逻辑单元在发送数据时，会将寄存器映射表内数据进行位数转换，使数据位值与主机寄存器位值相等，以便主机读取数据。
执行读命令操作：
S300，若所述CPLD逻辑单元获取所述写信号，所述CPLD逻辑单元接收所述主机发送的数据，并将接收的数据发送至所述主控CPU。
在本实施例中，CPLD逻辑单元接收主机发送的数据，将数据储存。后CPLD逻辑单元发送数据以写入主控CPU中，CPLD逻辑单元执行信息的中继媒介。
步骤S300具体包括：
S301，所述CPLD逻辑单元获取所述写信号后，所述CPLD逻辑单元依次读取所述CPLD逻辑单元内的地址位、寄存器位和状态转换域。
S302，所述CPLD逻辑单元检测接收所述主机发送的数据，并将所述数据写入所述CPLD逻辑单元内的寄存器中，所述状态转换域保存所述主机发送的数据的位数。
在本实施例中，主机发送的数据是保存在CPLD逻辑单元内的，所以，CPLD逻辑单元此时在获得写信号后，读取数据应写入的寄存器的位置。同时，还需保存数据的位数，以便将数据发送至主控CPU而写入主控CPU中。
S303，所述CPLD逻辑单元发送中断请求给所述主控CPU。
S304，所述主控CPU接收所述CPLD逻辑单元发送的中断请求，并读取所述CPLD逻辑单元中的状态转换域和已修改的寄存器，获取所述主机发送的数据。
在本实施例中，所述CPLD逻辑单元发送个所述主控CPU的中断请求是一种执行程序，主控CPU接收中断请求执行中断程序的目的是停止当前的信息处理，并处理或执行中断请求发来的数据。CPLD逻辑单元向主控CPU发送中断请求目的是使所述主控CPU立即执行所述主机发送的数据，保证主机发送数据写入主控CPU的及时性，防止主机和作为从机的主控CPUCPU之间出现信息延迟。
因为主控CPU和主机均为CPU或者主机为MCU，而CPLD逻辑单元是一种中转模块，对中转数据仅做记录和位数转换，所以CPLD逻辑单元的位数与主机、从机的位数不相等，为了避免主机数据写入从机中时，数据多次转换，本发明的CPLD逻辑单元中设置状态转换域，状态转换域直接记录主机发来的数据的位数，在数据写入寄存器中时，不对数据的位数进行转换，避免数据在写入主控CPU时需再次转换的过程。主控CPU只需要读取位数和写入CPLD逻辑单元寄存器内的数据即可。
在本实施例中，寄存器在输入数据时，就需要对寄存器进行修改(与写入数据前不同)，所以主控CPU无需对CPLD逻辑单元中的所有寄存器进行筛查，只需读取已修改的寄存器中的数据即可，节省主控CPU写入数据的时间。
在本实施例中，所述CPLD逻辑单元与所述主控CPU通过本地总线连接，保证CPLD逻辑单元与主控CPU之间数据传输的稳定性，提高数据传输速度。
基于上述方法，本发明还提出一种智能终端10，所述智能终端10包括：存储器20、处理器30及存储在所述存储器20上并可在所述处理器30上运行的通过CPLD实现MDIO从机的程序40，所述通过CPLD实现MDIO从机的程序40被所述处理器30执行时，实现如上述的通过CPLD实现MDIO从机的方法。
具体的，所述智能终端10的结构及执行过程为：
S101，所述CPLD逻辑单元检测所述时钟线电平。
S102，若所述时钟线的电平上升，所述CPLD逻辑单元检测所述主机发送的启动信号。
S103，所述CPLD逻辑单元接收到所述启动信号后，获取所述主机发送的读信号或写信号。
S200，若所述CPLD逻辑单元接收所述读信号，所述CPLD逻辑单元将所述CPLD逻辑单元内寄存器映射表中数据沿所述数据线发送至所述主机。
具体的，所述S200包括：
S201，预设所述CPLD逻辑单元内寄存器映射表内数据，使所述CPLD逻辑单元内寄存器映射表中数据与所述主控CPU内待读数据相同。
S202，所述CPLD逻辑单元获取所述读信号后，所述CPLD逻辑单元依次读取所述主机的地址位和寄存器位；
S203，所述CPLD逻辑单元检测所述时钟线电平下降时，降低所述数据线电平；
S204，所述CPLD逻辑单元再次检测所述时钟线电平上升时，所述CPLD逻辑单元内寄存器映射表中的数据沿所述数据线发送至所述主机。
S300，若所述CPLD逻辑单元获取所述写信号，所述CPLD逻辑单元接收所述主机发送的数据，并将接收的数据发送至所述主控CPU。
S301，所述CPLD逻辑单元获取所述写信号后，所述CPLD逻辑单元依次读取所述CPLD逻辑单元内的地址位、寄存器位和状态转换域。
S302，所述CPLD逻辑单元检测接收所述主机发送的数据，并将所述数据写入所述CPLD逻辑单元内的寄存器中，所述状态转换域保存所述主机发送的数据的位数。
S303，所述CPLD逻辑单元发送中断请求给所述主控CPU。
S304，所述主控CPU接收所述CPLD逻辑单元发送的中断请求，并读取所述CPLD逻辑单元中的状态转换域和已修改的寄存器，获取所述主机发送的数据。
基于上述方法，本发明还提出一种储存介质，所述存储介质储存通过CPLD实现MDIO从机的程序，所述通过CPLD实现MDIO从机的程序被处理器执行时，实现如上述的通过CPLD实现MDIO从机的方法。
本发明提出的通过CPLD实现MDIO从机的方法，通过CPLD逻辑单元可以通过自身单板上的时钟采样检测时钟线的电平变化，根据电平变化接收主机发送的起始信号，效率稳定，避免CPLD逻辑单元无法响应时钟线电平变化而造成数据传输延迟或对主机命令无反应的问题；
CPLD逻辑单元在接收到主机发送的命令后，向主机发送自身内存储于寄存器映射表中的的主控CPUCPU数据；或读取主机发送来的数据，并将数据发送给主控CPU，以可接受命令执行数据中转的方式，实现主控CPU执行从机的功能，保证主控CPU从机功能的高效运行和从机功能执行的稳定性。
同样的，基于所述通过CPLD实现MDIO从机的方法，所述智能终端与所述储存介质在运行及使用时，也可以达到与所述通过CPLD实现MDIO从机的方法相同的使用效果。
应当理解的是，本发明的应用不限于上述的举例，对本领域普通技术人员来说，可以根据上述说明加以改进或变换，所有这些改进和变换都应属于本发明所附权利要求的保护范围。

Claims (10)

1.一种通过CPLD实现MDIO从机的方法，其特征在于，所述方法包括：主控CPU、与所述主控CPU连接的CPLD逻辑单元，以及与所述CPLD逻辑单元通过时钟线和数据线连接的主机；
所述CPLD逻辑单元检测所述时钟线的电平；
若所述时钟线的电平上升，所述CPLD逻辑单元检测所述主机发送的启动信号；
所述CPLD逻辑单元接收到所述启动信号后，获取所述主机发送的读信号或写信号；
若所述CPLD逻辑单元获取所述读信号，所述CPLD逻辑单元将所述CPLD逻辑单元内寄存器映射表中数据沿所述数据线发送至所述主机；
若所述CPLD逻辑单元获取所述写信号，所述CPLD逻辑单元接收所述主机发送的数据，并将接收的数据发送至所述主控CPU。
2.根据权利要求1所述的通过CPLD实现MDIO从机的方法，其特征在于，若所述CPLD逻辑单元获取所述读信号，所述CPLD逻辑单元将所述CPLD逻辑单元内寄存器映射表中数据沿所述数据线发送至所述主机具体包括：
所述CPLD逻辑单元获取所述读信号后，所述CPLD逻辑单元依次读取所述主机的地址位和寄存器位；
所述CPLD逻辑单元检测所述时钟线电平下降时，降低所述数据线电平；
所述CPLD逻辑单元再次检测所述时钟线电平上升时，所述CPLD逻辑单元内寄存器映射表中的数据沿所述数据线发送至所述主机。
3.根据权利要求2所述的通过CPLD实现MDIO从机的方法，其特征在于，所述CPLD逻辑单元检测所述时钟线电平下降时，降低所述数据线电平具体包括：
所述时钟线电平下降为所述CPLD逻辑单元接收所述主机发送的启动信号后，所述时钟线第一次电平下降。
4.根据权利要求2所述的通过CPLD实现MDIO从机的方法，其特征在于，所述CPLD逻辑单元内寄存器映射表中的数据沿所述数据线发送至所述主机具体包括：
所述CPLD逻辑单元发送所述寄存器映射表内数据时，转换数据的位值，使所述数据位值等同于所述主机寄存器的位值。
5.根据权利要求1或2所述的通过CPLD实现MDIO从机的方法，其特征在于，所述CPLD逻辑单元将所述CPLD逻辑单元内寄存器映射表中数据沿所述数据线发送至所述主机之前包括：
预设所述CPLD逻辑单元内寄存器映射表中数据，使所述CPLD逻辑单元内寄存器映射表中数据与所述主控CPU内待读数据相同。
6.根据权利要求1所述的通过CPLD实现MDIO从机的方法，其特征在于，所述CPLD逻辑单元获取所述写信号，所述CPLD逻辑单元接收所述主机发送的数据具体包括：
所述CPLD逻辑单元获取所述写信号后，所述CPLD逻辑单元依次读取所述CPLD逻辑单元内的地址位、寄存器位和状态转换域；
所述CPLD逻辑单元检测接收所述主机发送的数据，并将所述数据写入所述CPLD逻辑单元内的寄存器中；
所述状态转换域保存所述主机发送的数据的位数。
7.根据权利要求6所述的通过CPLD实现MDIO从机的方法，其特征在于，所述状态转换域保存所述主机发送的数据的位数之后还包括：
所述CPLD逻辑单元发送中断请求给所述主控CPU；
所述主控CPU接收所述CPLD逻辑单元发送的中断请求，并读取所述CPLD逻辑单元中的状态转换域和已修改的寄存器，获取所述主机发送的数据。
8.根据权利要求1所述的通过CPLD实现MDIO从机的方法，其特征在于，所述主控CPU与所述CPLD逻辑单元通过本地总线连接；所述主控CPU通过本地总线向所述CPLD逻辑单元发送数据，或通过所述本地总线读取所述CPLD逻辑单元内储存的数据。
9.一种智能终端，其特征在于，所述智能终端包括：存储器、处理器及存储在所述存储器上并可在所述处理器上运行的通过CPLD实现MDIO从机的程序，所述通过CPLD实现MDIO从机的程序被所述处理器执行时，实现如权利要求1至8任意一项所述的通过CPLD实现MDIO从机的方法。
10.一种储存介质，其特征在于，所述存储介质储存通过CPLD实现MDIO从机的程序，所述通过CPLD实现MDIO从机的程序被处理器执行时，实现如权利要求1至8任意一项所述的通过CPLD实现MDIO从机的方法。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101477504A (zh) * 2009-02-19 2009-07-08 浙江中控技术股份有限公司 数据传输系统及数据传输方法
CN102929820A (zh) * 2011-12-30 2013-02-13 广东佳和通信技术有限公司 一种单双线兼容的spi通信装置及其通信方法
CN105117319A (zh) * 2015-08-25 2015-12-02 烽火通信科技股份有限公司 基于fpga实现对多路mdio设备实时监控的方法

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