CN104320317B - 一种以太网物理层芯片状态的传送方法和装置 - Google Patents

Abstract

本发明实施方式提出一种以太网物理层(PHY)芯片状态的传送方法和装置。方法包括：经由串行管理接口(SMI)总线读取PHY芯片以获取PHY芯片的状态值；在本地存储所述PHY芯片的状态值；经由高速总线将所述本地存储的PHY芯片的状态值发送到CPU。中间装置获取及本地存储PHY芯片的状态值，CPU通过高速总线从中间装置快速获取PHY芯片的状态值。即使PHY芯片数目众多，也不会对CPU性能造成显著影响，因此降低了CPU资源的利用率。

Description

一种以太网物理层芯片状态的传送方法和装置

技术领域

本发明实施方式属于网络通信技术领域，特别是一种以太网物理层(PHY)芯片状态的传送方法和装置。

背景技术

以太网卡通常工作在开放式系统互连(Open System Interconnect，OSI)协议的物理层(Physical，PHY)和数据链路层。物理层定义了数据传送与接收所需要的电与光信号、线路状态、时钟基准、数据编码和电路等，并向数据链路层提供标准接口；数据链路层提供寻址机构、数据帧的构建、数据差错检查和传送控制，并向网络层提供标准的数据接口等功能。

以太网卡中的物理层芯片称之为PHY芯片，而数据链路层的芯片称之为MAC控制器。

在现有技术中，CPU经由串行管理接口(Serial Management Interface，SMI)总线与PHY芯片连接，按照预定时间轮询PHY芯片的端口状态。在轮询的过程中，CPU经由SMI总线逐个读取保存在PHY芯片的状态寄存器中的状态值，并基于状态值判断PHY芯片的端口是打开(Up)还是关闭(Down)。

然而，SMI总线属于慢速总线，其最高频率只有2.5M，当PHY芯片较多时，逐个读取PHY芯片会导致CPU资源被大量占用，从而影响设备的整体性能。

发明内容

本发明实施方式提出一种以太网物理层芯片状态的传送方法和装置，从而降低CPU资源的利用率。

本发明实施方式的技术方案如下：

本发明实施方式的一方面，提供了一种以太网PHY芯片状态的传送方法，该方法包括：

经由串行管理接口(SMI)总线读取PHY芯片以获取PHY芯片的状态值；

在本地存储所述PHY芯片的状态值；

经由高速总线将所述本地存储的PHY芯片的状态值发送到CPU。

优选地，

所述经由SMI总线读取PHY芯片以获取PHY芯片的状态值包括：基于所述PHY芯片的地址以及PHY芯片的状态寄存器的偏移，确定PHY芯片的状态寄存器的地址；根据所述PHY芯片的状态寄存器的地址，按照预定时间间隔经由SMI总线访问所述PHY芯片的状态寄存器，以获取PHY芯片的状态值。

优选地，所述经由高速总线将所述本地存储的PHY芯片的状态值发送到CPU包括：

CPU根据预定时间间隔，经由高速总线主动获取所述本地存储的PHY芯片的状态值；或

根据预定时间间隔，经由高速总线主动向CPU上报所述本地存储的PHY芯片的状态值。

优选地，该方法还包括：

经由高速总线接收CPU发送的PHY芯片读写访问请求；

经由SMI总线将所述PHY芯片读写访问请求传送到PHY芯片。

优选地，所述高速总线包括：外围元件互连(PCI)总线；PCI-e总线；串行高级技术附件(SATA)总线；通用串行总线(USB)的一种。

本发明实施方式的另一方面，提供了一种以太网PHY芯片状态的传送装置，该装置包括：

PHY芯片读取模块，用于经由SMI总线读取PHY芯片以获取PHY芯片的状态值；

状态值存储模块，用于存储所述PHY芯片的状态值；

状态值发送模块，用于经由高速总线将所述存储的PHY芯片的状态值发送到CPU。

优选地，状态值存储模块，还用于存储PHY芯片的地址以及PHY芯片的状态寄存器的偏移；

PHY芯片读取模块，具体用于基于所述PHY芯片的地址以及PHY芯片的状态寄存器的偏移，确定PHY芯片的状态寄存器的地址，并根据所述PHY芯片的状态寄存器的地址，按照预定时间间隔经由SMI总线访问所述PHY芯片的状态寄存器，以获取PHY芯片的状态值。

优选地，状态值发送模块，具体用于根据预定时间间隔，经由高速总线主动向CPU上报所述本地存储的PHY芯片的状态值；或根据预定时间间隔，经由高速总线被动向CPU提供所述本地存储的PHY芯片的状态值。

优选地，还包括：

访问请求接收模块，用于经由高速总线接收CPU发送的PHY芯片读写访问请求；

访问请求传送模块，用于经由SMI总线将所述PHY芯片读写访问请求传送到PHY芯片。

优选地，所述高速总线包括：PCI总线；PCI-e总线；SATA总线；USB的一种。

由此可见，应用本发明实施方式之后，经由SMI总线读取PHY芯片以获取PHY芯片的状态值；在本地存储PHY芯片的状态值；再经由高速总线将本地存储的PHY芯片的状态值发送到CPU。由此可见，通过中间装置获取及本地存储PHY芯片的状态值，CPU通过高速总线从中间装置快速获取PHY芯片的状态值，即使PHY芯片数目众多，也不会对CPU的性能造成显著影响，因此降低了CPU资源的利用率。

附图说明

图1为根据本发明一实施方式以太网PHY芯片状态的传送方法流程图；

图2为根据本发明一实施方式传送以太网PHY芯片状态的应用示意图；

图3为根据本发明一实施方式以太网PHY芯片状态的传送装置的结构图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面结合附图对本发明作进一步的详细描述。

本发明实施方式中，在CPU与各个PHY芯片之间布置一种中间装置。该中间装置通过高速总线与CPU连接，而且通过SMI总线与各个PHY芯片连接。

下面描述在中间装置侧实现传送以太网PHY芯片状态的方法步骤。图1为根据本发明一实施方式以太网PHY芯片状态的传送方法流程图。

如图1所示，该方法包括：

步骤101：经由SMI总线读取PHY芯片以获取PHY芯片的状态值。

预先在中间装置存储各个PHY芯片的地址以及位于PHY芯片中的状态寄存器的偏移。

表1为在中间装置中所存储的PHY芯片地址以及状态寄存器的偏移的示范性对应表。

编号

PHY1

PHY2

PHY3

PHY4

PHY5

PHY6

地址

0x1

0x2

0x3

0x4

0x5

0x6

状态寄存器偏移

0x1

0x9

0x1

0x4

0xA

0x1

表1

基于PHY芯片的地址以及位于PHY芯片中的状态寄存器的偏移，中间装置可以确定状态寄存器的地址，从而可以读取状态寄存器中的状态值。

在这里，中间装置经由SMI总线轮询各个PHY芯片的状态寄存器以获取每个PHY芯片的状态值。也就是，中间装置按照预定读取顺序，经由SMI总线以预定时间间隔依次读取每个PHY芯片的状态寄存器，以获取每个PHY芯片的状态值。优选地，时间间隔一般在1秒到5秒之间，某些特殊应用场景下可以减小到100毫秒。

比如，假定读取顺序为PHY1->PHY2->PHY3->PHY4->PHY5->PHY6，而且时间间隔为2秒。

首先，中间装置开始计时，并经由SMI总线访问PHY1的状态寄存器，该状态寄存器的物理地址由PHY1的地址(0x1)和偏移(0x1)所确定，中间装置读取存储在PHY1的状态寄存器中的状态值。

然后，在第3秒起始，中间装置再经由SMI总线访问PHY2的状态寄存器，该状态寄存器的物理地址由PHY2的地址(0x2)和偏移(0x9)所确定，中间装置读取存储在PHY2的状态寄存器中的状态值。

接着，在第5秒起始，中间装置再经由SMI总线访问PHY3的状态寄存器，该状态寄存器的物理地址由PHY3的地址(0x3)和偏移(0x1)所确定，中间装置读取存储在PHY3的状态寄存器中的状态值。

然后，在第7秒起始，中间装置再经由SMI总线访问PHY4的状态寄存器，该状态寄存器的物理地址由PHY4的地址(0x4)和偏移(0x4)所确定，中间装置读取存储在PHY4的状态寄存器中的状态值。

然后，在第9秒起始，中间装置再经由SMI总线访问PHY5的状态寄存器，该状态寄存器的物理地址由PHY5的地址(0x5)和偏移(0xA)所确定，中间装置读取存储在PHY5的状态寄存器中的状态值。

接着，在第11秒起始，中间装置再经由SMI总线访问PHY6的状态寄存器，该状态寄存器的物理地址由PHY6的地址(0x6)和偏移(0x1)所确定，中间装置读取存储在PHY6的状态寄存器中的状态值。

再比如，假定读取顺序为PHY6->PHY2->PHY3->PHY4->PHY5->PHY1，而且时间间隔为1秒。

首先，中间装置开始计时，并经由SMI总线访问PHY6的状态寄存器，该状态寄存器的物理地址由PHY6的地址(0x6)和偏移(0x1)所确定，中间装置读取存储在PHY6的状态寄存器中的状态值。

然后，在第2秒起始，中间装置再经由SMI总线访问PHY2的状态寄存器，该状态寄存器的物理地址由PHY2的地址(0x2)和偏移(0x9)所确定，中间装置读取存储在PHY2的状态寄存器中的状态值。

接着，在第3秒起始，中间装置再经由SMI总线访问PHY3的状态寄存器，该状态寄存器的物理地址由PHY3的地址(0x3)和偏移(0x1)所确定，中间装置读取存储在PHY3的状态寄存器中的状态值。

然后，在第4秒起始，中间装置再经由SMI总线访问PHY4的状态寄存器，该状态寄存器的物理地址由PHY4的地址(0x4)和偏移(0x4)所确定，中间装置读取存储在PHY4的状态寄存器中的状态值。

然后，在第5秒起始，中间装置再经由SMI总线访问PHY5的状态寄存器，该状态寄存器的物理地址由PHY5的地址(0x5)和偏移(0xA)所确定，中间装置读取存储在PHY5的状态寄存器中的状态值。

接着，在第6秒起始，中间装置再经由SMI总线访问PHY1的状态寄存器，该状态寄存器的物理地址由PHY1的地址(0x1)和偏移(0x1)所确定，中间装置读取存储在PHY6的状态寄存器中的状态值。

以上详细描述了中间装置经由SMI总线轮询各个PHY芯片的状态寄存器以获取每个PHY芯片的状态值的典型实例，本领域技术人员可以意识到，这种描述仅是示范性的，并不用于限定本发明的保护范围。

步骤102：在本地存储PHY芯片的状态值。

中间装置经由SMI总线轮询各个PHY芯片的状态寄存器以获取每个PHY芯片的状态值之后，在本地存储所读取的各个PHY芯片的状态值。而且，当下一轮继续轮询读取到各个PHY芯片的状态值之后，再利用新读取的状态值更新之前在本地存储的状态值。优选地，可以将各个PHY芯片的状态值存储到表1中，从而构成表2。

表2为在中间装置中所存储的PHY芯片状态值示范性表。

编号

PHY1

PHY2

PHY3

PHY4

PHY5

PHY6

地址

0x1

0x2

0x3

0x4

0x5

0x6

状态寄存器偏移

0x1

0x9

0x1

0x4

0xA

0x1

状态值

T

F

T

F

T

F

表2

在表2中，状态值T表示PHY芯片端口状态为打开(Up)；状态值F表示PHY芯片端口状态为关闭(Down)。

步骤103：经由高速总线将本地存储的PHY芯片的状态值发送到CPU。

在这里，中间装置经由高速总线将本地存储的PHY芯片的状态值发送到CPU。

高速总线具体可以包括：外围元件互连(PCI)总线；PCI-e总线；串行高级技术附件(SATA)总线；通用串行总线(USB)，RapidIO总线，等等。

比如，高速总线具体可以实施为PCI-e总线。PCI-e总线采用串行总线进行点对点传输，每个传输通道独享带宽，支持双向传输模式和数据分通道传输模式。在数据分通道传输模式中，PCI-e总线的X1、X2、X4、X8、X16和X32多通道连接，其中X1单向数据传输有效带宽即可达到2.5Gbps。在双向传输模式中，PCI-e总线的有效带宽甚至能够达到5Gbps。

以上详细描述了高速总线的具体实施方式，本领域技术人员可以意识到，这种描述仅是示范性的，并不用于对本发明实施方式的保护范围进行限定。

在一个实施方式中：CPU根据预定时间间隔，经由高速总线主动获取本地存储的PHY芯片的状态值。

具体地，CPU创建定时器，每隔预定时间间隔从中间装置中获取全部PHY芯片的状态值。由于中间装置与CPU之间采用的是高速总线，因此CPU获取所有全部PHY芯片的状态值所用的时间几乎可以忽略不计，获取PHY状态值的操作不会对CPU的性能有显著影响，从而降低了对CPU资源的利用率。

在一个实施方式中：中间装置根据预定时间间隔，经由高速总线主动向CPU上报本地存储的PHY芯片的状态值。

具体地，中间装置创建定时器，每隔预定时间间隔向CPU发送所存储的全部PHY芯片的状态值。由于中间装置与CPU之间采用的是高速总线，因此CPU接收全部PHY芯片的状态值所用的时间几乎可以忽略不计，获取PHY状态值的操作不会对CPU的性能有显著影响，从而降低了对CPU资源的利用率。

通常情况下，CPU除了需要获取端口状态以外，还具有对PHY芯片其他寄存器的读写操作。由于中间装置已经接管SMI总线，这些读写操作可以通过中间装置间接访问PHY芯片。中间装置可以将这些读写操作透传到SMI总线上，CPU通过中间装置对PHY芯片的各个寄存器做读写操作。

在一个实施方式中，该方法还包括：

步骤104：经由高速总线接收CPU发送的PHY芯片读写访问请求。

在这里，中间装置经由高速总线接收CPU发送的PHY芯片读写访问请求。

步骤105：经由SMI总线将PHY芯片读写访问请求传送到PHY芯片。

在这里，中间装置经由SMI总线将PHY芯片读写访问请求传送到PHY芯片。PHY芯片基于PHY芯片读写访问请求完成相应的芯片数据读写操作。

图2为根据本发明一实施方式传送以太网PHY芯片状态的示意图。

如图2所示，该系统包括：CPU201、芯片状态传送装置202和n个PHY芯片2031、2032、2033…203n，n为自然数；其中CPU201通过高速总线204与芯片状态传送装置204连接，芯片状态传送装置204还通过SMI总线203与PHY芯片2031、2032、2033…203n连接。

芯片状态传送装置202，用于经由SMI总线203读取PHY芯片2031、2032、2033…203n，以获取PHY芯片2031、2032、2033…203n的状态值，并且本地存储PHY芯片2031、2032、2033…203n的状态值；

芯片状态传送装置202，还用于在接收到CPU按照预定时间间隔发出的芯片状态获取请求之后，经由高速总线204将本地存储的PHY芯片2031、2032、2033…203n的状态值发送到CPU；或者按照预定时间间隔，主动经由高速总线204将本地存储的PHY芯片2031、2032、2033…203n的状态值发送到CPU。

可见，本发明实施方式利用作为中间装置的芯片状态传送装置202来传送芯片状态，提高了CPU获取PHY芯片状态的效率。即使以太PHY芯片数目众多，CPU也可以一次性地快速获取所有的PHY芯片的状态，而不会对CPU性能有显著的影响。

图3为根据本发明一实施方式以太网PHY芯片状态的传送装置的结构图。在图3中，给出了图2中的芯片状态传送装置202的典型实施方式。

如图3所示，该装置202包括：

PHY芯片读取模块2021，用于经由SMI总线读取PHY芯片以获取PHY芯片的状态值；

状态值存储模块2022，用于存储PHY芯片的状态值；

状态值发送模块2023，用于经由高速总线将存储的PHY芯片的状态值发送到CPU。

在一个实施方式中：

状态值存储模块2022，还用于存储PHY芯片的地址以及PHY芯片的状态寄存器的偏移；

PHY芯片读取模块2021，用于基于PHY芯片的地址以及PHY芯片的状态寄存器的偏移，确定PHY芯片的状态寄存器的地址，并根据PHY芯片的状态寄存器的地址，按照预定时间间隔经由SMI总线访问PHY芯片的状态寄存器，以获取PHY芯片的状态值。

在一个实施方式中：

状态值发送模块2023，用于根据预定时间间隔，经由高速总线主动向CPU上报本地存储的PHY芯片的状态值；或根据预定时间间隔，经由高速总线被动向CPU提供本地存储的PHY芯片的状态值。

在一个实施方式中，还包括：

访问请求接收模块2024，用于经由高速总线接收CPU发送的PHY芯片读写访问请求；

访问请求传送模块2025，用于经由SMI总线将PHY芯片读写访问请求传送到PHY芯片。

在一个实施方式中：

高速总线包括：外围元件互连(PCI)总线；PCI-e总线；串行高级技术附件(SATA)总线；通用串行总线(USB)；RapidIO总线，等等。

应用本发明实施方式之后，经由SMI总线读取PHY芯片以获取PHY芯片的状态值；在本地存储所述PHY芯片的状态值；再经由高速总线将本地存储的PHY芯片的状态值发送到CPU。由此可见，中间装置获取及本地存储PHY芯片的状态值，CPU通过高速总线从中间装置快速获取PHY芯片的状态值，即使PHY芯片数目众多，也不会对CPU性能造成显著影响，因此降低了CPU资源的利用率。

以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (8)

1.一种以太网物理层PHY芯片状态的传送方法，其特征在于，该方法应用于在CPU与各个PHY芯片之间布置的中间装置，该中间装置通过高速总线与CPU连接，而且通过串行管理接口SMI总线与各个PHY芯片连接；所述中间装置存储各个PHY芯片的地址以及位于各个PHY芯片中的状态寄存器的偏移；该方法包括：

根据各个PHY芯片的地址以及位于各个PHY芯片中的各个状态寄存器的偏移确定各个状态寄存器的地址，经由SMI总线读取各个PHY芯片中的各个状态寄存器，以一次性地获取各个PHY芯片的状态值；

在中间装置的本地存储所述PHY芯片的状态值；

在中间装置的本地创建定时器，根据预定时间间隔经由高速总线主动向CPU上报所述本地存储的PHY芯片的状态值；或

CPU创建定时器，根据预定时间间隔经由高速总线主动获取所述本地存储的PHY芯片的状态值。

2.根据权利要求1所述的方法，其特征在于，所述获取各个PHY芯片的状态值包括：

按照预定时间间隔经由SMI总线访问所述各个PHY芯片的各个状态寄存器，以一次性地获取各个PHY芯片的状态值。

3.根据权利要求1所述的方法，其特征在于，该方法还包括：

经由高速总线接收CPU发送的PHY芯片读写访问请求；

经由SMI总线将所述PHY芯片读写访问请求传送到PHY芯片。

4.根据权利要求1-3中任一项所述的方法，其特征在于，所述高速总线包括：外围元件互连PCI总线、PCI-e总线、串行高级技术附件SATA总线、通用串行总线USB、RapidIO总线的一种。

5.一种以太网物理层PHY芯片状态的传送装置，其特征在于，该装置应用于在CPU与各个PHY芯片之间布置的中间装置，该中间装置通过高速总线与CPU连接，而且通过串行管理接口SMI总线与各个PHY芯片连接，所述中间装置存储各个PHY芯片的地址以及位于各个PHY芯片中的各个状态寄存器的偏移；该装置包括：

PHY芯片读取模块，用于根据各个PHY芯片的地址以及位于各个PHY芯片中的各个状态寄存器的偏移确定各个状态寄存器的地址，经由SMI总线读取各个PHY芯片的各个状态寄存器，以一次性地获取各个PHY芯片的状态值；

状态值存储模块，用于在中间装置的本地存储所述PHY芯片的状态值；

状态值发送模块，用于在中间装置的本地创建定时器，根据预定时间间隔经由高速总线主动向CPU上报所述本地存储的PHY芯片的状态值；或，使能CPU创建定时器，由CPU根据预定时间间隔经由高速总线主动获取所述本地存储的PHY芯片的状态值。

6.根据权利要求5所述的装置，其特征在于，

PHY芯片读取模块，具体用于按照预定时间间隔经由SMI总线访问所述各个PHY芯片的各个状态寄存器，以一次性地获取PHY芯片的状态值。

7.根据权利要求5所述的装置，其特征在于，还包括：

访问请求接收模块，用于经由高速总线接收CPU发送的PHY芯片读写访问请求；

访问请求传送模块，用于经由SMI总线将所述PHY芯片读写访问请求传送到PHY芯片。

8.根据权利要求5-7中任一项所述的装置，其特征在于，所述高速总线包括：外围元件互连PCI总线、PCI-e总线、串行高级技术附件SATA总线、通用串行总线USB、RapidIO总线的一种。