CN110968352A - 一种pcie设备的复位系统及服务器系统 - Google Patents

Abstract

本申请公开了一种PCIE设备的复位系统，包括设有扩展模块的Intel IO板，CPU，兼容IBM openpower CPU的控制模块。本申请通过兼容IBM openpower CPU的控制模块和设有Intel IO板上的扩展模块代替PCH实现对Intel IO板上的PCIE设备的复位，完成PCIE设备的初始化，使IBM openpower服务器可以复用Intel IO板，优化项目成本。本申请还公开了一种服务器系统，具有上述有益效果。

Description

一种PCIE设备的复位系统及服务器系统

技术领域

本申请涉及服务器领域，特别是涉及一种PCIE设备的复位系统及服务器系统。

背景技术

目前AI服务器盛行，需要大量GPU(Graphics Processing Unit，图形处理器)或FPGA(Field Programmable Gate Array，现场可编程逻辑门阵列)卡实现异构计算，单纯在主板上的PCIE(Peripheral Component Interconnect Express，高速串行计算机扩展总线标准)资源无法满足需求，需要单独设计IO板或IO箱进行PCIE的拓展。一般的，在PCIE设备上电以后，CPU(Central ProcessingUnit，中央处理器)侦测到power good信号及PCIE设备在位信号以后会发出reset信号对PCIE设备进行复位处理，主要是配置寄存器信息，使PCIE设备完成初始化，进入工作状态。

服务器主流CPU包括Intel的X86平台CPU和IBM的power&openpower平台CPU。在IBM的openpower服务器开发过程中，出于降低项目成本的考虑，需要复用Intel IO板，但是两家的CPU在PCIE reset功能的设计上有所不同，通过Intel IO板实现PCIE reset功能时，需要Intel X86架构特有的PCH芯片进行地址转换、控制、扩展等辅助操作，由于IBMopenpower CPU和PCH不兼容，这对IBM的openpower服务器复用Intel IO板造成了困难，目前还没有一种可以使IBM openpower架构的服务器复用Intel IO板卡的方案。

因此如何提供一种解决上述技术问题的方案是本领域技术人员目前需要解决的问题。

发明内容

本申请的目的是提供一种PCIE设备的复位系统，可以使IBM openpower服务器可以复用Intel IO板，优化项目成本；本申请的另一目的是提供一种包括上述复位系统的服务器系统。

为解决上述技术问题，本申请提供了一种PCIE设备的复位系统，包括设有扩展模块的Intel IO板，还包括：

CPU，用于监测power good信号及PCIE设备的在位信号，根据所述powergood信号及所述在位信号生成复位信号；

兼容IBM openpower CPU的控制模块，用于接收所述复位信号，根据所述复位信号生成目标复位信号，将所述目标复位信号发送至所述扩展模块；

所述扩展模块，用于将所述目标复位信号扩展成n路复位信号分别发送至所述Intel IO板上对应的PCIE插槽，以便对与所述PCIE插槽连接的PCIE设备执行复位操作，n为正整数。

优选的，所述控制模块为CPLD。

优选的，所述扩展模块为Buffer芯片。

优选的，所述CPU具体用于：

按预设间隔监测所述PCIE设备的在位信号。

优选的，所述CPU还用于：

判断是否存在新插入的PCIE设备；

若是，生成与所述新插入的PCIE设备对应的复位信号。

为解决上述技术问题，本申请还提供了一种服务器系统，包括如上文任意一项所述的复位系统，还包括PCIE设备。

优选的，所述服务器系统为IBM openpower服务器系统。

本申请提供了一种接口功能测试方法，本申请通过兼容IBM openpowerCPU的控制模块和设有Intel IO板上的扩展模块代替PCH实现对Intel IO板上的PCIE设备的复位，完成PCIE设备的初始化，使IBM openpower服务器可以复用Intel IO板，优化项目成本。本申请还提供了一种服务器系统，具有和上述PCIE设备的复位系统相同的有益效果。

附图说明

为了更清楚地说明本申请实施例中的技术方案，下面将对现有技术和实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本申请所提供的一种PCIE设备的复位系统的结构示意图；

图2为本申请所提供的另一种PCIE设备的复位系统的结构示意图。

具体实施方式

本申请的核心是提供一种PCIE设备的复位系统，可以使IBM openpower服务器可以复用Intel IO板，优化项目成本；本申请的另一核心是提供一种包括上述复位系统的服务器系统。

为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

在IBM的openpower服务器开发过程中，出于降低项目成本的考虑，需要复用IntelIO板，但是通过Intel IO板实现PCIE reset功能时，需要Intel X86架构特有的PCH(Platform Controller Hub，Intel公司的集成南桥)芯片进行地址转换、控制、扩展等辅助操作，由于IBM openpower CPU和PCH不兼容，这对IBM的openpower服务器复用Intel IO板时造成了困难。基于上述相关技术的种种问题，本申请通过以下几个实施例提供的新的PCIE设备的复位方案，能够达到使IBM openpower服务器可以复用Intel IO板，优化项目成本的目的。

下面对本申请所提供的一种PCIE设备的复位系统进行详细介绍。

请参照图1，图1为本申请所提供的一种PCIE设备的复位系统的结构示意图，该复位系统包括设有扩展模块3的Intel IO板，还包括：

CPU 1，用于监测power good信号及PCIE设备的在位信号，根据powergood信号及在位信号生成复位信号；

兼容IBM openpower CPU的控制模块2，用于接收复位信号，根据复位信号生成目标复位信号，将目标复位信号发送至扩展模块3；

扩展模块3，用于将目标复位信号扩展成n路复位信号分别发送至Intel IO板上对应的PCIE插槽，以便对与PCIE插槽连接的PCIE设备执行复位操作，n为正整数。

具体的，CPU 1具体可以指IBM openpower CPU或Intel的X86 CPU，在PCIE设备上电以后，CPU 1监测到power good信号及PCIE设备的在位信号后，会发出复位信号，以便对PCIE设备进行复位处理，主要是配置寄存器信息，使PCIE设备完成初始化，进入工作状态。可以理解的是，Intel IO板一般可以连接多个PCIE设备，CPU 1生成的复位信号与PCIE设备一一对应，CPU可以输出一组复位信号。

具体的，本申请中的控制模块2为兼容IBM openpower CPU的控制模块2，与CPU 1连接，接收CPU 1输出的复位信号，可以根据CPU 1输出的复位信号判断是否所有PCIE设备均在位，若所有PCIE设备均在位，向Intel IO板上的扩展模块3输出一个目标复位信号，以便扩展模块3将该目标复位信号扩展成多路，之后接给PCIE插槽，以同时复位各个PCIE设备。

可以理解的是，目前服务器市场上X86服务器占据90％的市场份额，openpower服务器暂时还比较小众，因此，在openpower服务器开发过程中，存在大量IBM openpower CPU复用Intel IO板的场景，因此，本申请对Intel IO板进行了相应改进。当CPU 1为IBMopenpower CPU时，由于本申请中的控制模块2可以与其兼容，因此，可以对IBM openpowerCPU的某一controller端口输出的一组复位信号进行逻辑控制，并在Intel IO板上设置扩展模块3，可以对控制模块2输出的复位信号进行扩展，从而代替PCH实现复位功能，使IBMopenpower CPU可以复用Intel IO板，降低项目成本。

本申请提供了一种接口功能测试方法，本申请通过兼容IBM openpowerCPU的控制模块和设有Intel IO板上的扩展模块代替PCH实现对Intel IO板上的PCIE设备的复位，完成PCIE设备的初始化，使IBM openpower服务器可以复用Intel IO板，优化项目成本。

请参照图2，图2为本申请所提供的另一种PCIE设备的复位系统的结构示意图，该PCIE设备的复位系统在上述实施例的基础上：

作为一种优选的实施例，控制模块2为CPLD(Complex ProgrammableLogicDevice，复杂可编程逻辑器件)。

具体的，控制模块2可选择CPLD，可以对IBM openpower CPU的E0 port输出的一组复位信号进行逻辑控制，实现简单。当然，除了可以选用CPLD还可以选用FPGA等控制器件，本申请对此不作具体的限定。

作为一种优选的实施例，扩展模块3为Buffer芯片。

具体的，扩展模块3可选择Buffer芯片，通过Buffer芯片进行对复位信号进行扩展，具体可以选择一个十六进制的Buffer芯片，可以保证目标复位信号输出的同步性，提高复位控制的可靠性。

作为一种优选的实施例，CPU 1具体用于：

按预设间隔监测PCIE设备的在位信号。

作为一种优选的实施例，CPU还用于：

判断是否存在新插入的PCIE设备；

若是，生成与新插入的PCIE设备对应的复位信号。

具体的，随着热插拔技术的广泛应用，存在不关闭服务器系统时新插入或拔出PCIE设备的操作，因此CPU 1按预设间隔监测PCIE设备的在位信号，若存在新插入的PCIE设备，则生成与该PCIE设备对应的复位信号，通过控制模块2和扩展模块3将该复位信号发送至该新插入的PCIE设备，以便对新插入的PCIE设备进行复位，从而提高本申请的可靠性和灵活性。

综上所述，本申请在硬件上，使用CPLD芯片进行逻辑控制和buffer芯片进行信号拓展，从而代替X86上PCH芯片实现的功能，软件上，通过对CPLD进行编程，实现对每一组PCIE复位信号的逻辑控制，使openpower服务器可以复用Intel X86平台的IO板卡，可以加快openpower项目开发速度及节约成本。

另一方面，本申请还提供了一种服务器系统，包括如上文任意一项的复位系统，还包括PCIE设备。

作为一种优选的实施例，服务器系统为IBM openpower服务器系统。

本申请所提供的一种服务器系统具有和上述复位系统相同的有益效果。

对于本申请所提供的一种服务器系统的介绍请参照上述实施例，本申请在此不再赘述。

还需要说明的是，在本说明书中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本申请。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本申请的精神或范围的情况下，在其他实施例中实现。因此，本申请将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (7)

1.一种PCIE设备的复位系统，其特征在于，包括设有扩展模块的Intel IO板，还包括：

CPU，用于监测power good信号及PCIE设备的在位信号，根据所述power good信号及所述在位信号生成复位信号；

兼容IBM openpower CPU的控制模块，用于接收所述复位信号，根据所述复位信号生成目标复位信号，将所述目标复位信号发送至所述扩展模块；

所述扩展模块，用于将所述目标复位信号扩展成n路复位信号分别发送至所述IntelIO板上对应的PCIE插槽，以便对与所述PCIE插槽连接的PCIE设备执行复位操作，n为正整数。

2.根据权利要求1所述的PCIE设备的复位系统，其特征在于，所述控制模块为CPLD。

3.根据权利要求1所述的PCIE设备的复位系统，其特征在于，所述扩展模块为Buffer芯片。

4.根据权利要求1所述的PCIE设备的复位系统，其特征在于，所述CPU具体用于：

按预设间隔监测所述PCIE设备的在位信号。

5.根据权利要求1-4任意一项所述的PCIE设备的复位系统，其特征在于，所述CPU还用于：

判断是否存在新插入的PCIE设备；

若是，生成与所述新插入的PCIE设备对应的复位信号。

6.一种服务器系统，其特征在于，包括如权利要求1-5任意一项所述的复位系统，还包括PCIE设备。

7.根据权利要求6所述的服务器系统，其特征在于，所述服务器系统为IBM openpower服务器系统。

Images