CN102609286A - 一种基于处理器控制的fpga配置程序远程更新系统及其方法 - Google Patents

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Abstract

本发明公开了一种基于处理器控制的FPGA配置程序远程更新系统及其方法，系统包括：处理器模块、FPGA模块、SPI存储器模块和缓冲器模块，处理器模块与SPI存储器模块相连，处理器模块与通讯接口相连，SPI存储器模块与FPGA模块相连，处理器模块还通过缓冲器模块与SPI存储器模块相连。当FPGA模有配置程序需要更新时，上位机或终端通过通讯接口和处理器模块将FPGA配置程序下载到SPI存储器模块中，在MasterSPI模式下，FPGA模块自动加载存储在SPI存储器模块中的配置程序。该系统及其方法可实现远程更新FPGA配置程序，并具有在非断电情况下在线更改配置程序的功能，特别适合现场应用。

Description

一种基于处理器控制的FPGA配置程序远程更新系统及其方法
技术领域
本发明涉及一种FPGA的配置系统及其方法，尤其是涉及一种基于处理器控制的远程更新FPGA配置程序的系统及实现方法。
背景技术
可编程逻辑器件在当今电子类产品的研发设计中，被广泛的使用。特别是现场可编程逻辑门阵列FPGA（Field Programmable Gate Array，现场可编程逻辑阵列）已经在许多产品设计场合替代专用的IC芯片。FPGA的优势在于超高速、丰富的逻辑资源以及用户可灵活配置的逻辑功能，适用于逻辑接口功能多种多样、灵活可变的场合。FPGA大多是基于SRAM结构的，当其正常工作时配置程序存储在SRAM（Static RAM）单元中。SRAM单元通常也被称为配置存储单元（Configuration RAM），由于SRAM掉电数据丢失的特性，因此FPGA的配置程序需存放在片外专用的PROM中。每次上电时，配置数据都必须重新加载到FPGA内部的RAM中，初始化工作完成后FPGA芯片才能正常工作，这就是通常所说的FPGA配置过程。
现有的FPGA配置方式主要有两种：一种是使用最基本配置方式，使用FPGA厂家提供的专用下载器将开发软件生成好的配置程序下载到板上PROM中去，该PROM一般为FPGA厂家指定的存储芯片，且与FPGA的专用配置管脚相连。PROM中的配置数据在每次上电时都会自动加载到FPGA芯片中去。另一种方式是在微处理器的系统中采用其它的非易失性存储器（如：E2PROM和Flash）来存储配置程序，通过连接到微处理器上的通讯接口去更新存储器中的配置程序。FPGA与的配置端口与微处理的I/O端口相连。每次上电，微处理器同FPGA的接口还要模拟FPGA的配置信号时序将存储器中的配置数据加载到FPGA的SRAM中去，从而达到配置FPGA数据的目的。
现有的FPGA配置方法主要有如下缺点：
一、第一种配置方式，也是最基本的配置方式，需要下载器和与之配套的开发软件，这种配置方式适合于试制阶段的实验调试，或是批量生产时烧写配置程序。专用的配置芯片成本较高，适用于FPGA功能相对稳定的情况下，该方式灵活性较差；
二、传统方式需将下载器连接到板上的插座，才能把配置程序下载到目标芯片中去，但大多数现场环境中，将机箱或是模块拆解开来比较困难，所以传统的加载配置程序的方式的应用很受限制；
三、在许多场合，系统希望能够实现对FPGA进行动态配置，甚至要求在系统运行状况下在线更改FPGA的功能。上述的两种方式显然都不合适，它们都需要在每次重启上电后，配置数据才会下载到FPGA中去。
四、有的产品设计中，采用CPU+FPGA系统架构，需要FPGA先启动运行，或是CPU和FPGA的启动运行互相没有依赖关系，第二种配置方式就不适用了。
发明内容
本发明的目的是提供一种基于处理器控制的FPGA配置程序远程更新系统及其方法，实现对FPGA器件的规格升级和系统更新等操作，解决了现有技术方法不灵活，现场升级困难、无法满足远程FPGA更新配置及在线更新等缺陷。
为了实现上述发明目的，本发明具体提供了一种基于处理器控制的FPGA配置程序远程更新系统的技术实现方案，一种基于处理器控制的FPGA配置程序远程更新系统，包括：处理器模块、FPGA模块、SPI（Serial Peripheral Interface，串行外围设备接口）存储器模块和缓冲器模块，处理器模块与SPI存储器模块相连，处理器模块与通讯接口相连，SPI存储器模块与FPGA模块相连，处理器模块还通过缓冲器模块与SPI存储器模块相连，通讯接口为处理器模块与上位机或终端通讯的接口装置，SPI存储器模块存储FPGA模块的配置程序，缓冲器模块用于导通或断开处理器模块与SPI存储器模块之间的连接，当FPGA模块有配置程序需要更新时，上位机或终端通过通讯接口和处理器模块将FPGA配置程序下载到SPI存储器模块中，在Master SPI模式下，FPGA模块自动加载存储在SPI存储器模块中的配置程序。
作为本发明一种基于处理器控制的FPGA配置程序远程更新系统技术方案的进一步改进，FPGA配置程序远程更新系统还包括SPI接口模块和JTAG（Joint Test Action Group，联合测试工作组）接口模块，SPI接口模块与SPI存储器模块相连，JTAG接口模块与FPGA模块相连，配置程序采用间接在系统编程模式通过FPGA模块的JTAG链为SPI存储器模块下载配置程序或者采用直接在系统编程模式通过外部的下载器直接为SPI存储器模块下载配置程序。
作为本发明一种基于处理器控制的FPGA配置程序远程更新系统技术方案的进一步改进，在处理器模块需要访问SPI存储器模块时，处理器模块控制缓冲器模块开通，FPGA模块的管脚处于高阻态；在其他时段，处理器模块控制缓冲器模块关断。
作为本发明一种基于处理器控制的FPGA配置程序远程更新系统技术方案的进一步改进，通过外部通讯接口输入并通过处理器模块写入SPI存储器模块的配置程序为.bit或是.bin格式。
作为本发明一种基于处理器控制的FPGA配置程序远程更新系统技术方案的进一步改进，在FPGA模块的PROG_B、OE、ROM_RST、ROM_WP管脚上连接有上拉电阻。
作为本发明一种基于处理器控制的FPGA配置程序远程更新系统技术方案的进一步改进，FPGA模块采用Xilinx支持Master SPI Mode（SPI主模式，Xilinx系列FPGA编程方式的一种）配置方式的芯片，SPI存储器模块采用非易失性存储器，通讯接口为以太网接口或USB接口或串行接口或无线接口，处理器模块通过内置SPI控制和接口模块或外接SPI控制和接口模块与SPI存储器模块相连。
本发明还另外具体提供了一种利用上述基于处理器控制的FPGA配置程序远程更新系统进行FPGA配置程序远程更新的方法的技术实现方案，一种基于处理器控制的FPGA配置程序远程更新方法，包括以下步骤：
S100：判断是否需要以远程更新方式更新SPI存储器模块中的配置程序，如果不需要，则FPGA模块以Master SPI模式加载SPI存储器模块中的配置程序；其中，Master SPI配置模式是FPGA的一种配置方式；
S101：如果需要以远程更新方式更新，则处理器模块首先通过通讯接口与上位机或终端建立连接，处理器模块开通缓冲器模块，处理器模块通过缓冲器模块访问SPI存储器模块；
S102：处理器模块通过控制FPGA模块的相应管脚使所有的I/O管脚呈高阻态，防止FPGA模块对写入过程产生干扰；
S103：处理器模块将外部的通讯接口传输来的配置程序写入SPI存储器模块中；
S104：配置程序写入成功后，处理器模块发出信号关断缓冲器模块，断开处理器模块与SPI存储器模块的连接，并释放对FPGA模块相应管脚的控制，FPGA模块自动加载存储在SPI存储器模块中的配置程序。
作为本发明一种基于处理器控制的FPGA配置程序远程更新方法技术方案的进一步改进，FPGA配置程序远程更新方法还包括在处理器模块访问SPI存储器模块时，先对SPI存储器模块进行复位操作的步骤。
作为本发明一种基于处理器控制的FPGA配置程序远程更新方法技术方案的进一步改进，在处理器模块向SPI存储器模块加载配置程序后，处理器模块通过控制FPGA模块的PROG_B管脚启动FPGA模块配置程序的重新加载过程。
作为本发明一种基于处理器控制的FPGA配置程序远程更新方法技术方案的进一步改进，在处理器模块未执行向SPI存储器模块写入配置程序操作的时段，FPGA模块的PROG_B、OE和ROM_RST管脚为高电平状态，ROM_WP管脚为低电平。
通过实施上述本发明一种基于处理器控制的FPGA配置程序远程更新系统及其方法的技术方案，具有以下技术效果：
（1）FPGA配置程序远程更新系统可以通过外部通讯接口更新内部FPGA配置存储器中的配置程序，避免拆卸设备或模块，具有实时在线更新的优点；
（2）同时还省去了专用的下载器和开发软件，适合现场环境下的FPGA系统维护、调试和更新；
（3）在CPU加载配置程序之后，可不用重上电或重启，便可实现FPGA重新配置，实现了FPGA在线配置程序更新；
（4）有效地提高了FPGA系统更新配置的效率和灵活性。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明基于处理器控制的FPGA配置程序远程更新系统一种具体实施方式的结构原理图。
图2是本发明基于处理器控制的FPGA配置程序远程更新系统一种具体实施方式采用Master SPI配置模式的基本配置电路原理图。
图3是本发明基于处理器控制的FPGA配置程序远程更新系统一种具体实施方式在间接在系统配置模式下的电路原理图。
图4是本发明基于处理器控制的FPGA配置程序远程更新系统一种具体实施方式在Master SPI配置模式下的上电配置时序图。
图5是本发明基于处理器控制的FPGA配置程序远程更新系统一种具体实施方式的系统结构框图。
图6是本发明基于处理器控制的FPGA配置程序远程更新系统一种具体实施方式的电路原理图。
图7是本发明基于处理器控制的FPGA配置程序远程更新方法一种具体实施方式的程序流程图。
图8是本发明基于处理器控制的FPGA配置程序远程更新方法一种具体实施方式.mcs格式配置程序界面的示意图。
图9是本发明基于处理器控制的FPGA配置程序远程更新方法一种具体实施方式.bit格式配置程序界面的示意图。
图10是本发明基于处理器控制的FPGA配置程序远程更新方法一种具体实施方式.bin格式配置程序界面的示意图。
图中：1-处理器模块，2-FPGA模块，3-SPI存储器模块，4-缓冲器模块，5-SPI接口模块，6-JTAG接口模块，7-通讯接口，8-上位机或终端。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
如附图1至10所示，给出了本发明一种基于处理器控制的FPGA配置程序远程更新系统及其方法应用于轨道交通领域的具体实施例，下面结合附图和具体实施例对本发明作进一步说明。
本发明具体实施方式主要针对Xilinx公司系列产品中能够支持Master SPI配置模式的FPGA芯片产品。FPGA配置程序远程更新系统在原有Master SPI配置模式电路基础进行改进，改进以后的电路兼容原有配置电路的功能，不会对其造成影响，还具有新的特性。每次系统上电，FPGA模块2都会以基本的Master SPI配置方式加载配置程序，只是在有需要的时候才会执行更新SPI存储器模块3中配置程序的操作。
如附图1和附图5所示的一种基于处理器控制的FPGA配置程序远程更新系统的具体实施方式，包括：处理器模块1（CPU）、FPGA模块2、SPI存储器模块3和缓冲器模块4（Buffer），处理器模块1与SPI存储器模块3相连，处理器模块1与通讯接口7相连， SPI存储器模块3与FPGA模块2相连，处理器模块1还通过缓冲器模块4与SPI存储器模块3相连，通讯接口7为处理器模块1与上位机或终端8通讯的接口装置，SPI存储器模块3存储FPGA模块2的配置程序，缓冲器模块4用于导通或断开处理器模块1与SPI存储器模块3之间的连接，当FPGA模块2有配置程序需要更新时，上位机或终端8通过通讯接口7和处理器模块1将FPGA配置程序下载到SPI存储器模块3中；在Master SPI模式下，FPGA模块2自动加载存储在SPI存储器模块3中的配置程序。其中的FPGA模块2采用Xilinx公司的Spartan-3AN系列FPGA芯片。如附图1所示，虚线框中表示一个有具体功能的内部系统模块，设计人员或服务人员在需要更新系统内的FPGA模块2功能时，不用打开这个系统模块，可以利用外部的通讯接口，如：USB接口、以太网接口、串口等等，将FPGA配置程序下载到目标芯片中去，从而实现FPGA远程升级系统的目的。而且下载操作没有使用FPGA厂商的专用下载器，只需要一台作为上位机或终端的PC机及一根通讯线缆，或者仅需一台PC机即可，极大的提高了便利性，特别适合现场的基于FPGA芯片的更新和调试工作。
FPGA配置程序远程更新系统还进一步包括SPI接口模块5和JTAG接口模块6，SPI接口模块5与SPI存储器模块3相连，JTAG接口模块6与FPGA模块2相连，配置程序采用间接在系统编程模式通过FPGA模块2的JTAG链为SPI存储器模块3下载配置程序或者采用直接在系统编程模式通过外部的下载器直接为SPI存储器模块3下载配置程序。如附图6所示为Xilinx FPGA Master SPI配置模式原理图，图中描述为Xilinx推荐的Master SPI模式典型原理图。图中用于存储配置程序的SPI存储器模块3选用Atmel的AT45DB161D型芯片作为SPI Flash。该芯片存储容量为16Mbit；供电电压范围是2.5～3.6V，最高时钟频率66MHz，支持多种擦写模式。图中有两处插座X1和X2，设计人员可使用下载器连接到这两处插座，将配置程序烧写入SPI存储器模块3中。在实际应用中，根据选择连接的插座不同在电路的配置和下载软件的设置上也应做相应的调整。该电路可分为两个部分，虚线框中部分为FPGA模块2在选择Master SPI配置模式的基本应用电路图，配置程序可通过如附图3所示的间接在系统编程（Indirect In-System SPI Programming）的方式，即通过FPGA模块2的JTAG链为SPI存储器编程。该种编程方式对于Spartan-3AN系列器件不适用。因为Spartan-3AN内部有ISF，内部有ISF的FPGA芯片只支持直接在系统编程（Direct In-system SPI Programming）方式，即通过图中X2接口利用下载器对SPI存储器模块3进行直接编程，该编程方式对于所有支持Master SPI配置模式的FPGA器件都适用。实线框部分为缓冲器模块4（Buffer），缓冲器模块4采用两片74LVC2G125DP总线缓冲器芯片。缓冲器模块4将用于存储配置程序的SPI存储器模块3通过缓冲器模块4挂到处理器模块1上，处理器模块1可以方便的访问SPI存储器模块3。实际操作中，处理器模块1只是完成一个将通讯接口7传输来的配置程序写入SPI存储器模块3的操作过程。需要说明的是，缓冲器模块4的作用是用来隔离处理器模块1与SPI存储器模块3之间的联系，在处理器模块1需要访问SPI存储器模块3时缓冲器模块4才会打开，其他时段，缓冲器模块4都是关断的，而缓冲器模块4的通断是由处理器模块1来控制的。这样做，主要是防止在FPGA模块2从SPI存储器模块3中下载配置程序时，处理器模块1会对其有干扰。同理，处理器模块1访问SPI存储器模块3时，也需要避免FPGA模块2对这一过程造成影响，这可以通过控制FPGA模块2的PROG_B管脚来实现目的。
为了进一步降低FPGA模块2和处理器模块1分别与SPI存储器模块3通讯时，它们之间的相互干扰问题。在处理器模块1需要访问SPI存储器模块3时，处理器模块1控制缓冲器模块4开通，FPGA模块2的管脚处于高阻态；在其他时段，处理器模块1控制缓冲器模块4关断。具体连接如图2所示，该问题是通过控制FPGA模块2的PROG_B和OE管脚来解决的。在处理器模块1访问SPI存储器模块3时，拉低PROG_B、OE管脚，使能Buffer，FPGA所有管脚呈高阻态；当处理器模块1向SPI存储器模块3烧写程序结束后，PROG_B、OE管脚释放或拉高，关断缓冲器模块4即断开处理器模块1与SPI存储器模块3的联系，PROG_B由低到高的跳变会启动FPGA模块2自动加载配置程序。一般公司内部模块产品面板上都留有与处理器模块1通讯的接口，设计人员只需要准备好配置程序，通过这些接口便可以很方便的在线更新板上FPGA功能。在每次对SPI存储器模块3进行访问时，出于可靠性的考虑最好将其复位一次，防止“卡死”情况发生。在处理器模块1加载完配置程序之后，可不用重上电或重启，只需控制FPGA模块2的PROG_B管脚便可实现FPGA模块2重新配置的目的。处理器模块1控制整个更新配置程序和FPGA模块2重新加载配置程序的过程，如果操作意外失败，可重新配置一次，保证设计的可靠性。另外，在处理器模块1不执行烧写配置程序操作的时间段，PROG_B、OE、ROM_RST管脚要保证为高电平状态，ROM_WP管脚为低电平，这样是为了保证其它电路正常工作，不受干扰，以上管脚都应加4.7K上拉电阻处理。
其中，将Xilinx Spartan-3AN系列FPGA芯片的管脚配置情况说明如下：
（1）M[2:0]：输入引脚，模式选择管脚，用来定义FPGA芯片的配置模式。
M[2:0]=001：SPI主模式；
   M[2:0]=011：内部SPI模式；
   M[2:0]=101：JTAG模式。
（2）VS [2:0]：输入引脚，用于确定FPGA芯片发出哪条SPI Flash 命令来启动读操作以及在FPGA芯片预期收到来自SPI存储器模块3的有效数据之前需要插入的虚拟字节数。
VS [2:0]=101（0X03）：读；
VS [2:0]=111（0X0b）：快速读；
VS [2:0]=110（0Xe8）：读阵列。
（3）DONE：FPGA芯片配置过程中，DONE引脚输出低电平，正确配置结束后，FPGA芯片可以驱动该引脚输出高电平，也可以使其“浮高”（在生成配置程序前，ISE软件General Options选项中置时选择），对于后一种情况，需在该引脚上加上拉电阻，在芯片内部或外部均可，推荐做法是无论内部是否有上拉电阻，外部都加一个上拉电阻。
（4）PROG_B：FPGA芯片的异步控制输入信号。将其拉低，复位FPGA芯片，初始化配置寄存器，释放即开始FPGA芯片配置过程。FPGA芯片上电时，内部复位电路会将该引脚拉低一段时间然后释放。若外部驱动该引脚持续拉低，则FPGA芯片的所有I/O管脚处于高阻态，至到释放配置才会开始,否则FPGA芯片的I/O管脚会一直处于高阻态。
（5）INIT_B：配置过程中有多种功能：上电后，FPGA芯片驱动INIT_B为低表明清空内部配置寄存器，待其返回为高时采集M[2:0]管脚上的信息，并开始配置过程；配置过程中，若出现错误，INIT_B管脚输出低电平，指示配置不成功。配置过程中，INIT_B是双向的OD门，内部有可选择的上拉电阻，配置结束后可作为通用I/O来使用。
如附图4所示为FPGA模块2上电配置时序图。FPGA模块2上电后，内部复位电路会将PROG_B管脚拉低，复位FPGA模块2，初始化配置寄存器。PROG_B管脚释放即开始FPGA模块2配置过程。若外部驱动该引脚持续拉低，则FPGA模块2的所有I/O管脚处于高阻态，至到释放PROG_B管脚配置过程才会开始，否则FPGA模块2的I/O管脚会一直处于高阻态。PROG_B管脚释放后，FPGA模块2立刻驱动INIT_B为低，此时表明开始清空内部配置寄存器，待其返回为高时FPGA模块2采集M[2:0]、VS[2:0]管脚上的信息，开始启动配置过程（startup），下载数据流（bitstream）。期间若出现CRC校验错误，INIT_B管脚输出低电平，表明配置不成功。配置过程中，INIT_B是双向的OD门，内部有可选择的上拉电阻，配置结束后可作为通用I/O来使用。配置过程结束后，FPGA模块2驱动DONE管脚输出高电平，表明配置成功，在整个配置过程中，DONE管脚输出低电平信号。
需要指出一点，每次上电时，FPGA模块2还是按基本的Master SPI模式进行，并不会每次都按上述情况进行配置。每次系统上电稳定后，处理器模块1访问SPI存储器模块3的这部分电路功能默认是不工作的，只有当有需要更新FPGA模块2的配置程序时，处理器模块1才会激活这部分电路功能。因此，上述程序配置过程只适用于需要更新FPGA系统功能的时候才向SPI存储器模块3中写入新的配置文件。在其它正常情况下，FPGA模块2上电还是以Master SPI模式进行配置。
通过外部通讯接口7输入并通过处理器模块1写入SPI存储器模块3的配置程序为.bit或是.bin格式。FPGA开发软件可根据配置模式的不同生成多种格式的配置程序，开发人员可根据应用情况不同来选择。FPGA模块2在选择Master SPI模式下，经由专用下载器烧写入SPI存储器模块3中的是.mcs格式的配置程序，而通过处理器模块1直接写入SPI存储器模块3中的配置程序是.bit或.bin格式的，它们都可以由ISE开发软件直接生成。.mcs、.bit和.bin格式配置程序以二进制格式打开后分别如图8、9、10所示，通过比较可知.bit文件格式相比.bin格式只是在文件头部加入了时间和版本号的信息，其余部分两者完全一致。但实际上这些信息并不影响FPGA模块2的正确配置，一样可以下载到SPI存储器模块3中用于配置。可知Xilinx USB下载器处理过程不是简单的将.mcs文件搬移到SPI存储器模块3中去，而是将其转换成.bin文件后再写入SPI存储器模块3中的。
FPGA模块2进一步采用Xilinx支持Master SPI Mode配置方式的芯片。SPI存储器模块3采用非易失性存储器（SPI Flash），另外也可以通过U盘、SD卡等被动方式将配置程序录入。处理器模块1处理器可以是任意处理器（包括CPU、DSP、FPGA等）。通讯接口7进一步包括但不限于以太网接口或USB接口或串行接口或无线接口（如：WIFI、3G、蓝牙等方式）等所有能与内部处理器模块1进行数据交换的通信接口。处理器模块1通过内置SPI控制和接口模块或外接SPI控制和接口模块与SPI存储器模块3相连。在本发明具体实施方式当中，用于存储配置程序的SPI存储器模块3采用SPI Flash芯片，实际应用中FPGA模块2有多种配置模式，也对应于多种不同类型的配置芯片，只要处理器模块1能够访问这类配置芯片，就都可以实现本发明的技术目的。
一种基于处理器控制的FPGA配置程序远程更新方法的具体实施方式，包括以下步骤：
S100：判断是否需要以远程更新方式更新SPI存储器模块3中的配置程序，如果不需要，则FPGA模块2以Master SPI模式加载SPI存储器模块3中的配置程序；
S101：如果需要以远程更新方式更新，则处理器模块1首先通过通讯接口7与上位机或终端建立连接，处理器模块1开通缓冲器模块4，处理器模块1通过缓冲器模块4访问SPI存储器模块3；
S102：处理器模块1通过控制FPGA模块2的相应管脚使所有的I/O管脚呈高阻态，防止FPGA模块2对写入过程产生干扰；
S103：处理器模块1将外部的通讯接口7传输来的配置程序写入SPI存储器模块3中；
S104：配置程序写入成功后，处理器模块1发出信号关断缓冲器模块4，断开处理器模块1与SPI存储器模块3的连接，并释放对FPGA模块2相应管脚的控制，FPGA模块2自动加载存储在SPI存储器模块3中的配置程序。
FPGA配置程序远程更新方法还进一步包括在处理器模块1访问SPI存储器模块3时，先对SPI存储器模块3进行复位操作的步骤。
在处理器模块1向SPI存储器模块3加载配置程序后，处理器模块1进一步通过控制FPGA模块2的PROG_B管脚启动FPGA模块2配置程序的重新加载过程。
在处理器模块1未执行向SPI存储器模块3写入配置程序操作的时段，FPGA模块2的PROG_B、OE和ROM_RST管脚进一步为高电平状态，ROM_WP管脚为低电平。
本发明具体实施方式所描述的FPGA配置程序远程更新系统及其方法在FPGA Master SPI基本配置电路的基础之上进行改进和设计改进，实现成本低，相比基本配置电路所能实现的功能作用却是显见的。原先基本的配置模式电路在下载或更新配置程序时，需通过板上的专用连接器插头，使用原厂的下载器和配套开发软件，才能完成。在程序升级更新过程中要断电并拆卸模块或机壳，下载完毕后还得重启。尤其是在一些现场环境中或是有在线状况下动态更新的FPGA功能要求的情况下，以往的电路设计就不适用了。改进后的系统可将事先生成好的配置程序由外部的通讯接口输入，处理器将其送入配置芯片中，整个过程由处理器控制，无需原厂的下载器和开发软件，系统也不必断电和拆开模块或机壳，特别适用于现场环境和有在线更新FPGA功能的情况下使用。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同替换、等效变化及修饰，均仍属于本发明技术方案保护的范围内。 

Claims (10)

1.一种基于处理器控制的FPGA配置程序远程更新系统，其特征在于，包括：处理器模块（1）、FPGA模块（2）、SPI存储器模块（3）和缓冲器模块（4），所述的处理器模块（1）与SPI存储器模块（3）相连，所述的处理器模块（1）与通讯接口（7）相连，所述的SPI存储器模块（3）与FPGA模块（2）相连，所述的处理器模块（1）还通过缓冲器模块（4）与SPI存储器模块（3）相连，所述的通讯接口（7）为处理器模块（1）与上位机或终端通讯的接口装置，SPI存储器模块（3）存储FPGA模块（2）的配置程序，缓冲器模块（4）用于导通或断开处理器模块（1）与SPI存储器模块（3）之间的连接，当FPGA模块（2）有配置程序需要更新时，上位机或终端通过通讯接口（7）和处理器模块（1）将FPGA配置程序下载到SPI存储器模块（3）中，在Master SPI模式下，FPGA模块（2）自动加载存储在SPI存储器模块（3）中的配置程序。
2.根据权利要求1所述的一种基于处理器控制的FPGA配置程序远程更新系统，其特征在于：所述的FPGA配置程序远程更新系统还包括SPI接口模块（5）和JTAG接口模块（6），所述的SPI接口模块（5）与SPI存储器模块（3）相连，所述的JTAG接口模块（6）与FPGA模块（2）相连，配置程序采用间接在系统编程模式通过FPGA模块（2）的JTAG链为SPI存储器模块（3）下载配置程序或者采用直接在系统编程模式通过外部的下载器直接为SPI存储器模块（3）下载配置程序。
3.根据权利要求1或2所述的一种基于处理器控制的FPGA配置程序远程更新系统，其特征在于：在处理器模块（1）需要访问SPI存储器模块（3）时，处理器模块（1）控制缓冲器模块（4）开通，FPGA模块（2）的管脚处于高阻态；在其他时段，处理器模块（1）控制缓冲器模块（4）关断。
4.根据权利要求3所述的一种基于处理器控制的FPGA配置程序远程更新系统，其特征在于：通过外部通讯接口（7）和处理器模块（1）下载到SPI存储器模块（3）的配置程序为.bit或是.bin格式。
5.根据权利要求4所述的一种基于处理器控制的FPGA配置程序远程更新系统，其特征在于：在所述FPGA模块（2）的PROG_B、OE、ROM_RST、ROM_WP管脚上连接有上拉电阻。
6.根据权利要求1、2、4、5中任一权利要求所述的一种基于处理器控制的FPGA配置程序远程更新系统，其特征在于：所述的FPGA模块（2）采用Xilinx支持Master SPI Mode配置方式的芯片，所述的SPI存储器模块（3）采用非易失性存储器，所述的通讯接口（7）为以太网接口或USB接口或串行接口或无线接口，所述处理器模块（1）通过内置SPI控制和接口模块或外接SPI控制和接口模块与SPI存储器模块（3）相连。
7.一种利用权利要求1或2所述基于处理器控制的FPGA配置程序远程更新系统进行FPGA配置程序远程更新的方法，其特征在于，包括以下步骤：
S100：判断是否需要以远程更新方式更新SPI存储器模块（3）中的配置程序，如果不需要，则FPGA模块（2）以Master SPI模式加载SPI存储器模块（3）中的配置程序；
S101：如果需要以远程更新方式更新，则处理器模块（1）首先通过通讯接口（7）与上位机或终端建立连接，处理器模块（1）开通缓冲器模块（4），处理器模块（1）通过缓冲器模块（4）访问SPI存储器模块（3）；
S102：处理器模块（1）通过控制FPGA模块（2）的相应管脚使所有的I/O管脚呈高阻态，防止FPGA模块（2）对写入过程产生干扰；
S103：处理器模块（1）将外部的通讯接口（7）传输来的配置程序写入SPI存储器模块（3）中；
S104：配置程序写入成功后，处理器模块（1）发出信号关断缓冲器模块（4），断开处理器模块（1）与SPI存储器模块（3）的连接，并释放对FPGA模块（2）相应管脚的控制，FPGA模块（2）自动加载存储在SPI存储器模块（3）中的配置程序。
8.根据权利要求7所述的一种基于处理器控制的FPGA配置程序远程更新方法，其特征在于：所述的FPGA配置程序远程更新方法还包括在处理器模块（1）访问SPI存储器模块（3）时，先对SPI存储器模块（3）进行复位操作的步骤。
9.根据权利要求8所述的一种基于处理器控制的FPGA配置程序远程更新方法，其特征在于：在所述的处理器模块（1）向SPI存储器模块（3）加载配置程序后，处理器模块（1）通过控制FPGA模块（2）的PROG_B管脚启动FPGA模块（2）配置程序的重新加载过程。
10.根据权利要求9所述的一种基于处理器控制的FPGA配置程序远程更新方法，其特征在于：在处理器模块（1）未执行向SPI存储器模块（3）写入配置程序操作的时段，FPGA模块（2）的PROG_B、OE和ROM_RST管脚为高电平状态，ROM_WP管脚为低电平。
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