CN105930284A - 一种fpga加载的方法和设备 - Google Patents

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    • G06F13/102Program control for peripheral devices where the programme performs an interfacing function, e.g. device driver

Abstract

本发明涉及电子技术领域,特别涉及一种FPGA加载的方法和设备,用以解决现有技术中存在的FPGA进行加载后会一直占用与配置芯片之间的SPI总线,无法对时钟频率进行调整的问题。本发明实施例微处理器在确定FPGA加载失败后,控制串行外设接口SPI总线开关导通微处理器与配置芯片之间的SPI总线,并断开FPGA与配置芯片之间的SPI总线;降低配置芯片中FPGA加载使用的FPGA程序文件中的时钟频率。由于本发明实施例微处理器可以控制SPI总线开关导通微处理器与配置芯片之间的SPI总线,从而可以在FPGA加载失败后通过SPI总线降低时钟频率。

Description

一种FPGA加载的方法和设备
技术领域
[0001]本发明涉及电子技术领域,特别涉及一种FPGA加载的方法和设备。
背景技术
[0002] FPGA(FieId-ProgrammabIe Gate Array,现场可编程门阵列)是一种主流的控制芯片,具有性能稳定,集成度高的优点。FPGA可以完成的功能由用户编写的FPGA程序文件决定。
[0003]用户在电脑上编写FPGA程序文件后,将FPGA程序文件通过USB接口传送给微处理器。微处理器将FPGA程序文件通过SPI(Serial Peripheral Interface,串行外设接口)总线烧写入配置芯片中。FPGA同样通过SPI总线加载配置芯片中的FPGA程序文件。
[0004]在一些应用场合,对系统开机时间要求比较高,所以SPI加载的时钟频率会比较高(SPI加载的时钟频率越高,开机时间越短)。而时钟频率越高,系统的稳定性会越低。但是目前FPGA进行加载后,会一直占用与配置芯片之间的SPI总线,无法对时钟频率进行调整。
[0005] 综上所述,目前FPGA进行加载后会一直占用与配置芯片之间的SPI总线,无法对时钟频率进行调整。
发明内容
[0006]本发明提供一种FPGA加载的方法和设备,用以解决现有技术中存在的FPGA进行加载后会一直占用与配置芯片之间的SPI总线,无法对时钟频率进行调整的问题。
[0007]本发明实施例提供的一种升级现场可编程门阵列FPGA加载的方法,该方法包括:
[0008]微处理器在确定FPGA加载失败后,控制串行外设接口 SPI总线开关导通所述微处理器与配置芯片之间的SPI总线,并断开所述FPGA与所述配置芯片之间的SPI总线;
[0009] 所述微处理器降低所述配置芯片中所述FPGA加载使用的FPGA程序文件中的时钟频率,并控制SPI总线开关断开所述微处理器与配置芯片之间的SPI总线,导通所述FPGA与所述配置芯片之间的SPI总线;
[0010] 所述微处理器控制FPGA重新加载。
[0011]由于本发明实施例微处理器可以控制SPI总线开关导通所述微处理器与配置芯片之间的SPI总线,从而可以在FPGA加载失败后通过SPI总线降低时钟频率,在保证加载时间的同时又兼顾系统的稳定性。
[0012]本发明实施例提供的一种升级现场可编程门阵列FPGA加载的设备,该设备包括:微处理器,SPI总线控制开关,FPGA和配置芯片;
[0013]微处理器,用于在确定FPGA加载失败后,控制串行外设接口 SPI总线开关导通所述微处理器与配置芯片之间的SPI总线,并断开所述FPGA与所述配置芯片之间的SPI总线;降低所述配置芯片中所述FPGA加载使用的FPGA程序文件中的时钟频率,并控制SPI总线开关断开所述微处理器与配置芯片之间的SPI总线,导通所述FPGA与所述配置芯片之间的SPI总线;控制FPGA重新加载。
附图说明
[0014]为了更清楚地说明本发明实施例中的技术方案,下面将对实施例描述中所需要使用的附图作简要介绍,显而易见地,下面描述中的附图仅仅是本发明的一些实施例,对于本领域的普通技术人员来讲,在不付出创造性劳动性的前提下,还可以根据这些附图获得其他的附图。
[0015]图1为本申请实施例FPGA加载的方法流程示意图;
[0016]图2为本发明实施例FPGA加载的方法整体流程图;
[0017]图3为本发明实施例FPGA加载的设备结构示意图;
[0018]图4为本发明实施例FPGA加载的系统结构示意图。
具体实施方式
[0019]微处理器在确定FPGA加载失败后,控制串行外设接口 SPI总线开关导通所述微处理器与配置芯片之间的SPI总线,并断开所述FPGA与所述配置芯片之间的SPI总线;降低所述配置芯片中所述FPGA加载使用的FPGA程序文件中的时钟频率,并控制SPI总线开关断开所述微处理器与配置芯片之间的SPI总线,导通所述FPGA与所述配置芯片之间的SPI总线;控制FPGA重新加载。由于本发明实施例微处理器可以控制SPI总线开关导通所述微处理器与配置芯片之间的SPI总线,从而可以在FPGA加载失败后通过SPI总线降低时钟频率,在保证加载时间的同时又兼顾系统的稳定性。
[0020]为了使本发明的目的、技术方案和优点更加清楚,下面将结合附图对本发明作进一步地详细描述,显然,所描述的实施例仅仅是本发明一部份实施例,而不是全部的实施例。基于本发明中的实施例,本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例,都属于本发明保护的范围。
[0021]如图1所示,本申请实施例FPGA加载的方法包括:
[0022] 步骤100、微处理器在确定FPGA加载失败后,控制SPI总线开关导通所述微处理器与配置芯片之间的SPI总线,并断开所述FPGA与所述配置芯片之间的SPI总线;
[0023] 步骤101、所述微处理器降低所述配置芯片中所述FPGA加载使用的FPGA程序文件中时钟频率,并控制SPI总线开关断开所述微处理器与配置芯片之间的SPI总线,导通所述FPGA与所述配置芯片之间的SPI总线;
[0024] 步骤102、所述微处理器控制FPGA重新加载。
[0025] 微处理器可以通过控制SPI总线开关控制信号控制SPI总线的导通情况。微处理器可以控制SPI总线处于两种工作模式下:
[0026] —、加载模式
[0027]加载模式下,FPGA使用SPI总线从配置芯片中加载FPGA程序文件。在这种模式下,微处理器控制SPI总线开关,使FPGA与配置芯片之间的SPI总线导通,微处理器与配置芯片之间的串行外设接口 SPI总线断开。FPGA可以通过SPI总线从配置芯片中加载FPGA程序文件。
[0028]实际应用中,SPI总线开关可以具有一个控制引脚,当微处理器向控制引脚输出低电平或高电平时,FPGA与配置芯片之间的SPI总线导通,微处理器与配置芯片之间的串行外设接口 SPI总线断开。
[0029] 二、升级模式
[0030]升级模式下,微处理器利用SPI总线向配置芯片中烧写升级使用的FPGA程序文件。在这种模式下,微处理器控制SPI总线开关,使FPGA与配置芯片之间的SPI总线断开,微处理器与配置芯片之间的串行外设接口 SPI总线导通。用户可以将升级使用的FPGA程序文件通过微处理器与配置芯片之间的SPI总线烧写入配置芯片。在升级模式下,本发明实施例微处理器在收到来自控制设备的升级指令,控$映1总线进入升级模式。即控制设备(如电脑)主动申请升级FPGA程序文件,向微处理器发出升级指令。微处理器可以通过USB(UniVersalSerial Bus,通用串行总线)从控制设备接收升级使用的FPGA程序文件,并把升级使用的FPGA程序文件通过SPI总线传送给配置芯片。当微处理器确定FPGA程序文件已经成功传送给配置芯片后,可以调整SPI总线回到加载模式,并通过图中的复位线控制FPGA加载升级使用的FPGA程序文件。
[0031]本发明实施例的微处理器可以是具有控制功能和多个I/O引脚资源的处理器芯片,例如单片机。
[0032]本发明实施例的配置芯片可以是可以反复编程并且掉电数据不丢失的存储芯片,例如E2PROM芯片,Fl ash (闪存)芯片。
[0033] 本发明实施例微处理器在FPGA需要进行加载时,控制SPI总线开关断开所述微处理器与配置芯片之间的SPI总线,导通所述FPGA与所述配置芯片之间的SPI总线,这样可以使FPGA读取配置芯片中的FPGA程序文件进行加载。
[0034] 可选的,微处理器可以在所述FPGA加载所述FPGA程序文件后,检测设定时长内FPGA的状态标志是否变为加载完成,若在设定时长内FPGA的状态标志未变为加载完成,则确定FPGA加载失败;否则,确定FPGA加载成功。
[0035]在实施中,FPGA与微处理器之间还有一个加载成功信号线,该信号线默认状态为低电平。当FPGA加载成功时,会向该信号线输出一个上升沿,即表示状态标志变为加载完成。
[0036]用户可以设定一个固定时长(如Is),当控制FPGA主动加载FPGA程序文件后,检测加载成功信号线,若识别到高电平,则加载成功;若没有识别到,则加载失败。
[0037] 可选的,微处理器降低所述配置芯片中所述FPGA加载使用的FPGA程序文件中时钟频率时,从所述配置芯片中读取所述FPGA程序文件中的配置信息;降低所述配置信息中的时钟频率,并将所述配置信息写入所述配置芯片的所述FPGA程序文件中。
[0038]比如微处理器从配置芯片中读取与时钟频率有关系的sector(扇区)内容,并将读取到的内容存储到RAM(Random Access Memory,随机存取存储器)中,并修改RAM中关于时钟频率的配置信息,使得加载时钟频率降低。之后将RAM中的信息写入所述配置芯片的所述FPGA程序文件中。
[0039]其中,FPGA程序文件中包括加载需要的配置信息、FPGA功能代码等。
[0040]配置信息包括时钟频率、加载模式、总线宽度、总线时钟频率、是否加密等信息。
[0041]在实施中,微处理器将所述配置信息写入所述配置芯片的所述FPGA程序文件之前,还可以先清空所述配置芯片中的所述FPGA程序文件中的配置信息,之后将所述配置信息写入所述配置芯片的所述FPGA程序文件。
[0042]由于在写入过程中能够有可能出现写入的时钟频率与降低的时钟频率不同,所以一种可选的方式是:微处理器将所述配置信息写入所述配置芯片的所述FPGA程序文件后,对写入所述配置芯片的所述FPGA程序文件中的所述配置信息进行验证,并在验证通过后控制FPGA重新加载。
[0043]验证的方式是读取FPGA程序文件中的所述配置信息中的时钟频率,将读取到的时钟频率与降低后的时钟频率进行比较,如果一致,则确定验证通过;否则,确定验证不通过。
[0044] 如果验证不通过,则重新将所述配置信息写入所述配置芯片的所述FPGA程序文件中,直到验证通过或者重新写入的次数超过阈值后通过控制设备写入信息失败。
[0045]可选的,微处理器在降低所述配置芯片中所述FPGA加载使用的FPGA程序文件中的时钟频率时,可以设置多个降低档位,根据设定的降低档位,降低所述配置芯片中所述FPGA加载使用的FPGA程序文件中时钟频率。
[0046]比如降低档位可以设置为50兆赫兹、40兆赫兹和30兆赫兹。第一次降低到50赫兹,如果加载失败继续降低到40兆赫兹,如果加载失败继续降低到30兆赫兹,如果加载还失败就可以将加载失败的信息通知给控制设备。
[0047]除了设置多个降低档位;也可以设置步长值,每次降低固定步长,比如步长值是10,则每次减低10兆赫兹,直到如果继续降低就会降低到指定值或以下,则将加载失败的信息通知给控制设备。比如指定值是30兆赫兹,步长值是10兆赫兹,如果当前已经降低到30兆赫兹,并且加载还失败,再降低就是20兆赫兹(即降低到指定值),则将加载失败的信息通知给控制设备。
[0048]需要说明的是,上述降低方式只是举例说明,任何能够降低时钟频率的方式都适用本发明实施例。
[0049]如图2所示,本发明实施例FPGA加载的整体方法包括:
[0050] 步骤200、微处理器确定FPGA上电。
[0051] 步骤201、微处理器控制SPI总线开关断开所述微处理器与配置芯片之间的SPI总线,导通所述FPGA与所述配置芯片之间的SPI总线。
[0052]步骤202、微处理器判断FPGA的状态标志是否变为加载完成,如果是,则执行步骤209;否则,执行步骤203。
[0053] 步骤203、微处理器判断是否超时,如果是,则执行步骤204;否则,返回步骤201。
[0054] 步骤204、微处理器控制串行外设接口 SPI总线开关导通所述微处理器与配置芯片之间的SPI总线,并断开所述FPGA与所述配置芯片之间的SPI总线。
[0055] 步骤205、微处理器从所述配置芯片中读取所述FPGA程序文件中的配置信息。
[0056]步骤206、微处理器判断是否能够降低所述配置信息中的时钟频率,如果是,则执行步骤207 ;否则,执行步骤208。
[0057]步骤207、微处理器降低所述配置信息中的时钟频率,将所述配置信息写入所述配置芯片的所述FPGA程序文件中,并在写入的配置信息验证通过后返回步骤201。
[0058]步骤208、微处理器确定加载失败,将加载失败的信息通知给控制设备,并结束本流程。
[0059]步骤209、微处理器确定加载成功。
[0060]基于同一发明构思,本申请实施例中还提供了一种升级设备,由于该设备对应的方法是本申请实施例中的方法,并且设备解决问题的原理与本申请实施例的方法相似,因此该设备的实施可以参见方法的实施,重复之处不再赘述。
[0061 ] 如图3所示,本发明实施例FPGA加载的设备包括:微控制器301,FPGA302和配置芯片303,SPI总线开关304。
[0062]所述微控制器301用于:在确定FPGA加载失败后,控制串行外设接PSPI总线开关导通所述微处理器与配置芯片之间的SPI总线,并断开所述FPGA与所述配置芯片之间的SPI总线;降低所述配置芯片中所述FPGA加载使用的FPGA程序文件中的时钟频率,并控制SPI总线开关断开所述微处理器与配置芯片之间的SPI总线,导通所述FPGA与所述配置芯片之间的SPI总线;控制FPGA重新加载。
[0063] 其中,微处理器可以通过GP10(General Purpose Input Output,通用输入/输出)I控制SPI总线开关断开所述微处理器与配置芯片之间的SPI总线,导通所述FPGA与所述配置芯片之间的SPI总线。
[0064] 微处理器可以通过GP102控制FPGA重新加载。
[0065]可选的,所述微控制器301具体用于:
[0066]检测设定时长内FPGA的状态标志是否变为加载完成,若在设定时长内FPGA的状态标志未变为加载完成,则确定FPGA加载失败。
[0067]其中,微处理器可以通过GP103检测FPGA的状态标志是否变为加载完成。
[0068]可选的,所述微控制器301具体用于:
[0069]从所述配置芯片中读取所述FPGA程序文件中的配置信息;
[0070]降低所述配置信息中的时钟频率,并将所述配置信息写入所述配置芯片的所述FPGA程序文件中。
[0071 ]可选的,所述微控制器301具体用于:
[0072] 对写入所述配置芯片的所述FPGA程序文件中的所述配置信息进行验证,并在验证通过后控制FPGA重新加载。
[0073]可选的,所述微控制器301具体用于:
[0074]根据设定的降低档位,降低所述配置芯片中所述FPGA加载使用的FPGA程序文件中时钟频率。
[0075]如图4所示,本发明实施例FPGA加载的系统,包括控制设备10和图3中的FPGA加载设备20。
[0076] 控制设备10通过与FPGA加载设备20之间可以通过无线方式连接,比如蓝牙等;也可以通过有线方式连接,比如USB接口或其他能够传递数据的接口。后续微处理器修改加载频率后,可以通过通信接口通知控制设备10;控制设备10会向FPGA加载设备20发送重新加载的命令;微处理器收到重新加载的命令后,控制FPGA重新加载。
[0077]从上述内容可以看出:微处理器在确定FPGA加载失败后,控制串行外设接口 SPI总线开关导通所述微处理器与配置芯片之间的SPI总线,并断开所述FPGA与所述配置芯片之间的SPI总线;降低所述配置芯片中所述FPGA加载使用的FPGA程序文件中的时钟频率,并控制SPI总线开关断开所述微处理器与配置芯片之间的SPI总线,导通所述FPGA与所述配置芯片之间的SPI总线;控制FPGA重新加载。由于本发明实施例微处理器可以控制SPI总线开关导通所述微处理器与配置芯片之间的SPI总线,从而可以在FPGA加载失败后通过SPI总线降低时钟频率,在保证加载时间的同时又兼顾系统的稳定性。
[0078]以上参照示出根据本申请实施例的方法、装置(系统)和/或计算机程序产品的框图和/或流程图描述本申请。应理解,可以通过计算机程序指令来实现框图和/或流程图示图的一个块以及框图和/或流程图示图的块的组合。可以将这些计算机程序指令提供给通用计算机、专用计算机的处理器和/或其它可编程数据处理装置,以产生机器,使得经由计算机处理器和/或其它可编程数据处理装置执行的指令创建用于实现框图和/或流程图块中所指定的功能/动作的方法。
[0079]相应地,还可以用硬件和/或软件(包括固件、驻留软件、微码等)来实施本申请。更进一步地,本申请可以采取计算机可使用或计算机可读存储介质上的计算机程序产品的形式,其具有在介质中实现的计算机可使用或计算机可读程序代码,以由指令执行系统来使用或结合指令执行系统而使用。在本申请上下文中,计算机可使用或计算机可读介质可以是任意介质,其可以包含、存储、通信、传输、或传送程序,以由指令执行系统、装置或设备使用,或结合指令执行系统、装置或设备使用。
[0080]显然,本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样,倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内,则本发明也意图包含这些改动和变型在内。

Claims (10)

1.一种现场可编程门阵列FPGA加载的方法,其特征在于,该方法包括: 微处理器在确定FPGA加载失败后,控制串行外设接口 SPI总线开关导通所述微处理器与配置芯片之间的SPI总线,并断开所述FPGA与所述配置芯片之间的SPI总线; 所述微处理器降低所述配置芯片中所述FPGA加载使用的FPGA程序文件中的时钟频率,并控制SPI总线开关断开所述微处理器与配置芯片之间的SPI总线,导通所述FPGA与所述配置芯片之间的SPI总线; 所述微处理器控制FPGA重新加载。
2.如权利要求1所述的方法,其特征在于,所述微处理器确定FPGA加载失败,包括: 所述微处理器检测设定时长内FPGA的状态标志是否变为加载完成,若在设定时长内FPGA的状态标志未变为加载完成,则确定FPGA加载失败。
3.如权利要求1所述的方法,其特征在于,所述微处理器降低所述配置芯片中所述FPGA加载使用的FPGA程序文件中时钟频率,包括: 所述微处理器从所述配置芯片中读取所述FPGA程序文件中的配置信息; 所述微处理器降低所述配置信息中的时钟频率,并将所述配置信息写入所述配置芯片的所述FPGA程序文件中。
4.如权利要求3所述的方法,其特征在于,所述微处理器控制FPGA重新加载,包括: 所述微处理器对写入所述配置芯片的所述FPGA程序文件中的所述配置信息进行验证,并在验证通过后控制FPGA重新加载。
5.如权利要求1〜4任一所述的方法,其特征在于,所述微处理器降低所述配置芯片中所述FPGA加载使用的FPGA程序文件中的时钟频率,包括: 所述微处理器根据设定的降低档位,降低所述配置芯片中所述FPGA加载使用的FPGA程序文件中时钟频率。
6.一种现场可编程门阵列FPGA加载的设备,其特征在于,该设备包括:微处理器,SPI总线控制开关,FPGA和配置芯片; 微处理器,用于在确定FPGA加载失败后,控制串行外设接口 SPI总线开关导通所述微处理器与配置芯片之间的SPI总线,并断开所述FPGA与所述配置芯片之间的SPI总线;降低所述配置芯片中所述FPGA加载使用的FPGA程序文件中的时钟频率,并控制SPI总线开关断开所述微处理器与配置芯片之间的SPI总线,导通所述FPGA与所述配置芯片之间的SPI总线;控制FPGA重新加载。
7.如权利要求6所述的设备,其特征在于,所述微处理器具体用于: 检测设定时长内FPGA的状态标志是否变为加载完成,若在设定时长内FPGA的状态标志未变为加载完成,则确定FPGA加载失败。
8.如权利要求6所述的设备,其特征在于,所述微处理器具体用于: 从所述配置芯片中读取所述FPGA程序文件中的配置信息; 降低所述配置信息中的时钟频率,并将所述配置信息写入所述配置芯片的所述FPGA程序文件中。
9.如权利要求8所述的设备,其特征在于,所述微处理器具体用于: 对写入所述配置芯片的所述FPGA程序文件中的所述配置信息进行验证,并在验证通过后控制FPGA重新加载。
10.如权利要求6〜9任一所述的设备,其特征在于,所述微处理器具体用于: 根据设定的降低档位,降低所述配置芯片中所述FPGA加载使用的FPGA程序文件中时钟频率。
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