一种实现同步数字序列低阶时分全交叉的方法
【技术领域】
本发明属于电通信中的数字信息传输技术领域,具体涉及同步数字序列的低阶交叉实现方法。
【背景技术】
同步数字序列(SDH)信号最基本也是最重要的模块信号是同步传送模块1(STM-1),其速率是155.520Mbit/s,更高等级的同步传送模块N(STM-N)信号是将基本模块信号STM-1按同步复用,经字节间插后的结果,其中N为1、4、16、64、256。
虚容器VC(Virtual Container)是用来支持SDH通道层连接的信息结构,是SDH通道的信息终端。虚容器的包封速率与SDH网络同步,即不同VC是同步的。由低阶虚容器VC出来的数字流进入支路单元TU(Tributary Unit)。支路单元TU(Tributary Unit)提供低阶通道层和高阶通道层之间适配功能的信息结构。SDH帧结构是270 X N列和9行8比特字节组成的以字节结果为基础的矩形块状帧结构。对STM-1而言,一帧数据由270列9行8比特字节组成,共2430字节,数据结构如图1所示,其中0-8列是为保证信息正常、灵活、有效地传送所必须附加的操作管理维护字节目的的段开销字节SOH(Section Overhead)和指针部分,9-269列是信息净负荷部分,可以经由VC-4携带3个TU3或者63个TU12,按照字节间插方式时分复用组成。
数字交叉连接设备(DXC,Digital cross connect equipment)是同步数字序列(SDH)网络中的一个重要传输设备,它是具有一个或多个准同步数字体系(G.702)或同数字体系(G.707)信号端口的,可以在任何端口信号速率(及其子速率)间进行可控连接和再连接的设备,能实现同步传送网的有效管理,可靠的网络保护及自动化配线和网络监控。其中低阶交叉模块完成对支路单元的连接调度。
低阶交叉以TU3/TU12为基本单元进行交换。进行低阶交叉的STM-1数据是帧对齐和TU对准的,即在矩形块状帧结构中每个TU支路单元占据特定的几列,低阶交叉转换为按列进行交换。传统的低阶交叉实现方法对每路输入的STM-1信号需要一个较大的存储器,依次将每行数据顺序写入存储器,当写完完整的一行数据后,根据配置的控制信息产生存储器的读地址,将数据从存储器中读出。通过读地址的跳变改变输出数据的顺序,从而完成不同时隙数据即不同的支路单元TU间的交换。但是由于对每路输入的STM-1信号需要存储完整的一行数据后才可以进行交叉,消耗大量的存储器资源,并且交叉设备延时过大,达到13.8us(1/9帧长)。
【发明内容】
本发明的目的是提供一种实现同步数字序列低阶时分全交叉的方法,以节约硬件资源,交叉容量可以做到更大,同时减少设备延时。
分析STM-1数据帧格式可知,每个STM-1的信息净负荷部分可以携带3个TU3或者63个TU12,在进入交叉前是帧对齐和TU对准的。如果是TU3,第1个TU3占据12,15,18,...,267列,第2个TU3占据13,16,19,...268列,第3个TU3占据14,17,19,...269列。如果是TU12,第1个TU12占据18,81,144,207列,第2个TU12占据19,82,145,208列,第63个TU12占据80,143,206,269列。每行的0-17列数据对应需要18个控制数据,18-269列数据对应需要63个控制数据。
据此,本发明采用的技术方案如下:
一种实现同步数字序列低阶时分全交叉的方法,对于输入STM-1数据的每行,只需要缓存开始的18+63个数据就可以开始交叉,输出数据了。
所述的实现低阶时分全交叉的方法,采用三个数据RAM缓存输入数据,其中RAM1缓存每行开始的18列数据,RAM2和RAM3缓存每行其余数据。当存完18-80列63个时隙数据后就可以进行交叉了。RAM2和RAM3深度为63,当输入数据写入RAM2时输出数据从RAM3读出,当输入数据写入RAM3时输出数据从RAM2读出,读写同时乒乓切换,可以由地址时隙产生器产生的ram_sel信号控制。此时控制RAM中配置18+63个控制数据,每个数据由vcnum和slotnum组成,决定输出数据的对应时隙来自输入哪路输入(vcnum)的哪个时隙(slotnum)。从控制RAM读出数据的slotnum部分作为数据RAM的读地址加上辅助的时隙控制信号从RAM1、RAM2或RAM3中读出数据,控制数据的vcnum部分送到输出多路选择电路,选中特定的数据输出。
进一步,控制RAM分为主备两个,一个处于工作状态另一个可以由CPU修改配置。主备控制RAM的切换在帧头处进行,以实现无损切换。
根据前述的STM-1数据帧格式,本发明还公开一种实现低阶空分交叉的方法,此时,输出数据的n时隙只能来自输入某路数据的相同n时隙。控制RAM中配置18+63个控制数据,依次先读出0-17列对应18个的控制数据,再读出63个控制数据并重复4次,选择输出的每列数据来自对应的哪路输入数据,实现空分交叉。
本发明的优点和积极效果:本发明根据数据结构特点,提出了一种新的低阶交叉实现方案,当存储完一行的前18+63个数据后进行交叉,大大节省了硬件存储器资源,减小了设备延时。
【附图说明】
图1为STM-1的一帧数据结构示意图。
图2为本发明的同步数字序列低阶时分全交叉针对一路STM-1信号实现方法的框图。
图3为时分全交叉时数据RAM的读写示意图。
图4为支持32路STM-1信号低阶时分全交叉的一路输出示意图,
【具体实施方式】
如图2所示,给出了本发明的同步数字序列低阶时分全交叉针对一路STM-1信号实现方法的框图。
低阶交叉按列进行,每列对应一个控制数据。由于每行的18-269列共252个数据属于63个TU12或者3个TU3,字节间插,因此其控制数据实际只有63个,重复4次控制18-269列数据。每行的0-17列数据对应需要18个控制数据。
当工作于时分全交叉时,需要数据RAM缓存输入数据。采用RAM1缓存每行开始的18列数据,用RAM2缓存每行的18-80列,144-206列数据,RAM3缓存每行的81-143列,207-269列数据。在输入帧头FP的作用下,地址时隙产生器产生RAM1的写控制信息,以及RAM2、RAM3的写控制信息和ram_sel等控制信号。在相应写控制信息作用下,第0-17列数据写入RAM1,第18-80列数据写入RAM2,在写RAM2的同时数据从RAM3读出。ram_sel控制数据写入RAM3和从RAM2读出数据,Ram_sel经过一个反相器后控制数据写入RAM2和从RAM3读出数据。ram_sel为“0”时输入数据写入RAM2,输出数据从RAM3读出,当ram_sel为“1”时输入数据写入RAM3,输出数据从RAM2读出,读写同时切换。RAM的读写如图3所示。
控制RAM中配置18+63个控制数据,由CPU写入。每个数据由vcnum和slotnum组成,低6比特[5:0]slotnum决定该输出时隙的数据来自哪路输入时隙。Vcnum决定输出数据来自哪路STM-1的对应输入时隙数据,位宽由交叉支持的STM-1的路数决定。地址时隙产生器也产生控制RAM的读地址。从控制RAM读出数据的slotnum部分作为数据RAM的读地址加上辅助的时隙控制信号从RAM1、RAM2或RAM3中读出数据,经过多路选择器选择形成一路完整的STM-1数据,各路数据再由控制RAM读出的控制数据高位vcnum作控制信号进行选择得到最终的一路输出数据,实现N路STM-1信号的低阶无阻塞交叉。图4为支持32路STM-1信号低阶交叉的一路输出示意图,地址时隙产生器输出的控制信号同时送往各个STM-1处理模块。
控制RAM分为主备两个,一个处于工作状态另一个可以由CPU修改配置,可以保证在修改配置的过程中不会影响交叉的正常工作。无误码切换是要保证切换前后该帧结构的完整性。主备控制RAM的切换在帧头处进行,是利用一个D触发器实现的,用帧头信号采样主备控制RAM选择信号work_id可以保证配置页面的切换在帧头的开销处进行实现无损切换。