JPS6394800A - 時間交換方法及び時間交換スイツチ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、時分割交換方式における時間スイッチを、メ
モリの動作速度を高速にすることなく、かつ最小のメモ
リ容量で構成する時間交換方法及び時間交換スイッチに
関するものである。

［従来の技術］ 従来、時間交換に用いられている方式を第８図に示す。

該方式は、例えば、ランダム・アクセス・メモリ（ＲＡ
Ｍ　）　１にカウンタ（ＣＴＲ）　３５のシーケンシャ
ルアドレスに準じて情報を書き込み、制御メモリ（ＡＣ
Ｍ　）　２のランダムアドレスに準じて読み出すことで
時間交換を行うものである。使用するメモリ容量は、時
間スイッチ（時間交換を行う系）の容ｉｍ（以下、多重
度と称する単純メモリ形式では入力からとりこんでメモ
リ動作を介して時間交換を行えるようなチャネル数のこ
と、第１図ではｍ　＝＝　５である。）のワード数倍に
一致し、またメモリの動作速度は一搬にメモリ容量の大
きいほど低速になるが、筒多重な時間スイッチでは多重
度に比例して高速であることが要求される。

容量の増加と動作の高速化を同時に満たすという条件は
、メモリの特性と相反するため高多重化できない欠点が
あった。

一方、メモリの動作速度を上げずに時間スイッチを構成
する従来方式には、第９図に示すようなＲＡＭをマトリ
ックス状に配置した方式がある（例えば文献「Ａ、Ｐｉ
ｎｅｔ著レコ−・し・レシュルシュ・イングリシ・イシ
ュ　（Ｌｅｃｈｏ　　ｄａｍ　ＲＥＣＨＥＲＣＨＥＳ　
Ｅｎｇｌｉｓｈ　１ｓｌｕｅ）誌Ｅｌｅｅｔｒｏｎｉｃ
　ｓｗｉｔｃｈｉｎｇ　ｓｙｓｔｅｍ　ＥＩＯｌ」を参
照）。

第９図はメモリ動作速度を４分の１に緩和する例であり
、マトリックス状に配置した各通話用メモリのＲＡＭ　
３゜。〜８．はｍ　／　４ワードの蓄積容量を持ち、全
メモリ容量は前記スイッチ方式の４倍（４ｍ）となる。

高多重化を図る為には、多重度の増加に厄じたメモリ容
量の増加に加えて、メモリ動作時間を緩和するため多重
度の整数倍（アクセス時間緩和率に等しい）の大容量メ
モリが必要となる。

したがってハード量の制限によシ高多重時間スイッチを
構成することが困難であった。第９図中、４゜〜４．は
制御メモリである。

［発明が解決しようとする問題点］ 本発明は、従来技術では高多重化が困難である欠点を解
決するためになされたもので、時間交換に必要なランダ
ムアドレス信号をメモリの書き込み側と読出し側に分離
して与え、ブロックに分割した通話用メモリにおいてブ
ロックごとに独立な時間交換を行い、さらに、書き込み
側と読み出し側に生ずるシーケンシャルアクセスに直並
列変換回路、並直列変換回路をそれぞれ適用したことを
特徴とし、その目的はメモリを冗長に使用することなく
かつ、メモリ動作速度を高速化せずに時間スイッチの多
重度を高める時間交換方法及び時間交換スイッチを提供
するにある。

［問題点を解決するための手段と作用］本発明は交換動
作時に通話情報を一時的に蓄積する通話用メモリをｈ個
のブロックに分割し、該分割したメモリブロックの書込
み側に直並列変換回路を配し、該直並列変換回路へ入力
情報を分配し、蓄積された複数ワード情報毎にメモリブ
ロックへ一括して、かつアドレスを換えて順次書込みを
行ない、各メモリブロック内の書込み情報をブロック内
で出順の早いものから１ワードずつアクセスして読みだ
し、複数のブロックからよみだされた各１ワード分の情
報を一括してｈワードの並直列変換回路に転送し、該並
直列変換回路に転送された情報を順次出力するものであ
り、メモリを冗長に使用することなく、かつメモリ動作
速度を高速化せずに時間スイッチの多重度を高めるもの
である。

［実施例］ 以下に図面を参照して本発明の実施例を詳細に説明をす
る。本発明の第一の実施例を第１図に示６一 す。第１図は、ブロック分割数りを４にしたときの例で
あり、５は制御メモリ９からのアドレス信号によ少入力
情報を次段の複数の直並列変換回路６８〜．の一つに振
シ分けるランダム分配回路、６゜〜、は入力情報をｈワ
ードシフトレジスタによりシリアルに転送・蓄積し、内
蔵のｈピットカウンタにより蓄積ワード数をカウントし
、ｈワードが満たされた時点で全情報をノクラレルにラ
ッチし、出力する直並列変換回路である。７ｏ〜、は通
話用メモリとして全体がｍワード、各々のブロックがｍ
　／　ｈワード（ｍ：多重度）の容量を持つランダム・
アクセス・メモリ（ＲＡＭ　）ブロック、８はｈワード
入力情報をラッチし、ｈワードシフトレジスタで蓄積、
シリアル転送を行う並直列変換回路、ＣＴＲ０〜、は直
並列変換回路から情報がＲＡＭへ転送されるごとにカウ
ントを行いＲＡＭに書き込みアドレスを与えるｍ　／　
ｈビットカウンタ、９Ｆｉ、２進で表した出タイムスロ
ット順の下位の１ｏｇ２ｈビットを与え、ブロック内ア
ドレスに対応する上位ビットを与える制御メモリ、１０
゜〜、は各ＲＡＭブロックに独立に出力順序アドレスを
与える制御メモリである。

いま情報の流れと制御方法を示す第２図及びＲＡＭ動作
時間の緩和を示すタイムチャート第３図を用いて例えば
１フレーム内で大願αの情報Ｂ全出願βに時間交換する
場合を説明する。５のランダム分配回路の入力は、本時
間スイッチの入力である。ランダム分配回路の出力情報
ｋ　６　ｎ＝３の直並列変換回路に接続し、注目する情
報を制御メモリ９から与える信号、すなわち、βを分割
！ロック数４で割った剰余と等しい制御信号１（１＝０
．１．２，３、βを２進で表した場合の下位２ピツトに
対応）を用いて６．（６、は６ｏ　、６１　。

６２．６３のいずれか）の直並列変換回路に掘り分ける
。このような掘り分は万をすることにより入力情報は、
最終的な出力順において最初に出力される情報に対して
１ｎ情報後、２ｎ情報後、３ｎ情報後、４ｎ情報後（ｎ
＝１．２．３．４・・・、最初に出力される情報Ｕｒｎ
に含１れる）に出力されるグループに１とめられ、各グ
ループはＩｎ。

２ｎ、３ｎ＋４ｎに対応するｉ＝１　、１＝２　、１＝
３．１＝０ブロツクに転送される。各直並列変換回路に
おいては、ランダム分配回路から振り分けられてくる情
報の数をカウントし、４ワードの情報が蓄積された時点
で該情報のラッチを行う。

第３図では入力Ａ、Ｂ、Ｃ，Ｄ、Ｅ、Ｆ、Ｇ、Ｈに例え
ばｉ　＝　３の出順のグループに属すものとしており、
大願α＝２（０から数える）の情報Ｂは制御メモリ９の
α番目の信号１＝３により直並列変換回路６３に情報Ａ
の次に蓄積し、情報りが６３に転送された時点でＡＢＣ
Ｄ　全一括してラッチしている。ラッチした情報は、従
来の周期（書き込みモード、読み出しモード共ｔ　／　
２の時間長）に対し４倍長い周期を与えた７０〜３のＲ
ＡＭブロックの書き込み・読み出しモード切換信号が書
き込みの状態となりかつ、該ラッチが蓄積状態にある場
合のみ、それぞれに対応するＲＡＭブロック７゜に４ワ
ードの一括転送ケ行う。７０〜３のＲＡＭブロックの書
き込み（１，４ワード全一単位としてカウンタＣＴＲｎ
＝３からのシーケンシャルアドレスに従い行う。また、
　ＲＡＭブロック７１の読み出しは、対象とする情報の
各ＲＡＭブロックへの書き込み順ａ１及び直並列変換回
路６ｉのラッチにおける情報の位置ａ？を、ブロック内
についてばｊ＝［β／４　］　（［β／４］はβ／４を
越えない最大の整数、βを２進で表した場合の下位２ビ
ットヲ除く上位のビットに対応）の順序に従って制御メ
モリ１０、から与え、読み出しモードごとに１ワードづ
つ行う。このことにより谷ＲＡＭブロックではブロック
内において出順の早い情報から出方される。

第３図でに情報Ｂ　ｎ　ＣＴＲｓから与える書き込みア
ドレスａｌ＝ＱによりＡ、Ｃ，Ｄと共にＲＡＭブロック
７３に一括して書き込み、制御メモリ１ｏ３からｊ＝５
番目（０から数える）（出１偵βは２３番目と仮定）に
アドレスａ　＝　（ａｓ　、ａ２）＝（０＊２）を与え
て読み出している。７０〜３の各ＲＡＭブロックから読
み出した情報は、ブロック順と対応する４ワード並直列
変換回路８のワードに転送し、入力情報速度と同速度で
順次出力する。この際、ブロック順の早いものを該並直
列変換回路にふ−Ａて−ＩＣ）− 先に出力するワードに対応させることで、出力順で３情
報おきにグループに分けた情報は各グループ内の出願の
早いものから一つづつ１とめられるため、該並直列変換
回路からは出願に従った情報が出力される。第３図では
情報Ｂは（ｊ＋１　）Ｘ（１＋１　）−１＝６Ｘ４−１
＝２３＝β番目に出力されており、人頭α＝２から出願
β＝２３への時間交換が行なわれていることがわかる。

本発明の第二の実施例を第４図に示す。第４図は、ブロ
ック分割数りを４にした第一の実施例において通話用メ
モリを各ブロックに付き２面使用した構成例である。１
１は制御メモリ１５からのアドレス信号により入力情報
を振り分けるランダム分配回路であり、１２９〜３は入
力情報ｉｈワードシフトレジスタによりシリアルに転送
・蓄積し、内蔵のｈビットカウンタにより蓄積ワード数
ヲカウントし、ｈワードが満たされた時点で全情報をパ
ラレルにラッチし、出力する直並列変換回路である。１
３ｏ６−８＋は各々ｍ　／　ｈワード（ｍ：多重度）の
容量を持つＲＡＭブロック、１４ばｈワード入力情報を
ラッチし、ｈワードシフトレジスタで蓄積、シリアル転
送を行う並直列変換回路、ＣＴＲ０〜３は直並列変換回
路から情報がＲＡＭブロックへ転送されるごとにカウン
トを行いＲＡＭブロックに書き込みア？レスを与えるｍ
　／　ｈビットカウンタ、１５は２進で表した出タイム
スロット順の下位ｌ　ｏ　ｇ　２ｈビツトを与える制御
メモリ、１６゜〜３は各ＲＡＭブロックに独立に出力順
序アドレスを与える制御メモリである。

第２図より容易に類推できるため情報の流れと制御方法
を示す図は省略するが、タイムチャート第５図を用いて
１フレーム内で人頭αのタイムスロットを出願βに時間
交換する場合を例として説明する。１１のランダム分配
回路の入力は、全時間スイッチの入力であり、ランダム
分配回路の出力情報を１２゜〜３の直並列変換回路に接
続し、注目するタイムスロットを制御メモリ１５から与
える信号すなわち、βを４で割った剰余に等しい制御信
号１（１＝０．１，２．３）により１２ｉ　の直並列変
換回路に振り分ける。％直並列変換回路においては、ラ
ンダムに掘り分けられてくる情報の数をカウントし、４
ワードの情報を蓄積した時点で、対応するＲＡＭブロッ
ク１．７１ｏ（あるいは１３１１）に一括転送を行なう
。１３００−３０のＲＡＭブロックの書き込みは、該シ
フトレジスタからの転送に同期して４ワードを一単位と
してカウンタからのシーケンシャルアドレスに従い、１
フレームの情報が１３゜。〜、０に全て蓄積される１で
行う。

これと同時にＲＡＭブロックＪ　３０１〜３１　’ｔｉ
ｄ、前フレームの情報の読み出しを入力タイムスロット
時間の８倍のアクセス時間で１フレームの間だけ連続し
て行う。制御メモリ１６ｔから対象とする情報の各ブロ
ックへの書き込み順を［β／４］（βを２進で表した場
合の下位２ピツ）ｋ除く上位のビットに対応）の順序に
従ってアドレスとして送り、各ブロックにつき１ワード
づつ読み出す。各ＲＡＭブロックから読み出した情報は
、ブロック順と対応する４ワード並直列変換回路１４に
転送し、入力情報速度と同速度で順次出力する。この際
ブロック順の早いものを該並直列変換回路において先に
出力するワードに対応させることで、出力順で４情報お
きにグループに分けた情報は各グループ内の出願の早い
ものから一つづつ１とめられる。

このため、該並直列変換回路からは出願に従った情報が
出力される。次の１フレームでは、書き込みを行うブロ
ックと読み出しを行うブロックを逆にし、ブロック１３
ｏ、〜３０　を読み出しに、ブロック１３ｏ１〜３１　
を書き込みに用い、これら書き込みと読み吊しの動作割
り付けはフレームごとに交互に切り換える。

本発明の第三の実施例全第６図に示す。第６図は、４入
出カッ・イウェイにおける例であり、１７は入ハイウェ
イθ〜３から入力情報全ラッチし、ｈワードシフトレジ
スタでθ〜３の順に転送し、単一の高速７％イウェイに
集線する並直列変換回路である。１８は制御メモリから
のアドレス信号により高速ハイウェイからの入力情報ｋ
ｆｆｉり分けるランダム分配回路であり、１９ｏ〜３は
入力情報音ｈワードシフトレジスタによりシリアルに転
送・蓄積し、内蔵のｈビットカウンタにより蓄積ワ一一
１４＝ ド数をカウントし、ｈワードが満たされた時点で全情報
をパラレルにラッチし、出力する直並列変換回路である
。２０９〜３は各々ｍ　／　ｈワード（ｍ：多重度）の
容量を持つＲＡＭブロック、　ＣＴＲｏ〜３は直並列変
換回路から情報がＲＡＭブロックへ転送されるごとにカ
ラントラ行いＲＡＭブロックに書き込みアドレスを与え
るｍ　／　ｈビットカウンタ、２１は複数の出ハイウェ
イのうち出力する出ハイウェイを選定する制御メモリ、
２２ｏ〜３は各出ノ・イタエイ上のＲＡＭブロックに出
力順序アドレスを与える制御メモリである。

第２図、第３図より容易に類推できるため図は省略する
が、情報の流れと制御方法を入ハイウェイＬ（ｔ＝０．
１．２．３）において人頭αのタイムスロットを出ハイ
ウェイｋ（ｋ＝０．１．２゜３）における出願βのタイ
ムスロットに時間交換する場合を例に説明する。並直列
変換回路１７の入力は、全時間スイッチの入力であり、
４本の入ハイウェイからの入力に並直列変換回路１７に
より１情報づつ順次各ノ・イウェイから高速ノ１イウェ
イに集線し、入ハイウェイｔからの大願αの情報は４×
［α／４］＋１番目に高速ノ・イタエイ上を転送される
。次に、ランダム分配回路を用いて制御メモリ２１から
のアドレスｋ（出ハイウェイの番号に対応）に従って直
並列変換回路１９ｋに振り分ける。各直並列変換回路に
おいては、ランダムに摂り分けられてくる情報の数ｔカ
ウントし、４ワードの情報を蓄積した時点で全情報をラ
ッチする。ラッチした情報は、高速ノ＼イウェイ上の情
報周期より４倍遅い周期で切換える２００〜３のＲＡＭ
ブロックの書き込み・読み出しモード切換信号が書き込
みの状態になりかつ、該ラッチが蓄積の状態にある場合
のみ、　ＲＡＭブロック２０ｋに４ワードの一括転送を
行う。２００〜３の低ブロックの書き込みは、４ワード
を一単位と【、てカウンタＣＴＲ，〜３からのシーケン
シャルアドレスに従い行う。一方、ＲＡＭブロック２０
にの読み出しは、制御メモリ２２．から対象とする情報
の各ブロックへの書き込み順を［β／４］（βを２進で
表した場合の下位２ビットヲ除く上位のビットに対応）
の順序に従ってアドレスとして送り、各ブロックにつき
読み出しモードごとに１ワードづつ行う。

ＲＡＭブロック２０ｋから読み出された情報は、出ハイ
ウェイｋにおいて出願βで出力される。

以上、第一、第二、第三の実施例では、ＲＡＭを４ブロ
ツクに分割した側音説明したが分割数りは２以上の整数
であれば任意の数をとり得る。そして分割ブロック数を
増す構成は第一、第二、第三の実施例においてｈｉ大き
な値とする構成ばかりでなく、直並列変換回路及びブロ
ックＲＡＭの部分に本発明の第一、第二の実施例に示し
た構成を対応させて置くことでも実現できる。例として
第７図にブロック分割数を２とした第一の実施例の構成
２４０．２４１にさらに本発明全適用して、分割数４と
する構成を第四の実施例として示した。

２４に含まれる直並列変換回路２６６６　＊　２６６１
（２６１゜＋　２６１ｔ　）のワード数を全ブロック数
（第７図では４ワード）に一致させ、本発明の方式を階
層状に適用することで分割ブロック数を増やすことが可
能である。

尚本発明は、周知の機能を持つモジー−ル、ＬＳＩ等お
よび、多入力ＲＡＭを接続した構成で実現できるばかり
でなく、半導体集積回路においても実現可能である。ま
た、更に高多重を必要とする場合は、複数段の時間スイ
ッチまたは空間スイッチとの組合せで多重度’ｋＭめる
ことかできる。

以上説明したように、第一の実施例によれば、時間スイ
ッチ内の通話用メモリをブロックに分割し、書き込みに
おいて出願に対応したブロックにブロック分割数に等し
い個数の情報の一括書き込みを行い、各ブロック独立に
ブロック内の出願に基づき読み出しを行い、それらの情
報を全ブロックから順次出力することで、メモリの動作
速度をブロック分割数だけ緩和できるため、ブロックメ
モリの動作速度を高速にすることなく、かつメモリを冗
長に使用することなく時間スイッチ金高多重化できる利
点がある。また第二の実施例によれば、ブロックメモリ
の冗長性を２倍にし、それぞれに１フレ一ム時間連続し
て書き込み、読み出し全割り当てるため、フレーム内の
情報は出力においても同一フレームに保存され第一の実
施例において生ずるフレーム間の情報の混合を避けるこ
とができ、またブロックメモリに必要とされる動作速度
を第一の実施例と同一のブロック分割数においてさらに
２分の１にすることができる利点がある。第三の実施例
によれば、複数のハイウェイを入出力に持ち、単一のハ
イウェイ上の時間交換のみならず複数ハイウェイ間での
時間交換が可能となる。

［発明の効果］ 以上述べたように本発明によれば、メモリ全冗長ニ使用
することなく、かつメモリ動作速度を高速化せずに時間
スイッチの多重度を高める時間交換方法及び時間交換ス
イッチを提供することができる０

【図面の簡単な説明】

第１図は本発明の第一の実施例の構成説明図。 第２図は本発明第一の実施例の情報の流れと制御方式説
明図、第３図は本発明の第一の実施例のタイムチャート
、第４図は本発明の第二の実施例の説明図、第５図は本
発明の第二の実施例のタイムチャート、第６図は本発明
の第三の実施例の説明図、第７図は本発明を階層状に適
用した第四の実施例の説明図、第８図はＲＡＭ　１面を
用いた従来方式時間スイッチの構成説明図、第９図はＲ
ＡＭをマトリックス状に配置した従来方式時間スイッチ
構成説明図である。 １．３・・・通話用メモリとしてのＲＡＭ、２，４゜９
．１θ、１５，１６．２１．２２．２９，３０゜３２・
・・制御メモリ、５，１１．１Ｂ、２３．２５・・・ラ
ンダム分配回路、６，１２，１９．２６・・・直並列変
換回路、８，１４，１７．２８．３１・・・並直列変換
回路、２４・・・本発明第１の実施例の構成、３５−・
・カウンタ、７　、１３　、２０　、２７　・ＲＡＭブ
ロック。

Claims (5)

【特許請求の範囲】
1. （１）交換動作時に通話情報を一時的に蓄積する通話用
   メモリをｈ個のブロックに分割し、該分割したメモリブ
   ロックの書き込み側に直並列変換回路を配し、該直並列
   変換回路へ入力情報を分配し、蓄積された複数ワード情
   報毎にメモリブロックへ一括して、かつアドレスを換え
   て順次書込みを行ない、各メモリブロック内の書込情報
   をブロック内で出順の早いものから１ワードずつアクセ
   スして読み出し、複数のブロックから読み出された各１
   ワード分の情報を一括してｈワードの並直列変換回路に
   転送し、該並直列変換回路に転送された情報を順次出力
   することを特徴とする時間交換方法。
2. （２）該メモリブロック及び該直並列変換回路に０から
   ｈ−１の番号を割当て、交換を行なう情報の出力順をｈ
   で割った剰余と等しい番号を持つ直並列変換回路へ入力
   情報を分配することを特徴とする特許請求の範囲第１項
   記載の時間交換方法。
3. （３）該通話用メモリを２面備え、１フレームの間は、
   一方の通話用メモリに書き込みを割当て、他方の通話用
   メモリには読み出しを割当て、次のフレームの間はその
   逆を行ない、これを交互に繰返すことを特徴とする特許
   請求の範囲第１項記載の時間交換方法。
4. （４）該通話用メモリから直並列変換回路までの複数の
   データ線を入出ハイウェイとし、直並列変換回路から次
   段の並直列変換回路までのデータ線を単一の高速ハイウ
   ェイとすることを特徴とする特許請求の範囲第１項記載
   の時間交換方法。
5. （５）交換動作時に通話情報を一時的に蓄積する通話用
   メモリをｈ個のブロックに分割したメモリブロックを具
   備し、該分割した各メモリブロックの書込み側に直並列
   変換回路を具備し、該直並列変換回路への入力情報を分
   配し、蓄積された複数ワード情報毎にメモリブロックへ
   一括して、かつアドレスを換えて順次書込みを行なう手
   段を具備し、各メモリブロック内の書込み情報をブロッ
   ク内で出順の早いものから１ワードずつアクセスして読
   み出し、複数のブロックから読み出された各１ワード分
   の情報を一括してｈワードの並直列変換回路に転送する
   手段を具備し、該並直列変換回路に転送された情報を順
   次出力する手段を具備することを特徴とする時間交換ス
   イッチ。