JPH0789678B2 - 時分割通話路 - Google Patents
時分割通話路Info
- Publication number
- JPH0789678B2 JPH0789678B2 JP61131007A JP13100786A JPH0789678B2 JP H0789678 B2 JPH0789678 B2 JP H0789678B2 JP 61131007 A JP61131007 A JP 61131007A JP 13100786 A JP13100786 A JP 13100786A JP H0789678 B2 JPH0789678 B2 JP H0789678B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- highway
- memory
- speech path
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、時分割通話路に関し、特に通話路を冗長構成
にすることなく、通話路メモリの使用効率を100％にし
て、かつ通話路メモリを低速で書き込むことが可能な時
分割通話路に関するものである。
にすることなく、通話路メモリの使用効率を100％にし
て、かつ通話路メモリを低速で書き込むことが可能な時
分割通話路に関するものである。
ディジタル交換機における通話路は、タイムスロットの
入替え機能を持つ時間スイッチ（Ｔスイッチ）が基本と
なっており、音声情報ビット列群の書き込み、記憶、読
み出しのできるメモリ素子により入替えが行われる。時
間スイッチは、通話路メモリと保持メモリと順次書き込
みカウンタから構成される。通話路メモリは、ハイウエ
イの多重度分に当るディジタル符号化された音声情報を
格納する機能を有し、順次書き込みカウンタ２は、通話
路メモリの書き込み番地（読み出し番地）を指定する機
能を有し、保持メモリ４は、通話路メモリに対しディジ
タル符号化した音声情報を順番に読み出す（書き込む）
機能を有している。
入替え機能を持つ時間スイッチ（Ｔスイッチ）が基本と
なっており、音声情報ビット列群の書き込み、記憶、読
み出しのできるメモリ素子により入替えが行われる。時
間スイッチは、通話路メモリと保持メモリと順次書き込
みカウンタから構成される。通話路メモリは、ハイウエ
イの多重度分に当るディジタル符号化された音声情報を
格納する機能を有し、順次書き込みカウンタ２は、通話
路メモリの書き込み番地（読み出し番地）を指定する機
能を有し、保持メモリ４は、通話路メモリに対しディジ
タル符号化した音声情報を順番に読み出す（書き込む）
機能を有している。
第３図は、従来の時分割通話路の構成図であり、第４図
は第３図における動作タイムチャートである。
は第３図における動作タイムチャートである。
第３図において、１は入力データハイウエイ、２は順次
書き込みカウンタ、３は通話路メモリ、４は保持メモ
リ、５は出力データハイウエイ、６は入力データラッ
チ、７は出力データラッチである。
書き込みカウンタ、３は通話路メモリ、４は保持メモ
リ、５は出力データハイウエイ、６は入力データラッ
チ、７は出力データラッチである。
入力データハイウエイ１上を直列伝送されたデータは、
入力データラッチ６にラッチされた後、通話路メモリ３
に対して、順次書き込みカウンタ２で指示されるアドレ
スに書き込まれる。次に、保持メモリ４で指示されたア
ドレスに基づき、通話路メモリ３に書き込まれているデ
ータを、任意のアドレスより読み出し、出力データラッ
チ７にラッチした後、出力データハイウエイ５上にある
タイムスロットに送出する。このことにより、入力デー
タハイウエイ１上のあるタイムスロットのデータを、出
力データハイウエイ５上の任意のタイムスロットに交換
接続することが可能である。
入力データラッチ６にラッチされた後、通話路メモリ３
に対して、順次書き込みカウンタ２で指示されるアドレ
スに書き込まれる。次に、保持メモリ４で指示されたア
ドレスに基づき、通話路メモリ３に書き込まれているデ
ータを、任意のアドレスより読み出し、出力データラッ
チ７にラッチした後、出力データハイウエイ５上にある
タイムスロットに送出する。このことにより、入力デー
タハイウエイ１上のあるタイムスロットのデータを、出
力データハイウエイ５上の任意のタイムスロットに交換
接続することが可能である。
第４図では、入力データハイウエイ１上のチャネル＃１
のデータＡを、出力データハイウエイ５上のチャネル＃
ｍに交換接続する場合を示している。伝送されたデータ
Ａは、通話路メモリ３のカウンタ２で指示されたアドレ
スに書き込まれ（Ｗ）、次の周期の同じアドレスから読
み出された後（Ｒ）、出力ハイウエイ５に出力されると
き、保持メモリ４に記憶されたアドレスｍに送出され
る。
のデータＡを、出力データハイウエイ５上のチャネル＃
ｍに交換接続する場合を示している。伝送されたデータ
Ａは、通話路メモリ３のカウンタ２で指示されたアドレ
スに書き込まれ（Ｗ）、次の周期の同じアドレスから読
み出された後（Ｒ）、出力ハイウエイ５に出力されると
き、保持メモリ４に記憶されたアドレスｍに送出され
る。
なお、データＡを通話路メモリ３に書き込む同じタイム
スロットで、他のデータの読み出しが行われるととも
に、データＡを通話路メモリ３から読み出す同じタイム
スロットで、他のデータの書き込みが行われる。
スロットで、他のデータの読み出しが行われるととも
に、データＡを通話路メモリ３から読み出す同じタイム
スロットで、他のデータの書き込みが行われる。
このように、従来の時分割通話路の構成では、データハ
イウエイ上の１タイムスロット時間に１つのデータを書
き込み、かつ読み出しができるような高速動作が可能な
通話路メモリが必要となる。
イウエイ上の１タイムスロット時間に１つのデータを書
き込み、かつ読み出しができるような高速動作が可能な
通話路メモリが必要となる。
本発明の目的は、このような従来の問題を改善し、通話
路メモリを冗長構成にすることなく、通話路メモリの書
き込み速度を1/2に緩和できる時分割通話路を提供する
ことにある。
路メモリを冗長構成にすることなく、通話路メモリの書
き込み速度を1/2に緩和できる時分割通話路を提供する
ことにある。
上記目的を達成するため、本発明の時分割通話路は、デ
ータの書き込み、読み出しを行うため、２つのバンクに
分割された１フレーム単位の通話路メモリと、該通話路
メモリの読み出し番地を指定する保持メモリと、該通話
路メモリに順次データを書き込むための順次書き込みカ
ウンタと、該通話路メモリの出力データを格納する複数
の出力レジスタと、該出力レジスタを出力ハイウェイに
選択接続してデータを出力するセレスタとを有し、 入力ハイウェイから入力されたデータを、該２つのバン
クに対して上記順次書き込みカウンタにより１タイムス
ロットごとに交互に書き込みを行い、書き込みをしてい
ない他方のバンクでは、上記保持メモリにより、書き込
みの２倍の速度で読み出しを行って上記複数の出力レジ
スタに順次ラッチし、上記セレクタにより当該タイムス
ロットおよび次のタイムスロットへ必要に応じて転送す
ることを特徴としている。
ータの書き込み、読み出しを行うため、２つのバンクに
分割された１フレーム単位の通話路メモリと、該通話路
メモリの読み出し番地を指定する保持メモリと、該通話
路メモリに順次データを書き込むための順次書き込みカ
ウンタと、該通話路メモリの出力データを格納する複数
の出力レジスタと、該出力レジスタを出力ハイウェイに
選択接続してデータを出力するセレスタとを有し、 入力ハイウェイから入力されたデータを、該２つのバン
クに対して上記順次書き込みカウンタにより１タイムス
ロットごとに交互に書き込みを行い、書き込みをしてい
ない他方のバンクでは、上記保持メモリにより、書き込
みの２倍の速度で読み出しを行って上記複数の出力レジ
スタに順次ラッチし、上記セレクタにより当該タイムス
ロットおよび次のタイムスロットへ必要に応じて転送す
ることを特徴としている。
本発明においては、通話路メモリを２つのバンクに分割
し、書き込みと読み出しを１タイムスロット時間ごとに
交互に行う、つまり入力データハイウエイ上の奇数タイ
ムスロットのデータと、偶数タイムスロットのデータを
交互に別個のバンクに書き込み、読み出しは書き込みを
行っていないバンクより、書き込み速度の２倍の速度で
行う。このように、従来に比べて、書き込み方法と書き
込み速度が異なるため、通話路メモリへの書き込み動作
速度が緩和できるとともに、スループットの大きな時分
割交換機を実現することができる。
し、書き込みと読み出しを１タイムスロット時間ごとに
交互に行う、つまり入力データハイウエイ上の奇数タイ
ムスロットのデータと、偶数タイムスロットのデータを
交互に別個のバンクに書き込み、読み出しは書き込みを
行っていないバンクより、書き込み速度の２倍の速度で
行う。このように、従来に比べて、書き込み方法と書き
込み速度が異なるため、通話路メモリへの書き込み動作
速度が緩和できるとともに、スループットの大きな時分
割交換機を実現することができる。
以下、本発明の実施例を、図面により詳細に説明する。
第１図は、本発明の一実施例を示す時分割通話路の構成
図であり、第２図は第１図における交換パターンのタイ
ミングチャートである。
第１図は、本発明の一実施例を示す時分割通話路の構成
図であり、第２図は第１図における交換パターンのタイ
ミングチャートである。
第１図において、１は入力データハイウエイ、２は順次
書き込みカウンタ、３−1,3−２は２つのバンクに分割
された通話路メモリ、４は保持メモリ、５は出力データ
ハイウエイ、６は入力データラッチ、７−1,7−2,7−3,
7−４は出力データレジスタ、８は１タイムスロットご
とに入力データを振り分ける振り分け装置、９はセレク
タ、10−1,10−２は書き込みハイウエイ、11−1,11−２
は読み出しハイウエイである。
書き込みカウンタ、３−1,3−２は２つのバンクに分割
された通話路メモリ、４は保持メモリ、５は出力データ
ハイウエイ、６は入力データラッチ、７−1,7−2,7−3,
7−４は出力データレジスタ、８は１タイムスロットご
とに入力データを振り分ける振り分け装置、９はセレク
タ、10−1,10−２は書き込みハイウエイ、11−1,11−２
は読み出しハイウエイである。
第２図により、第１図の時分割通話路の動作原理を説明
する。
する。
入力データハイウエイ１上を直列伝送されたあるデータ
は、入力データラッチ６にラッチされた後、振り分け装
置８によりタイムスロット番号が奇数のときにはハイウ
エイ10−１を通して奇数データ用通話路メモリのバンク
３−１に、また偶数のときにはハイウエイ10−２を通し
て偶数データ用通話路メモリのバンク３−２に、それぞ
れ書き込まれる。この通話路メモリ上のアドレスは、順
次書き込みカウンタ２により順次書き込まれる。第２図
の場合、入力データハイウエイ１上のデータ列A,B,C,D
・・・は、奇数データA,C,E,G・・・が書き込みハイウ
エイ10−１を通り通話路メモリ３−１に、また偶数デー
タB,D,F,H・・・が書き込みハイウエイ10−２を通話路
メモリ３−２に、それぞれ書き込まれる。
は、入力データラッチ６にラッチされた後、振り分け装
置８によりタイムスロット番号が奇数のときにはハイウ
エイ10−１を通して奇数データ用通話路メモリのバンク
３−１に、また偶数のときにはハイウエイ10−２を通し
て偶数データ用通話路メモリのバンク３−２に、それぞ
れ書き込まれる。この通話路メモリ上のアドレスは、順
次書き込みカウンタ２により順次書き込まれる。第２図
の場合、入力データハイウエイ１上のデータ列A,B,C,D
・・・は、奇数データA,C,E,G・・・が書き込みハイウ
エイ10−１を通り通話路メモリ３−１に、また偶数デー
タB,D,F,H・・・が書き込みハイウエイ10−２を通話路
メモリ３−２に、それぞれ書き込まれる。
次に、読み出しの場合には、保持メモリ４の制御により
読み出されるが、ハイウエイの１タイムスロット時間を
２つに分割し、前半と後半に分けて２回読み出しを可能
にする。読み出されたデータは、読み出しハイウエイ11
−1,11−２を通り、出力データレジスタ７−1,7−2,7−
3,7−４にそれぞれラッチされた後、セレクタ９により
選択され、出力データハイウエイ５に送出される。
読み出されるが、ハイウエイの１タイムスロット時間を
２つに分割し、前半と後半に分けて２回読み出しを可能
にする。読み出されたデータは、読み出しハイウエイ11
−1,11−２を通り、出力データレジスタ７−1,7−2,7−
3,7−４にそれぞれラッチされた後、セレクタ９により
選択され、出力データハイウエイ５に送出される。
第２図では、入力データ（A,B,C,D,E,F,G,H,I）を出力
データ（Ｆ′,E′,H′,B,A,C,D,I）に交換接続する場合
のタイミングチャートが示されている。ここで、ダッシ
ュ記号（′）は１つ前のフレームデータであることを示
し、点（・）は空きデータを示している。タイムスロッ
ト番号の奇数のデータ（A,C,E,G,I）は、書き込みハイ
ウエイ10−１を通り、通話路メモリ３−１に、タイムス
ロット番号偶数のデータ（B,D,F,H）は、書き込みハイ
ウエイ10−２を通り、通話路メモリ３−２に、それぞれ
書き込まれる。出力ハイウエイの交換データは、タイム
スロット＃１にF,＃２にE,＃３にＨ・・・・と交換接続
されるわけであるが、Ｆは偶数用通話路メモリ３−２に
書き込まれ、第２図の読み出しハイウエイ11−２に示す
タイミングでタイムスロットの前半に読み出されて、出
力ハイウエイ５に送出される。Ｅも同じように、前半に
読み出され、出力ハイウエイ５に送出される。続いて、
H,Bと読み出される。この場合、Ｈは偶数用通話路メモ
リ３−２の読み出しタイミングのタイムスロットに読み
出されるが、Ｂは偶数用通話路メモリ３−２に書き込ま
れており、続けて偶数用通話路メモリ３−２を読み出さ
なければならない。そのため、Ｈを読み出したタイムス
ロットの後半でＢを読み出し、予め出力データレジスタ
７−４にストアしておく。次のタイミングのタイムスロ
ット前半では、通話路メモリのデータをどこも読み出さ
ず、後半でＡを読み出す。
データ（Ｆ′,E′,H′,B,A,C,D,I）に交換接続する場合
のタイミングチャートが示されている。ここで、ダッシ
ュ記号（′）は１つ前のフレームデータであることを示
し、点（・）は空きデータを示している。タイムスロッ
ト番号の奇数のデータ（A,C,E,G,I）は、書き込みハイ
ウエイ10−１を通り、通話路メモリ３−１に、タイムス
ロット番号偶数のデータ（B,D,F,H）は、書き込みハイ
ウエイ10−２を通り、通話路メモリ３−２に、それぞれ
書き込まれる。出力ハイウエイの交換データは、タイム
スロット＃１にF,＃２にE,＃３にＨ・・・・と交換接続
されるわけであるが、Ｆは偶数用通話路メモリ３−２に
書き込まれ、第２図の読み出しハイウエイ11−２に示す
タイミングでタイムスロットの前半に読み出されて、出
力ハイウエイ５に送出される。Ｅも同じように、前半に
読み出され、出力ハイウエイ５に送出される。続いて、
H,Bと読み出される。この場合、Ｈは偶数用通話路メモ
リ３−２の読み出しタイミングのタイムスロットに読み
出されるが、Ｂは偶数用通話路メモリ３−２に書き込ま
れており、続けて偶数用通話路メモリ３−２を読み出さ
なければならない。そのため、Ｈを読み出したタイムス
ロットの後半でＢを読み出し、予め出力データレジスタ
７−４にストアしておく。次のタイミングのタイムスロ
ット前半では、通話路メモリのデータをどこも読み出さ
ず、後半でＡを読み出す。
C,I,Dは、それぞれタイムスロットの前半で読み出され
る。このようにして、第２図に示すように、出力レジス
タ７−１には、Ｅ′，・,C,Iが順次格納され、出力レジ
スタ７−２には、・,A,・，・，が順次格納され、出力
レジスタ７−３には、Ｆ′,H′，・,D,・，が順次格納
され、出力レジスタ７−４には、・,B,・，・，が順次
格納される。そして、セレクタ９により選択されて、出
力ハイウエイ５にはタイムスロット＃１〜＃８に、
Ｆ′,E′,H′,B,A,C,D,Iの順序で送出される。
る。このようにして、第２図に示すように、出力レジス
タ７−１には、Ｅ′，・,C,Iが順次格納され、出力レジ
スタ７−２には、・,A,・，・，が順次格納され、出力
レジスタ７−３には、Ｆ′,H′，・,D,・，が順次格納
され、出力レジスタ７−４には、・,B,・，・，が順次
格納される。そして、セレクタ９により選択されて、出
力ハイウエイ５にはタイムスロット＃１〜＃８に、
Ｆ′,E′,H′,B,A,C,D,Iの順序で送出される。
このように、読み出しのタイミングにおいて、タイムス
ロット時間の前半はその出力タイムスロット用の読み出
しに用い、後半は次の出力タイムスロット用の読み出し
に用いる。
ロット時間の前半はその出力タイムスロット用の読み出
しに用い、後半は次の出力タイムスロット用の読み出し
に用いる。
第２図に示すように、基本構成で時分割スイッチを構成
する場合に比べて、通話路メモリの書き込み速度を1/2
に低下させることができる。このように、本実施例で
は、通話路メモリを冗長にすることもなく、通話路メモ
リに対する書き込み動作速度を緩和することができるの
で、スループットを大きくできる。また、現在の超高速
RAMにおいては、書き込み速度が読み出し速度に比べて
遅いが、このようなRAMを用いて通話路を構成するとき
には、極めて有効である。
する場合に比べて、通話路メモリの書き込み速度を1/2
に低下させることができる。このように、本実施例で
は、通話路メモリを冗長にすることもなく、通話路メモ
リに対する書き込み動作速度を緩和することができるの
で、スループットを大きくできる。また、現在の超高速
RAMにおいては、書き込み速度が読み出し速度に比べて
遅いが、このようなRAMを用いて通話路を構成するとき
には、極めて有効である。
以上説明したように、本発明によれば、従来の時分割通
話路の通話路メモリを冗長にすることなく、１タイムス
ロット時間で２つのデータを読み出し、必要に応じて当
該タイムスロット／次のタイムスロットの出力データと
しているので、通話路の使用効率を100％にして、かつ
書き込み速度を低速、つまり緩和することができる。
話路の通話路メモリを冗長にすることなく、１タイムス
ロット時間で２つのデータを読み出し、必要に応じて当
該タイムスロット／次のタイムスロットの出力データと
しているので、通話路の使用効率を100％にして、かつ
書き込み速度を低速、つまり緩和することができる。
第１図は本発明の一実施例を示す時分割通話路の構成
図、第２図は第１図の動作を説明するためのタイムチャ
ート、第３図は従来の時分割通話路の構成図、第４図は
第３図の動作タイムチャートである。 1:入力データハイウエイ、2:順次書き込みカウンタ、3:
通話路メモリ、4:保持メモリ、5:出力データハイウエ
イ、6:入力データハイウエイ、７は出力データハイウエ
イ、８は振り分け装置、9:セレクタ、10:書き込みハイ
ウエイ、11:読み出しハイウエイ。
図、第２図は第１図の動作を説明するためのタイムチャ
ート、第３図は従来の時分割通話路の構成図、第４図は
第３図の動作タイムチャートである。 1:入力データハイウエイ、2:順次書き込みカウンタ、3:
通話路メモリ、4:保持メモリ、5:出力データハイウエ
イ、6:入力データハイウエイ、７は出力データハイウエ
イ、８は振り分け装置、9:セレクタ、10:書き込みハイ
ウエイ、11:読み出しハイウエイ。
Claims (1)
- 【請求項１】データの書き込み、読み出しを行うため、
２つのバンクに分割された１フレーム単位の通話路メモ
リと、該通話路メモリの読み出し番地を指定する保持メ
モリと、該通話路メモリに順次データを書き込むための
順次書き込みカウンタと、該通話路メモリの出力データ
を格納する複数の出力レジスタと、該出力レジスタを出
力ハイウェイに選択接続してデータを出力するセレクタ
とを有し、 入力ハイウェイから入力されたデータを、該２つのバン
クに対して上記順次書き込みカウンタにより１タイムス
ロットごとに交互に書き込みを行い、書き込みをしてい
ない他方のバンクでは、上記保持メモリにより、書き込
みの２倍の速度で読み出しを行って上記複数の出力レジ
スタに順次ラッチし、上記セレクタにより当該タイムス
ロットおよび次のタイムスロットへ必要に応じて転送す
ることを特徴とする時分割通話路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61131007A JPH0789678B2 (ja) | 1986-06-05 | 1986-06-05 | 時分割通話路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61131007A JPH0789678B2 (ja) | 1986-06-05 | 1986-06-05 | 時分割通話路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62287798A JPS62287798A (ja) | 1987-12-14 |
| JPH0789678B2 true JPH0789678B2 (ja) | 1995-09-27 |
Family
ID=15047783
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61131007A Expired - Fee Related JPH0789678B2 (ja) | 1986-06-05 | 1986-06-05 | 時分割通話路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0789678B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0278398A (ja) * | 1988-09-14 | 1990-03-19 | Nec Corp | タイムスロット入替回路 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60197093A (ja) * | 1984-03-21 | 1985-10-05 | Nec Corp | エラステイツクバツフア兼用時間スイツチ |
| JPS61121597A (ja) * | 1984-11-16 | 1986-06-09 | Nippon Telegr & Teleph Corp <Ntt> | 時分割通話路方式及び装置 |
| JPH0659111B2 (ja) * | 1985-02-18 | 1994-08-03 | 株式会社日立製作所 | 時間スイッチ |
| JPS61245693A (ja) * | 1985-04-24 | 1986-10-31 | Fujitsu Ltd | 二重化時分割スイツチ |
-
1986
- 1986-06-05 JP JP61131007A patent/JPH0789678B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62287798A (ja) | 1987-12-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3386705B2 (ja) | 半導体記憶装置およびそのバーストアドレスカウンタ | |
| JPS618785A (ja) | 記憶装置アクセス制御方式 | |
| US4028666A (en) | Data transfer system | |
| US7190631B2 (en) | Multi-port memory | |
| US4030078A (en) | Dynamic memory arrangement for providing noncyclic data permutations | |
| JPH0564276A (ja) | 時間スイツチ回路 | |
| JPH0789678B2 (ja) | 時分割通話路 | |
| US20040186869A1 (en) | Transposition circuit | |
| JPS61121597A (ja) | 時分割通話路方式及び装置 | |
| JP2676077B2 (ja) | 直並列変換回路 | |
| JP2914289B2 (ja) | 時分割スイッチの制御方式 | |
| JPS6394800A (ja) | 時間交換方法及び時間交換スイツチ | |
| JPH04199994A (ja) | 時間スイッチ | |
| JPH0652960B2 (ja) | 時分割通話路 | |
| JPS5947384B2 (ja) | 磁気バブルメモリ装置 | |
| JPH066881A (ja) | 時分割データ交換方式 | |
| JPS626481A (ja) | 可変長シフトレジスタ | |
| JPH0750959B2 (ja) | 時間交換方法及び時間交換スイッチ | |
| JPH03201734A (ja) | タイムスロット入替回路 | |
| JPH0542010B2 (ja) | ||
| JPH04157895A (ja) | 時間スイッチ用メモリ | |
| JPH06348418A (ja) | 波形記憶装置のメモリ制御方法 | |
| JPH09238144A (ja) | Ａｔｍスイッチ方式 | |
| JPS63304794A (ja) | 並列展開形時分割スイッチ回路 | |
| JPS6251898A (ja) | 時分割通話路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |