JPS5947384B2 - 磁気バブルメモリ装置 - Google Patents

Description

【発明の詳細な説明】 本発明は磁気バブルメモリ装置に関し、さらに詳しくは
並列に動作する磁気バブルメモリ素子と外部入出力レジ
スタとの構成に関するものである。

磁気バブルメモリ装置においては、磁気バブルを転送す
るための回転磁界を発生する回転磁界発生回路、書き込
み、消去あるいは複製などのパルス電流を流す駆動回路
、磁気バブルメモリ素子出力を読み出すセンス回路がそ
れぞれの磁気バブルメモリ素子に対応して設けられてい
る。また、これらの回路を制御するタイミング発生回路
、磁気バブルメモリ素子との間でデータ転送を行う入出
力レジスタが設けられている。また、磁気バブルメモリ
装置の記憶容量に応じて複数個の磁気バブルメモリ素子
が用いられる。従来、複数個の磁気バブルメモリ素子を
用いた磁気バブルメモリ装置において、各々の磁気バブ
ルメモリ素子と入出力レジスタとの構成は第１図に示す
ようになつでいる。

すなわち、Ｎ個で構成される磁気バブルメモリ素子１、
２、・・・・・・Ｎのデータ書き込み、読出しは並列的
に同時に行われ、磁気バブルメモリ素子数に等しいビッ
ト数を有する入出力レジスタ４にデータが一時記憶され
る。同図において、磁気バブルメモリ素子１、２・・・
・・・Ｎにデータを書き込む場合、Ｎビットの書き込む
べきデータは入出力レジスタ４に一時記憶され、書き込
み回路（図示せず）によつて入出力レジスタ４の各々の
ビットに対応する磁気バブルメモリ素子に書き込まれる
。また、磁気バブルメモリ素子からデータを読み出す場
合、データはセンス回路（図示せず）によつで読み出さ
れ、入出力レジスタ４に一時記憶される。この入出力レ
ジスタ４に一ｊ時記憶されたデータが磁気バブルメモリ
装置の出力データとなる。このように従来の磁気バブル
メモリ装置にお゛いてはデータのビット数と磁気バブル
メモリ素子数とはｌ対１に対応している。

従つて、データの転送速度は磁気バブルメモリ素子の動
作速度と等しい。

すなわち、データ転送速度は磁気バブルメモリ素子の転
送速度を越えることができない。なお、上述した従来の
磁気バブルメモリ装置において、記憶容量を大きくする
場合は、アドレス方向に、すなわち１，２，・・・・・
・Ｎ，Ｎ＋１，Ｎ＋２というように磁気バブルメモリ素
子数を増すことによつて行なわれ、この場合の素子数は
Ｎの整数倍になる。

一方、磁気バブルメモリ素子には、素子内にデータ記憶
用の複数個のマイナ一 ・ループと、これらのマイナ一
・ループのデータを共通に制御するためのメジヤ一
・ループとを有するメジヤ一 ・マイナー方式の素子が
ある。

このメジヤ一 ・マイナー方式の磁気バブルメモリ素子
において、さらに詳述すると、複数個のマイナ一 ・ル
ープは予備のマイナ一 ・ループが数個設けられている
。すなわちデータの記憶が不可能になつたマイナ一 ・
ループ（以下、欠陥ループという）が生じた場合、この
欠陥ループをスキツプして予備のマイナ一 ・ループを
用いるようにしている。にの場合、従来においては予備
のマイナ一 ・ループ数を越える欠陥−ループが発生す
ると、その磁気バブルメモリ素子は必要な記憶容量に満
たなくなるため不良素子としていた。）このため、欠陥
ループのスキツプなどの処理、すなわち欠陥ループへの
データの書き込み、ある一いは読み出しを禁止するとと
もにデータを１ビツトずらすようにしたパルス列変換回
路が提案されている。

（特願昭４８−５２１４１）。しかしながら、第１図に
示すような複数個の磁気バブルメモリ素子を用いる磁気
バブルメモリ装．置において、メジヤ一 ・マイナー方
式の磁気バブル素子をビツト毎の記憶素子として構成し
た場合磁気バブルメモリ素子毎にパルス列変換回路が必
要になる。

このため、複数のパルス列変換回路を制御する制御回路
が極めて多くなり、磁気バブル．メモリ装置の回路構成
を複雑にしてしまう。同時に、欠陥ループのスキツプ処
理のため、書き込みあるいは読取りのタイミングパルス
を一時的に禁止するため、その分だけ転送速度を低下さ
せてしまう。この転送速度の低下は、欠陥ループが多く
・発生すればする程大きくなるという欠点がある。また
、素子の不良率を低くするために予備のマイナ一 ・ル
ープを多く設けると素子の形状が大きくなるという欠点
を有する。従つて、本発明の第１の目的は、データ転送
速度を磁気バブルメモリ素子の動作速度以上にする磁気
バブルメモリ装置を提供することにある。

さらに、第２の目的は、簡単な構成の欠陥ループ処理の
制御回路を提供すると同時に欠陥ループによる磁気バブ
ルメモリ素子の不良率を低下させることにある。このよ
うな目的を達成するために、本発明による磁気バブルメ
モリ装置は、並列構成の外部装置のデータラインと並列
構成の磁気バブルメモリ素子との間に、並列入力（また
は出力）されるデータを直列変換する直列変換制御回路
を設け、データめ並列−直列一並列変換を磁気バブルメ
モリ素予め企出力について行うようにしたものである。

ＸＩ＋！：リリリリリミリ：？！？ｆ：÷：：素子と入
出力レジスタとの構成のみを記し、他の例えば回転磁界
発生回路などの周辺回路は省略する。第２図は、本発明
による磁気バブルメモリ装置の要部である磁気バブルメ
モリ素子と入出力レジスタとの構成の一実施例を示すプ
ロツク図であり、第１図と同一部分は同一記号を用いて
いる。

同図において、Ｎ個で構成される磁気バブルメモリ素子
１，２，・・・・・・Ｎと、前記磁気バブルメモリ素子
のそれぞれに対応するビツトを有するＮビツト入出力レ
ジスタ４と、データの直列変換を行う直列変換制御回路
５と、外部装置のデータラインとの間でデータの入出力
を行うＭビツト入出力レジスタ６とから構成されている
。また、Ｍビツト入出力レジスタ６とＮビツト入出力レ
ジスタ４とはＮ＞Ｍの関係が成立するように構成されて
いる。従つて、従来のように磁気バブルメモリ素子と外
部装置のデータラインとは１対１に対応しない。このよ
うに構成することによつて、磁気バブルメモリ素子の１
回の、例えば読出し動作によつてＮビツトのデータがＮ
ビツト入出力レジスタ４に一時記憶される。そして、直
列変換制御回路５は、Ｎビツト入出力レジスタ４に一時
記憶．されたＮビツトの並列データをＭビツトの直列デ
ータに変換する制御信号を出力し、Ｍビツト入出力レジ
スタ６にＮビツトのうちＭビツトのデータをセツトする
。この時、Ｎ＞Ｍであるため、Ｍビツト入出力レジスタ
６と外部装置のデータラインとのデータ転送速度はＮ／
Ｍ倍となる。例えば、Ｎ個の磁気バブルメモリ素子の平
均動作時間をＴＮ−Ｔｉｐとすれば、このＴＮ−Ｔｉｐ
期間中にＮ／Ｍ回の直列変換が行なわれる。従つて、従
来のように磁気バブルメモリ素子の平均動作時間で決め
られていた外部装置とのデータ転送速度をＮ＞Ｍの関係
で決められるようになる。すなわち、Ｎ／Ｍ比を大きく
すればする程外部装置とのデータ転送速度を速くするこ
とができる。この場合、磁気バブルメモリ素子１，２，
・・・・・・Ｎにメジヤ一・マイナ一方式の磁気バブル
メモリ素子を用いた場合、欠陥ループのスキツプ処理は
データを直列に変換する時に行うことになり、複数個の
磁気バブル素子全体を集合したものとして扱うことがで
きる。第３図は第２図プロツク図をさらに詳細にし、か
つ磁気バブルメモリ素子にメジヤ一・マイナ一方式の素
子を用い、欠陥ループ制御回路を設けた本発明による他
の実施例を示す回路図である。

同図において、Ｎ個の磁気バブルメモリ素子７，８，９
・・・・・・Ｎと、Ｎビツト並列入力・並列出力および
直列入力を有するシフトレジスタ１０と、Ｍビツト並列
入力・並列出力および直列入力を有するシフトレジスタ
１１と、前記シフトレジスタ１０にＮサイクルのシフト
クロツクを供給する第１のゲート１２、と、前記シフト
レジスタ１１にＮ／ＭＸＭサイクルのシフトクロツクを
供給する第２のゲート１３と、素子アドレス（７，８，
９・・・・・・Ｎ）とループアドレスを入力とし、選択
された素子の指示されたループが欠陥ループであるとき
前記第１あるいは第２のゲート１２，１３に禁止出力を
送出する欠陥ループ記憶回路１４とから構成されでいる
。また、第３図には示していないが前記シフトレジスタ
１０には磁気バブルメモリ素子からのデータをシフトレ
ジスタ１０に取り込むためのタイミングパルスが入力さ
れている。また、シフトレジスタ１１にも外部装置から
のデータを取り込むためのタイミングパルスが入力され
ている。なお、シフトレジスタ１０および１１のシフト
方向は、最下位ビツトから最上位ビツトへの方向である
。このように構成された回路の動作を第４図および第５
図に示すシフトレジスタ１０および１１の内部状態図を
用いて説明する。

説明を簡単にするためＭ＝２、Ｎ＝３すなわち外部デー
タライン２ビツト、磁気バブルメモリ素子３個とする。
第４図は、磁気バブルメモリ素子にデータを書込む場合
のシフトレジスタ１０および１１の内部状態図を示し、
同時に磁気バブルメモリ素子の内部状態図をＭとして示
している。

同図において、１つの四角がシフトレジスタの１ビツト
に対応している。また、中に数字で示したものは外部か
らのデータに順番号を付したものであり、数字「０１ｊ
の最初の「０」はビツト「０」を表わし、次の数字「１
」は１番目のデータを表わしている。また、第４図ａ−
ｈに示す状態図は、時間の経過に従つて順次ａ−ｈに状
態図に変化していくものである。以下、順を追つて説明
する。（１］ 状態図ａ・・・・・・外部データがシフ
トレジスタ１１に取り込まれる。

シフトレジスタ１１の下位ビツトには「０１」が、上位
ビツトには「１ｈが取り込まれる。この時、シフトレジ
スタ１０は空である。（２］ 状態図ｂ・・・・・・シ
フトクロツクＡおよびＢによつてシフトレジスタ１１と
１０を直列に接続した形でシフトレジスタ上位ビツトの
内容「１１」がシフトレジスタ１０の下位ビツトにシフ
トされる。

同時にシフトレジスタ１１の下位ビツトの内容「０１」
も上位ビツトヘシフトされる。従つて、シフトレジスタ
１１の下位ビツトは空になる。（３］ 状態図ｃ・・・
・・・シフトクロツクＡおよびＢによつて、（３］と同
様にデータのシフトが行なわれ、シフトレジスタ１０の
内容は次のようになる。同時に、次の外部データ「０２
」、「１２」がシフトレジスタ１１に取り込まれる。（
４］ 状態図ｄ・・・・・・シフトクロツクＡおよびＢ
によつて、シフトレジスタ１０の内容は目」色〔］回と
なる。

この状態になると、シフトレジスタ１０の内容が磁気バ
ブルメモリ素子Ｍへ書き込まれる。この時、磁気バブル
素子内でシフトレジスタ１０の内容が記憶されるループ
アドレスば０″″ループである。〔５］ 状態図ｅ・・
・・・・再び、シフトレジスタ１１からシフトレジスタ
１０へのデータのシフトが行なわれる。

同時に、３番目のデータがシフトレジスタ１１に取り込
まれる。この状態図ｅで磁気バブルメモリ素子の２番目
に×印を付しているのは、２番目の磁気バブルメモリ素
子の゛１”ループが欠陥ループであることを示している
。この゛丁′ループが欠陥ループであるという情報は、
欠陥ループ記憶回路１４に記憶されている。（６］ 状
態図ｆ ・・・・・にの時、欠陥ループ記憶回路１４５
から２番目の磁気バブルメモリ素子のループアドレス１
”が欠陥ループであることを示す信号が第１のゲート１
２および第２のゲート１３に禁止入力として供給される
。

このため、シフトレジスタ１１の上位ビツトからシフト
レジスタ１０の１・下位ピツトへのデータ転送ルートが
断たれる。同時に、シフトレジスタ１１へのシフトクロ
ツクＡの供給が禁止される。従つて、シフトクロツクＢ
のみがシフトレジスタに供給され、シフトレジスタ１０
の内容は「□丁丘目ｒ口となる。ま１た、シフトレジス
タ１１の内容は変化しない。なお、このようにデートの
転送経路が遮断されてシフトレジスタの内容が空になつ
たことを示すため「−」印を用いている。〔７］ 状態
図ｇ ・・・・・・欠陥ループ記憶回路１４からの第２
１および第２のゲート１２，１３への禁止出力は解除さ
れ、シフトクロツクＡおよびＢによつてデータのシフト
が行なわれる。

このため、シフトレジスタ１０の下位ビツトには「１３
」が、中位ビツトには「−」という空データが、上位ビ
ット２には「０２」というデータが記憶され、全てのビ
ツトがデータで満たされている。この状態になると（４
］と同様に、シストレジスタ１０の内容が磁気バブルメ
モリ素子Ｍへ書き込まれる。このとき、２番目のバブル
メモリ素子のループアドレごズ１”は欠陥ループである
ため、データは記憶されない。（８］ 状態図ｈ ・・
・・・・以下、上述した動作が同様にして外部データが
磁気バブルメモリ素子Ｍへ書き込まれる。

次に、磁気バブルメモリ素子Ｍからデータを読み出す場
合の動作について第５図に示す状態図を用いて説明する
。

この場合、第４図の説明の際に記憶されたデータを読み
出すものとする。また、欠陥ループも同様に、２番目の
磁気バブルメモリ・素子のループアドレスｌ”が欠陥ル
ープであるとする。〔１］ 状態図ａ ・・・・・・磁
気バブルメモリ素子Ｍの゛０”ループからデータの読み
出しが行なわれ、シフトレジスタ１０への取り込み信号
によつて磁気バブルメモリ素子Ｍからのデータがシフト
レジスタ１０に取り込まれる。

従つて、１番目の磁気バブルメモリ素子からのデータ「
１２」が、２番目のそれかや「０Ｉ」が、３番目のそれ
から「１１」がシフトレジスタ１０に取り込まれる。ν
］ 状態図ｂ ・・・・・・シフトクロツクＡおよびＢ
により、シフトレジスタ１０の上位ビツトがシフトレジ
スタ１１の下位ビツトに接続された形でデータのシフト
が行なわれる。

この結果、シフトレジスタ１１の下位ビツトは「ＩＩＪ
となる。｝］ 状態図ｃ ・・・・・・シフトクロツク
ＡおよびＢによりシフトレジスタ１１の内容は、下位ビ
ツトが「０Ｉ」、上位ビツトが「１１ｊとなる。

この時、外部のデータラインへ「０Ｉ」と「１１」が出
力される。１］ 状態図ｄ ・・・・・・シフトクロツ
クＡおよびＢによつてシフトレジスタ１０の内容はシフ
トレジスタ１１へシフトされ、空になる。

その後、シフトレジスタ１０への取り込み信号によつて
磁気バブル素子Ｍのループアドレス１”の内容がシフト
レジスタ１０に取り込まれる。この時、２番目の磁気バ
ブルメモリ素子のループアドレスｌ″は欠陥ループであ
るため、読み出された内容には意味がない。従つて、シ
フトレジスタ１０の中位ビツトの内容は「−」で示した
。５］ 状態図ｅ ・・・・・・シフトクロツクＡおよ
びＢにより、データ全体のシフトが行なわれる。

この結果、シフトレジスタ１１の内容は「０２」および
「１２」となり、この内容が外部のデータラインへ出力
される。６］ 状態図ｆ ・・・・・・欠陥ループ記憶
回路１４から２番目の磁気バブルメモリ素子のループア
ドレス丁′が欠陥ループであることを示す信号が第２の
ゲート１３に禁止入力として供給される。

このため、シフトクロツクＢのみがシフトレジスタ１０
に供給され、シフトレジスタ１０の内容は１ビツトシフ
トされる。従つて、シフトレジスタ１０の上位ビットの
欠陥ループのデータ「−」はシフトの結果、捨てられる
ことになる。また、この時、シフトレジスタ１１の内容
は変化しない。７］ 状態図ｇ ・・・・・・欠陥ルー
プ記憶回路１４から第２のゲートへの禁止出力は解除さ
れ、シフトクロツクＡおよびＢによつてデータ全体のシ
フトが行なわれる。

その後、磁気バブルメモリ素子Ｍのループアドレス２″
″からデータが読み出され、シフトレジスタ１０に取り
込まれる。（８］ 状態図ｈ・・・・・・シフトクロツ
クＡおよびＢによつてデータ全体のシフトが行なわれる
。

この結果、シフトレジスタ１１の内容は「０３」、「１
３」となり、このデータが外部へのデータライン出力さ
れる。このように本実施例によれば、欠陥ループからの
データを取り除き、正常ループのデータのみを外部のデ
ータラインに出力することができる。

ま１た、欠陥ループのスキツプ処理はデータを直列に変
換するときに行うことになり、複数個の磁気バブルメモ
リ素子全体を集合したものとして扱うことができる。す
なわち、ある磁気バブルメモリ素子の欠陥ループ数が正
常ループ数を上回つた場合５でも、１個でも正常ループ
がその素子に存在し、記憶装置全体の許容記憶容量の範
囲内であれば正常な磁気バブルメモリ素子として用いる
ことができる。従つて、欠陥ループの処理を行う制御回
路を極めて簡易に構成することができると同時に、，磁
気バブルメモリ素子の不良率を一段と低下させること、
すなわち歩留りを向上させることができる。また、バブ
ルメモリ装置の機能とチツプの構造の関係で、チツプ内
に予備ループがなく、あるい：はあつても１ないし２個
と非常に少ない場合、欠陥ループの少ないチツプをそろ
えることになるが、このような方法を用いるとチツプの
歩留りが極めて悪くなる。

本方式の場合、予備チツプを１個設けることにより、欠
陥ループをスキツプ処理する．ことによつて全体的な許
容欠陥ループ数の平均を多くすることができ、これに伴
なつてチツプの歩留りを高めることができる。例えばＮ
＝８で１チツプ当りのマイナーループ数が１２８、予備
ループが零である場合）１チツプを増して９チツ了鮒す
る，ことにより、許容欠陥ループの平均数は一′−１４
莞一万なＴＯまた ２チツプ増した場合巳み容゜ ゛
２５６゛平均欠陥ループ数は一￥２５個となるが、チツ
プ生産上の平均的な欠卜ｄ覧一プ数から考えｉと、１チ
ツプ増すだけでその結果は十分に達せられる。

このように、本発明に於いては、Ｍ＝Ｎ＋１とすること
により、欠陥ループのために生ずる歩留りの低下を防止
し、かつ余分なチツプを用いる必要がなく、これに伴な
つて安価なメモリ装置を構成することができる。なお、
本実施例において、外部データラインとのデータ転送速
度、すなわち外部データの取り込み、あるいは読出しデ
ータの出力はシフトクロツクの２サイクル毎に行なわれ
、欠陥ループが存在すると欠陥ループの数だけサイクル
タイムが増大する。

しかしながら、シフトクロツクＡのシフトレジスタ１１
への供給回数をカウントすることにより、外部データの
取り込み、あるいは読み出しデータの出力を行うように
、もしくは読み出しデータを外部へのデータラインに出
力する時にシフトクロツクＡおよびＢを発生するように
すればデータ転送そのものには何ら支障はない。

以上説明したように、本発明による磁気バブルメモリ装
置は、並列構成の外部装置データラインと並列構成の磁
気バブルメモリ素子との間に、並列入力（または出力）
されるデータを直列変換する直列変換制御回路を設け、
データの並列一直列並列変換を磁気バブルメモリ素子の
入出力について行なうようにしたものである。

このため、外部装置とのデータ転送速度を磁気バブルメ
モリ素子の動作速度以上にすることができる。すなわち
、従来のように磁気バブルメモリ素子の平均動作時間で
決められていた外部装置とのデータ転送速度は直列変換
されるビツト数と並列構成の磁気バブルメモリ素子数と
の比で決められ、直列変換されるビツト数が小さい程、
高速のデータ転送を行うことができる。従つて、直列変
換されるビツト数を選べば比較的低速の磁気バブルメモ
リ装置の用途を一層拡大できるという効果がある。さら
に、メジヤ一・マイナ一方式の磁気バブルメモリ素子を
記憶素子とした磁気バブルメモリ装置においては、欠陥
ループの処理をデータの直列変換時に行うことができ、
複数個の磁気バブルメモリ素子全体を集合したものとし
て扱うことができる。従つて、欠陥ループの処理を行う
制御回路を極めて簡易に構成することができる。同時に
、磁気バブルメモリ素子の歩留りを一段と向上させるこ
とがでる。

【図面の簡単な説明】

第１図は、従来の磁気バブルメモリ装置における磁気バ
ブルメモリ素子と入出力レジスタとの構成図、第２図は
、本発明による磁気バブルメモリ装置の要部である磁気
バブルメモリ素子と入出力レジスタとの構成の一実施例
を示すプロツク図、第３図は、第２図プロツク図をさら
に詳細にし、かつ磁気バブルメモリ素子にメジヤ一 ・
マイナ一方式の素子を用い、欠陥ループ制御回路を設け
た５本発明による他の実施例を示す回路図、第４図ａ〜
ｈおよび第５図ａ−ｈは、第３図に示す回路の動作を説
明するためのシフトレジスタの状態図で）る。 １，２，３，フ，８，９，Ｎ・・・・・・磁気バブルメ
モリ素一、４・・・・・・Ｎビツト入出力レジスタ、５
・・・・・・直列セ換制御回路、６・・・・・・Ｍビツ
ト入出力レジスタ、０・・・・・・シフトレジスタ（Ｎ
ビツト）、１１・・・・・・シフト・ジスタ（Ｍビツト
）、１２・・・・・・第１のゲート、１３・・・・第２
の．ゲート、１４・・・・・・欠陥ループ記憶回路。

Claims (1)

1. 【特許請求の範囲】 １ 磁気バブルメモリ素子を用いた磁気バブルメモリ装
   置において、Ｍビット並列の外部データラインとＮ個並
   列の磁気バブルメモリ素子のデータ入出力ラインとの間
   に、データのＭ（Ｍ＜Ｎ）ビット並列−Ｍビット直列−
   Ｎビット並列変換回路を有する磁気バブルメモリ装置。 ２ 前記Ｎ個並列の磁気バブルメモリ素子はメジャー・
   マナー方式の磁気バブルメモリ素子とし、かつ記憶用の
   マイナーループの中の欠陥ループアドレスを記憶する欠
   陥ループ記憶回路を設け、この欠陥ループ記憶回路から
   前記Ｍ（Ｍ＜Ｎ）ビット並列−Ｍビット直列−Ｎビット
   並列変換回路に制御信号を送り、欠陥ループへのデータ
   入出力を禁止するようにした特許請求の範囲第１項記載
   の磁気バブルメモリ装置。