JP2566206B2 - 逐次近似レジスタ - Google Patents
逐次近似レジスタInfo
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- JP2566206B2 JP2566206B2 JP62218992A JP21899287A JP2566206B2 JP 2566206 B2 JP2566206 B2 JP 2566206B2 JP 62218992 A JP62218992 A JP 62218992A JP 21899287 A JP21899287 A JP 21899287A JP 2566206 B2 JP2566206 B2 JP 2566206B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
- H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
- H03M1/462—Details of the control circuitry, e.g. of the successive approximation register
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
- Complex Calculations (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、各逐次比較ステップのための論理１電位の
逐次シフトのためとコンパレータにより得られるそれぞ
れの比較結果の書込みおよび記憶のために、それぞれデ
ータ入力端およびデータ出力端を備えた記憶要素が設け
られているｎビット幅の比較方式によるアナログ−ディ
ジタル変換器のための逐次近似レジスタに関する。
逐次シフトのためとコンパレータにより得られるそれぞ
れの比較結果の書込みおよび記憶のために、それぞれデ
ータ入力端およびデータ出力端を備えた記憶要素が設け
られているｎビット幅の比較方式によるアナログ−ディ
ジタル変換器のための逐次近似レジスタに関する。
この種のレジスタは、とりわけ比較方式によるアナロ
グ−ディジタル変換器に使用される。この変換方式の場
合には、レジスタビットが逐次最上位ビットで開始して
論理１電位にセットされ、入力電圧が逐次近似レジスタ
のディジタルワードに相当する電圧よりも高いかどうか
調べられる。そうである場合にはそれはセットされ、そ
うでない場合には消去される。この比較過程は、変換段
階の終端で最下位桁ビットも確定するまで、各ビットに
対して繰り返される。
グ−ディジタル変換器に使用される。この変換方式の場
合には、レジスタビットが逐次最上位ビットで開始して
論理１電位にセットされ、入力電圧が逐次近似レジスタ
のディジタルワードに相当する電圧よりも高いかどうか
調べられる。そうである場合にはそれはセットされ、そ
うでない場合には消去される。この比較過程は、変換段
階の終端で最下位桁ビットも確定するまで、各ビットに
対して繰り返される。
アナログ−ディジタル変換は逐次近似レジスタを介し
て制御される。この種のレジスタは、例えばウー、ティ
ーツェ（U.Tietze）およびツェーハー、シェンク（Ch.S
chenk）著「半導体回路技術（Halbleiter−Schaltungst
echnik）」第７版、シュプリンガー、フェアラーク（Sp
ringer−Verlag）、1985年、第767頁以下に，特に第769
頁以下に記載されている。
て制御される。この種のレジスタは、例えばウー、ティ
ーツェ（U.Tietze）およびツェーハー、シェンク（Ch.S
chenk）著「半導体回路技術（Halbleiter−Schaltungst
echnik）」第７版、シュプリンガー、フェアラーク（Sp
ringer−Verlag）、1985年、第767頁以下に，特に第769
頁以下に記載されている。
逐次近似レジスタはシフトレジスタを有し、このシフ
トレジスタにおいて論理１電位がクロック毎に１位置だ
けシフトされる。それによって一連のビットが検査され
るように論理１電位にセットされる。それぞれの比較結
果は該当コンパレータ状態が読み込まれる別の記憶要素
に記憶される。その場合に、丁度テストされる記憶要素
のみ釈放される。したがって、変換段階のために、ビッ
ト数に対して、倍の数が記憶要素に必要である。
トレジスタにおいて論理１電位がクロック毎に１位置だ
けシフトされる。それによって一連のビットが検査され
るように論理１電位にセットされる。それぞれの比較結
果は該当コンパレータ状態が読み込まれる別の記憶要素
に記憶される。その場合に、丁度テストされる記憶要素
のみ釈放される。したがって、変換段階のために、ビッ
ト数に対して、倍の数が記憶要素に必要である。
最下位ビットの確定後、一般にはシフトレジスタの別
の記憶要素がセットされ、これにより変換段階が終了し
たことが示される。
の記憶要素がセットされ、これにより変換段階が終了し
たことが示される。
本発明の目的は、できるだけ僅かの数の記憶要素でも
って構成され、且つ特に集積MOS技術で簡単に製作でき
る逐次近似レジスタを提供することにある。
って構成され、且つ特に集積MOS技術で簡単に製作でき
る逐次近似レジスタを提供することにある。
上記目的を達成するため、本発明によれば、各逐次比
較ステップのための論理１電位の逐次シフトのためとコ
ンパレータによって得られるそれぞれの比較結果の書込
みおよび記憶のために、それぞれデータ入力端およびデ
ータ出力端を備えた記憶要素が設けられており、記憶要
素はクロック制御され、それぞれデータ入力端側でデー
タ出力端により論理要素を介して制御され、二進に対応
させられた重みに応じて相前後して配置されているｎビ
ット幅の比較方式によるアナログ−ディジタル変換器の
ための逐次近似レジスタにおいて、ｎ個の記憶要素には
それぞれデータ入力側にマルチプレクサが付設され、前
記マルチプレクサは、それぞれデータシフトのためのシ
フト入力端、データ書込みのための書込み入力端および
データ記憶のためのデータ記憶入力端を有し、各マルチ
プレクサは所属の記憶要素のデータ入力端に接続可能で
あり、最高重みに付属したマルチプレクサのシフト入力
端は論理１電位に置かれており、他のマルチプレクサの
シフト入力端はそれぞれ先行する高位の重みに付属した
記憶要素のデータ出力端と接続されており、マルチプレ
クサの書込み入力端は共通にコンパレータに接続されて
おり、マルチプレクサの記憶入力端はそれぞれ該当記憶
要素のデータ出力端に接続されており、マルチプレクサ
の制御のための論理要素は、ｎ個の記憶要素のデータ出
力端によって、最上位に属したマルチプレクサのシフト
入力端における論理１電位が逐次低位に属した記憶要素
およびマルチプレクサに投入されるように配置されてお
り、そのために、データ出力端に論理１電位を持つその
都度最も低い位に属した記憶要素に比べて低い位に属し
たマルチプレクサにおいてシフト入力端が導通してお
り、データ出力端に論理１電位を持つその都度最も低い
位に属した記憶要素に付属したマルチプレクサが書込み
入力端を導通させ、データ出力端に論理１電位を持つそ
の都度最も低い位に属した記憶要素に比べて高い位に付
属したマルチプレクサにおいて記憶入力端が導通されて
いる。
較ステップのための論理１電位の逐次シフトのためとコ
ンパレータによって得られるそれぞれの比較結果の書込
みおよび記憶のために、それぞれデータ入力端およびデ
ータ出力端を備えた記憶要素が設けられており、記憶要
素はクロック制御され、それぞれデータ入力端側でデー
タ出力端により論理要素を介して制御され、二進に対応
させられた重みに応じて相前後して配置されているｎビ
ット幅の比較方式によるアナログ−ディジタル変換器の
ための逐次近似レジスタにおいて、ｎ個の記憶要素には
それぞれデータ入力側にマルチプレクサが付設され、前
記マルチプレクサは、それぞれデータシフトのためのシ
フト入力端、データ書込みのための書込み入力端および
データ記憶のためのデータ記憶入力端を有し、各マルチ
プレクサは所属の記憶要素のデータ入力端に接続可能で
あり、最高重みに付属したマルチプレクサのシフト入力
端は論理１電位に置かれており、他のマルチプレクサの
シフト入力端はそれぞれ先行する高位の重みに付属した
記憶要素のデータ出力端と接続されており、マルチプレ
クサの書込み入力端は共通にコンパレータに接続されて
おり、マルチプレクサの記憶入力端はそれぞれ該当記憶
要素のデータ出力端に接続されており、マルチプレクサ
の制御のための論理要素は、ｎ個の記憶要素のデータ出
力端によって、最上位に属したマルチプレクサのシフト
入力端における論理１電位が逐次低位に属した記憶要素
およびマルチプレクサに投入されるように配置されてお
り、そのために、データ出力端に論理１電位を持つその
都度最も低い位に属した記憶要素に比べて低い位に属し
たマルチプレクサにおいてシフト入力端が導通してお
り、データ出力端に論理１電位を持つその都度最も低い
位に属した記憶要素に付属したマルチプレクサが書込み
入力端を導通させ、データ出力端に論理１電位を持つそ
の都度最も低い位に属した記憶要素に比べて高い位に付
属したマルチプレクサにおいて記憶入力端が導通されて
いる。
本発明による逐次近似レジスタは、ビット個所が集積
MOS技術で非常に簡単に転送ゲートから構成されるとい
う利点を有する。
MOS技術で非常に簡単に転送ゲートから構成されるとい
う利点を有する。
以下、図面を参照しながら、本発明を実施例について
更に詳細に説明する。
更に詳細に説明する。
図によれば、本発明にしたがって、逐次近似レジスタ
は記憶要素としてｎ個のフリップフロップFF1〜FFnを持
ち、これらのフリップフロップはそれぞれ変換すべきワ
ードのｎビット幅に応じて２進の重みに対応する。フリ
ップフロップFF1〜FFnは、各クロックパルスでデータ入
力端Ｄにあるディジタル情報がデータ出力端Ｑに引き渡
されるＤ形フリップフロップとして構成されている。す
べてのフリップフロップFF1〜FFnはそれぞれ入力端Ｃを
介してクロック制御され、それぞれ入力端Ｒを介してリ
セット可能である。
は記憶要素としてｎ個のフリップフロップFF1〜FFnを持
ち、これらのフリップフロップはそれぞれ変換すべきワ
ードのｎビット幅に応じて２進の重みに対応する。フリ
ップフロップFF1〜FFnは、各クロックパルスでデータ入
力端Ｄにあるディジタル情報がデータ出力端Ｑに引き渡
されるＤ形フリップフロップとして構成されている。す
べてのフリップフロップFF1〜FFnはそれぞれ入力端Ｃを
介してクロック制御され、それぞれ入力端Ｒを介してリ
セット可能である。
各フリップフロップFF1〜FFnにはデータ入力端側に、
それぞれ２つの制御入力端S1およびS2とそれぞれ３つの
データ入力端とを備えたマルチプレクサM1〜Mnが設けら
れている。制御入力端における論理電位に依存してマル
チプレクサのデータ入力端が選択的に後続のフリップフ
ロップの出力端もしくは入力端に接続される。図によれ
ば、マルチプレクサの下方のデータ入力端はデータのシ
フトのためのシフト入力端として、中央のデータ入力端
はデータ書込みのための書込み入力端として、上方のデ
ータ入力端はデータの記憶のため記憶入力端として用い
られる。
それぞれ２つの制御入力端S1およびS2とそれぞれ３つの
データ入力端とを備えたマルチプレクサM1〜Mnが設けら
れている。制御入力端における論理電位に依存してマル
チプレクサのデータ入力端が選択的に後続のフリップフ
ロップの出力端もしくは入力端に接続される。図によれ
ば、マルチプレクサの下方のデータ入力端はデータのシ
フトのためのシフト入力端として、中央のデータ入力端
はデータ書込みのための書込み入力端として、上方のデ
ータ入力端はデータの記憶のため記憶入力端として用い
られる。
マルチプレクサM1のシフト入力端は論理１電位にあ
り、これに対して他のマルチプレクサのシフト入力端は
それぞれ前置された高い方の２進重みに対応するフリッ
プフロップのデータ出力端に接続されている。マルチプ
レクサのすべての書込み入力端は共通にコンパレータＫ
の出力端と接続されていて、コンパレータＫはアナログ
−ディジタル変換器に設けられている。それぞれのマル
チプレクサの記憶入力端は、記憶入力端の導通時にその
都度のフリップフロップのデータ出力端Ｑにおける論理
電位が最びフリップフロップのデータ入力端に導かれる
ように、それぞれに対応したフリップフロップのデータ
出力端に接続されている。
り、これに対して他のマルチプレクサのシフト入力端は
それぞれ前置された高い方の２進重みに対応するフリッ
プフロップのデータ出力端に接続されている。マルチプ
レクサのすべての書込み入力端は共通にコンパレータＫ
の出力端と接続されていて、コンパレータＫはアナログ
−ディジタル変換器に設けられている。それぞれのマル
チプレクサの記憶入力端は、記憶入力端の導通時にその
都度のフリップフロップのデータ出力端Ｑにおける論理
電位が最びフリップフロップのデータ入力端に導かれる
ように、それぞれに対応したフリップフロップのデータ
出力端に接続されている。
マルチプレクサの制御は図による実施例においてはOR
論理要素O1〜Onの補助によって行われ、その場合にマル
チプレクサを備えた各フリップフロップに丁度１つのOR
論理要素が付属している。各OT論理要素の出力は、それ
ぞれ該当の位に対応したマルチプレクサの制御入力端S1
および次の高位に対応したマルチプレクサの制御入力端
S2を制御する。例えばOR論理要素O2の出力はマルチプレ
クサM1の制御入力端とマルチプレクサM2の制御入力端を
制御する。OR論理要素O1の出力は、高位のフリップフロ
ップがないために、マルチプレクサM1の制御入力端S1に
のみ接続されている。OR論理要素O1〜Onの入力端は、そ
れぞれ対応したフリップフロップのデータ出力端Ｑとす
ぐ次の下位側のフリップフロップに付属したOR論理要素
の出力端とに接続されている。例えば、要素O1の第１の
入力端はフリップフロップFF1のデータ出力端Ｑに接続
され、要素O1の第２の入力端は要素O2の出力端に接続さ
れている。
論理要素O1〜Onの補助によって行われ、その場合にマル
チプレクサを備えた各フリップフロップに丁度１つのOR
論理要素が付属している。各OT論理要素の出力は、それ
ぞれ該当の位に対応したマルチプレクサの制御入力端S1
および次の高位に対応したマルチプレクサの制御入力端
S2を制御する。例えばOR論理要素O2の出力はマルチプレ
クサM1の制御入力端とマルチプレクサM2の制御入力端を
制御する。OR論理要素O1の出力は、高位のフリップフロ
ップがないために、マルチプレクサM1の制御入力端S1に
のみ接続されている。OR論理要素O1〜Onの入力端は、そ
れぞれ対応したフリップフロップのデータ出力端Ｑとす
ぐ次の下位側のフリップフロップに付属したOR論理要素
の出力端とに接続されている。例えば、要素O1の第１の
入力端はフリップフロップFF1のデータ出力端Ｑに接続
され、要素O1の第２の入力端は要素O2の出力端に接続さ
れている。
マルチプレクサMnの制御入力端S2およびフリップフロ
ップFFnのデータ出力端Ｑと接続されていないOR論理要
素Onの入力端は、逐次近似レジスタに後続接続されたス
テータス・フリップフロップFFSの出力により制御され
る論理０電位か論理１電位かのいずれかである同じ電位
にある。図によれば、ステータス・フリップフロップFF
Sの入力側は、最下位のビットのためのフリップフロッ
プFFnの出力端Ｑと接続されていて、その場合にフリッ
プフロップFFSとしては実施例におけるようにRSフリッ
プフロップを使用することができ、このRSフリップフロ
ップはセット入力端Ｓが論理１電位の後に再び０電位を
とったときに出力状態を変化しない。
ップFFnのデータ出力端Ｑと接続されていないOR論理要
素Onの入力端は、逐次近似レジスタに後続接続されたス
テータス・フリップフロップFFSの出力により制御され
る論理０電位か論理１電位かのいずれかである同じ電位
にある。図によれば、ステータス・フリップフロップFF
Sの入力側は、最下位のビットのためのフリップフロッ
プFFnの出力端Ｑと接続されていて、その場合にフリッ
プフロップFFSとしては実施例におけるようにRSフリッ
プフロップを使用することができ、このRSフリップフロ
ップはセット入力端Ｓが論理１電位の後に再び０電位を
とったときに出力状態を変化しない。
逐次近似レジスタの動作説明のために、すべてのフリ
ップフロップが変換開始時にリセットされているものと
する。これは、すべての出力端Ｑが論理０電位にあっ
て、すべてのマルチプレクサは制御入力端S1およびS2の
00状態に応じてシフト入力端が導通したことを意味す
る。それによりマルチプレクサM1のシフト入力端におけ
る論理１電位が各クロックパルスで１ビットだけ，もし
くは１フリップフロップだけシフトされる。シフトされ
た論理１電位にあるフリップフロップは付属のOR論理要
素を介して付属のマルチプレクサの制御入力端S1に論理
１電位を投入する。その結果書込み入力端がそのフリッ
プフロップのデータ入力端に接続され、次のクロックで
コンパレータＫの結果が引き渡される。同時に高いほう
の２進位を持つフリップフロップに付属したマルチプレ
クサの制御入力端S1およびS2は論理１電位にあり、した
がってそのマルチプレクサの記憶入力端が対応せるフリ
ップフロップのデータ入力端に接続され、それによりフ
リップフロップはアナログ−ディジタル変換器の比較結
果に相当する値を変換段階終了まで、場合によってはよ
り遅くまで記憶する。
ップフロップが変換開始時にリセットされているものと
する。これは、すべての出力端Ｑが論理０電位にあっ
て、すべてのマルチプレクサは制御入力端S1およびS2の
00状態に応じてシフト入力端が導通したことを意味す
る。それによりマルチプレクサM1のシフト入力端におけ
る論理１電位が各クロックパルスで１ビットだけ，もし
くは１フリップフロップだけシフトされる。シフトされ
た論理１電位にあるフリップフロップは付属のOR論理要
素を介して付属のマルチプレクサの制御入力端S1に論理
１電位を投入する。その結果書込み入力端がそのフリッ
プフロップのデータ入力端に接続され、次のクロックで
コンパレータＫの結果が引き渡される。同時に高いほう
の２進位を持つフリップフロップに付属したマルチプレ
クサの制御入力端S1およびS2は論理１電位にあり、した
がってそのマルチプレクサの記憶入力端が対応せるフリ
ップフロップのデータ入力端に接続され、それによりフ
リップフロップはアナログ−ディジタル変換器の比較結
果に相当する値を変換段階終了まで、場合によってはよ
り遅くまで記憶する。
一般に次のことが当てはまる。すなわち、論理OR要素
は出力側で、マルチプレクサM1のシフトされた論理１電
位が丁度存在しているか又は丁度存在したところで、論
理１電位にある。
は出力側で、マルチプレクサM1のシフトされた論理１電
位が丁度存在しているか又は丁度存在したところで、論
理１電位にある。
もしステータス・フリップフロップFFSが設けられて
いないとすると、本発明による逐次近似レジスタのクロ
ックは、最下位のフリップフロップFFnがコンパレータ
結果を引き渡したときに遮断されなければならない。こ
れに対して、最下位のフリップフロップFFnがあれば、
このフリップフロップはシフトされてきた論理１電位に
よりセットされ、それによりマルチプレクサMnの制御入
力端S2もしくは論理要素Onの出力端を最下位のフリップ
フロップFFnの比較結果に関係なく論理１電位に置く。
その結果この最下位のフリップフロップFFnの入力側も
マルチプレクサMnの記憶入力端と接続される。
いないとすると、本発明による逐次近似レジスタのクロ
ックは、最下位のフリップフロップFFnがコンパレータ
結果を引き渡したときに遮断されなければならない。こ
れに対して、最下位のフリップフロップFFnがあれば、
このフリップフロップはシフトされてきた論理１電位に
よりセットされ、それによりマルチプレクサMnの制御入
力端S2もしくは論理要素Onの出力端を最下位のフリップ
フロップFFnの比較結果に関係なく論理１電位に置く。
その結果この最下位のフリップフロップFFnの入力側も
マルチプレクサMnの記憶入力端と接続される。
本発明の枠内で、処理速度に高い要求がある場合に、
マルチプレクサの制御のために設けられた論理要素を高
価に構成することもできる。その場合に２つ以上の入力
端を持ったOR要素も使用できる。例えば、信号が非常に
都合が悪い場合に、実施例におけるすべてのOR要素の代
りに、高々２つのOR要素のみをシーケンシャルに通過し
なければならないようにすることも可能である。もちろ
ん、この種のキャリー・ルック・アヘッド回路（先見桁
上げ回路）には、一般に実施例におけるよりも多くの論
理要素が必要である。
マルチプレクサの制御のために設けられた論理要素を高
価に構成することもできる。その場合に２つ以上の入力
端を持ったOR要素も使用できる。例えば、信号が非常に
都合が悪い場合に、実施例におけるすべてのOR要素の代
りに、高々２つのOR要素のみをシーケンシャルに通過し
なければならないようにすることも可能である。もちろ
ん、この種のキャリー・ルック・アヘッド回路（先見桁
上げ回路）には、一般に実施例におけるよりも多くの論
理要素が必要である。
したがって、本発明による逐次近似レジスタはビット
数に相当する数の記憶要素でもって、集積MOS技術で非
常に簡単に構成されたマルチプレクサにより、非常に僅
かな構成要素にて設定された課題、すなわち丁度実行中
の変換ステップの決定，アナログ部分もしくはコンパレ
ータから供給される結果の処理および変換の残りについ
ての比較結果の記憶のための進行制御手段の構成を満た
すことができる。
数に相当する数の記憶要素でもって、集積MOS技術で非
常に簡単に構成されたマルチプレクサにより、非常に僅
かな構成要素にて設定された課題、すなわち丁度実行中
の変換ステップの決定，アナログ部分もしくはコンパレ
ータから供給される結果の処理および変換の残りについ
ての比較結果の記憶のための進行制御手段の構成を満た
すことができる。
図は本発明による逐次近似レジスタの実施例を示すブロ
ック図である。 FF1〜FFn……記憶要素、FFS……別の記憶要素、M1〜Mn
……マルチプレクサ、O1〜On……OR論理要素、Ｄ……デ
ータ入力端、Ｑ……データ出力端、Ｃ……クロック入力
端、Ｒ……リセット入力端、S1,S2……制御入力端、Ｔ
……クロックパルス、Ｋ……コンパレータ。
ック図である。 FF1〜FFn……記憶要素、FFS……別の記憶要素、M1〜Mn
……マルチプレクサ、O1〜On……OR論理要素、Ｄ……デ
ータ入力端、Ｑ……データ出力端、Ｃ……クロック入力
端、Ｒ……リセット入力端、S1,S2……制御入力端、Ｔ
……クロックパルス、Ｋ……コンパレータ。
Claims (6)
- 【請求項１】各逐次比較ステップのための論理１電位の
逐次シフトのためとコンパレータ（Ｋ）によって得られ
るそれぞれの比較結果の書込みおよび記憶のために、そ
れぞれデータ入力端（Ｄ）およびデータ出力端（Ｑ）を
備えた記憶要素（FF1〜FFn）が設けられており、記憶要
素（FF1〜FFn）はクロック制御され、それぞれデータ入
力端側でデータ出力端（Ｑ）により論理要素（O1〜On）
を介して制御され、二進に対応させられた重みに応じて
相前後して配置されているｎビット幅の比較方式による
アナログ−ディジタル変換器のための逐次近似レジスタ
において、ｎ個の記憶要素（FF1〜FFn）にはそれぞれデ
ータ入力側にマルチプレクサ（M1〜Mn）が付設され、前
記マルチプレクサ（M1〜Mn）は、それぞれデータシフト
のためのシフト入力端、データ書込みのための書込み入
力端およびデータ記憶のためのデータ記憶入力部を有
し、各マルチプレクサは所属の記憶要素のデータ入力端
（Ｄ）に接続可能であり、 最高重みに付属したマルチプレクサ（M1）のシフト入力
端は論理１電位に置かれており、他のマルチプレクサ
（M2〜Mn）のシフト入力端はそれぞれ先行する高位の重
みに付属した記憶要素のデータ出力端と接続されてお
り、マルチプレクサ（M1〜Mn）の書込み入力端は共通に
コンパレータ（Ｋ）に接続されており、マルチプレクサ
の記憶入力端はそれぞれ該当記憶要素のデータ出力端
（Ｑ）に接続されており、マルチプレクサ（M1〜Mn）の
制御のための論理要素（O1〜On）は、ｎ個の記憶要素
（FF1〜FFn）のデータ出力端（Ｑ）によって、最上位に
属したマルチプレクサのシフト入力端における論理１電
位が逐次低位に属した記憶要素およびマルチプレクサに
投入されるように配置されており、そのために、データ
出力端に論理１電位を持つその都度最も低い位に属した
記憶要素に比べて低い位に属したマルチプレクサにおい
てシフト入力端が導通しており、データ出力端に論理１
電位を持つその都度最も低い位に属した記憶要素に付属
したマルチプレクサが書込み入力端を導通させ、データ
出力端に論理１電位を持つその都度最も低い位に属した
記憶要素に比べて高い位に付属したマルチプレクサにお
いて記憶入力端が導通されていることを特長とする逐次
近似レジスタ。 - 【請求項２】前記論理要素はOR要素（O1〜On）であり、
その個数は記憶要素の個数に対応していることを特徴と
する特許請求の範囲第１項記載の逐次近似レジスタ。 - 【請求項３】最下位に属する記憶要素（FFn）に対応し
ているマルチプレクサ（Mn）の制御入力端（S2）および
OR要素（On）の入力端は論理０電位にあることを特徴と
する特許請求の範囲第２項記載の逐次近似レジスタ。 - 【請求項４】最下位に属する記憶要素（FFn）の後段に
は、最下位に付属した記憶要素（FFn）に対応したマル
チプレクサ（Mn）の制御入力端（S2）と最下位に付属し
た記憶要素（FFn）に対応したOR要素（On）の入力端の
１つを制御する別の記憶要素（FFS）が接続されている
ことを特徴とする特許請求の範囲第２項記載の逐次近似
レジスタ。 - 【請求項５】各マルチプレクサ付き記憶要素（FF1〜FF
n、M1〜Mn）にはOR要素（O1〜On）のみが設けられてお
り、各OR要素の出力端はそれぞれ対応したマルチプレク
サと隣の高位側のマルチプレクサの制御入力端（S1、S
2）を制御し、OR要素の入力端はそれぞれ対応した記憶
要素のデータ出力端（Ｑ）と隣の低位側に属した記憶要
素に対応したOR要素の出力端とに接続されていることを
特徴とする特許請求の範囲第３項又は第４項記載の逐次
近似レジスタ。 - 【請求項６】マルチプレクサ（M1〜Mn）の制御のための
論理要素はキャリー・ルック・アヘッド回路として構成
されていることを特徴とする特許請求の範囲第３項又は
第４項記載の逐次近似レジスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3629832 | 1986-09-02 | ||
| DE3629832.8 | 1986-09-02 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6364413A JPS6364413A (ja) | 1988-03-22 |
| JP2566206B2 true JP2566206B2 (ja) | 1996-12-25 |
Family
ID=6308741
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62218992A Expired - Lifetime JP2566206B2 (ja) | 1986-09-02 | 1987-09-01 | 逐次近似レジスタ |
Country Status (5)
| Country | Link |
|---|---|
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