DE19924243C1 - Integrierte, taktgesteuerte Schieberegisterschaltung und Umsetzeinrichtung - Google Patents
Integrierte, taktgesteuerte Schieberegisterschaltung und UmsetzeinrichtungInfo
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- DE19924243C1 DE19924243C1 DE1999124243 DE19924243A DE19924243C1 DE 19924243 C1 DE19924243 C1 DE 19924243C1 DE 1999124243 DE1999124243 DE 1999124243 DE 19924243 A DE19924243 A DE 19924243A DE 19924243 C1 DE19924243 C1 DE 19924243C1
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Abstract
Die Erfindung betrifft eine integrierte, taktgesteuerte Schieberegisterschaltung der Bitbreite n sowie eine integrierte, taktgesteuerte Umsetzeinrichtung der Bitbreite n, bei der eine Umschaltvorrichtung vorgesehen ist, mittels der zumindest ein Teil der Registerzellen überbrückbar ist und damit die Schieberegistereinrichtung von der Bitbreite n auf zumindest eine reduzierte Bitbreite m umschaltbar ist. Die Schieberegisteranordnung kann dabei als sukzessives Approximationsregister ausgebildet sein, dessen Registerzellen als zweiflankengetriggerte Flip-Flops ausgebildet sind. Ferner betrifft die Erfindung eine integrierte, taktgesteuerte Umsetzeinrichtung der Bitbreite n, die vorteilhafterweise als A/D-Umsetzer oder D/A-Umsetzer ausgebildet ist und die mindestens eine erfindungsgemäße Umschaltvorrichtung zur Reduzierung der Auflösung aufweist. Insbesondere als A/D-Umsetzer ausgebildete Umsetzeinrichtungen weisen vorteilhafterweise eine erfindungsgemäße Schieberegisteranordnung auf.
Description
Die Erfindung betrifft eine integrierte, taktgesteuerte
Schieberegisterschaltung der Bitbreite n nach dem Oberbegriff
des Patentanspruchs 1 sowie eine integrierte, taktgesteuerte
Umsetzeinrichtung der Bitbreite n.
Derartige taktgesteuerte Schieberegister können beispielswei
se als sukzessive Approximationsregister ausgebildet sein.
Sukzessive Approximationsregister werden vorzugsweise in Ana
log-Digital-Umsetzern nach dem Wägeverfahren zur Steuerung
der Umsetzung eingesetzt. Bei diesem Umsetzverfahren werden
die Registerzellen sukzessive, beginnend mit dem höchstwerti
gen Bit (Most Significant Bit, MSB), auf ein logisches
Einspotential gesetzt. Es wird dann verglichen, ob die Ein
gangsspannung höher als die Spannung ist, die dem digitalen
Wort des sukzessiven Approximationsregisters entspricht. Ist
das der Fall, bleibt es gesetzt, andernfalls wird es ge
löscht. Dieser Wägevorgang wird für jedes Bit wiederholt, bis
am Ende der Umsetzphase auch das niederwertigeste Bit (Least
Significant Bit, LSB) feststeht.
Der Aufbau sowie die prinzipielle Arbeitsweise eines solchen
sukzessiven Approximationsregisters ist vielfach bekannt und
beispielsweise in "Halbleiterschaltungstechnik" von U. Tiet
ze, Ch. Schenk, neunte, neu bearbeitete und erweiterte Aufla
ge, Springer-Verlag, Berlin, 1990, Seite 780 ff., insbesonde
re Abb. 23.40, genau beschrieben worden.
Gattungsgemäße Umsetzeinrichtungen, wie zum beispiel Analog-
Digital-Umsetzer (A/D-Umsetzer) und Digital-Analog-Umsetzer
(D/A-Umsetzer), sind im wesentlichen durch die folgenden bei
den Kennwerte gekennzeichnet: die Umsetzzeit und die Auflö
sung. Die Umsetzzeit oder auch Konversionszeit bezeichnet die
Gesamtzeit, die ein A/D-Umsetzer für einen vollständigen Um
setzzyklus mit voller Auflösung benötigt. Die Umsetzzeit ist
somit ein Maß für die Geschwindigkeit des A/D-Umsetzers. Die
Auflösung, die im wesentlichen die Genauigkeit der Umsetzung
charakterisiert, wird durch die Anzahl der Bits bzw. der Kon
vertierungsstufen bestimmt.
Im allgemeinen wächst bei sequentiellen A/D-Umsetzer, wie ei
nem A/D-Umsetzer nach dem Wägeverfahren, die Umsetzzeit mit
steigender Auflösung. Sequentielle A/D-Umsetzer sind daher
eher in Bezug auf die Umsetzzeit oder eher in Bezug auf die
Auflösung optimiert. Eine nachträgliche Veränderung dieser
beider Kennwerte, beispielsweise bei veränderten Anforderun
gen, ist nicht möglich. Sequentielle A/D-Umsetzer weisen so
mit immer eine feste, nicht veränderliche Auflösung auf.
Ausgehend von diesem Stand der Technik liegt der vorliegenden
Erfindung daher die Aufgabe zugrunde, eine gattungsgemäße
taktgesteuerte Schieberegisterschaltung sowie eine taktge
steuerte Umsetzeinrichtung anzugeben, die bezüglich der Um
setzzeit und der Auflösung möglichst flexibel an die jeweili
gen Anforderungen anpassbar sind.
Diese Aufgaben werden erfindungsgemäß durch eine taktgesteu
erte Schieberegisterschaltung mit den Merkmalen des Patentan
spruchs 1 sowie durch taktgesteuerte Umsetzeinrichtungen mit
den Merkmalen der Patentansprüche 10 und 11 gelöst.
Die erfindungsgemäße Umsetzeinrichtung und Schieberegister
schaltung zeichnen sich durch eine wahlweise umschaltbare
Auflösung aus. Die Umschaltung erfolgt durch Umschaltvorrich
tungen, über die bei einer Reduzierung einer Auflösung die
für die jeweilige Umsetzung nicht benötigten Registerzellen
überbrückt und damit weggeschaltet werden. Vorteilhaft an
dieser Möglichkeit der Umschaltung der Auflösung ist eine
Verkürzung der Umsetzzeit für solche Anwendungen, bei denen
eine schnelle Umsetzung benötigt wird und gleichzeitig auf
eine erhöhte Auflösung dieser Umsetzung verzichtet werden
kann. Dadurch kann die Umsetzeinrichtung bzw. das Schiebere
gister in Verbindung mit einer wählbaren Taktverteilung vom
Anwender flexibel an die jeweiligen Anforderungen angepaßt
werden.
Für das sukzessive Approximationsregister sind typischerweise
zweiflankengetriggerte Flip-Flops, wie zum Beispiel Masters-
Slave-Flip-Flops, vorgesehen. Solche Flip-Flop sind insbeson
dere bei Zwei-Phasen-Taktsystemen von Vorteilen, da sie eine
sehr hohe Störsicherheit aufweisen.
Die Bypass-Schaltung zum Überbrücken wird über eine Steuer
einrichtung gesteuert und kann im einfachsten Fall jeweils
durch ein UND-Gatter und ein diesem nachgeschaltetes ODER-
Gatter, die jeweils die nicht benötigten Registerzellen über
brücken, realisiert werden.
Die bei einer Umschaltung der Auflösung nicht benötigten und
damit überbrückte Registerzellen können beispielsweise ge
steuert durch ein Enable-Signal ausgeschaltet werden, wodurch
vorteilhafterweise auch die Leistungsaufnahme pro Umsetzung
reduziert wird.
Das erfindungsgemäße Schieberegister eignet sich insbesondere
bei nach dem Wägeverfahren arbeiteten A/D-Umsetzern, ist je
doch sehr vorteilhaft auch bei allen anderen sequentiellen
oder zumindest teilweise sequentiellen A/D-Umsetzern einsetz
bar. Darüber hinaus wäre es auch denkbar, daß erfindungsgemä
ße Schieberegister bei zumindest teilweise sequentiellen D/A-
Umsetzer einzusetzen.
Die Erfindung ist besonders vorteilhaft bei einem sukzessiven
Approximationsregister insbesondere im Zusammenhang mit einem
sequentiellen A/D-Umsetzer verwendbar. Die Erfindung ist je
doch nicht ausschließlich auf derartige Register beschränkt,
sondern ist vielmehr auch sehr vorteilhaft bei sämtlichen ge
takteten Registerschaltungen, bei denen durch Überbrückung
von Registerzellen eine Steigerung der Umsetzzeit unter In
kaufnahme einer geringeren Auflösung erzielt wird, einsetz
bar.
Vorteilhafte Ausgestaltungen und Weiterbildungen der Erfin
dung sind Gegenstand der Unteransprüche.
Die Erfindung wird nachfolgend anhand der einzigen Figur der
Zeichnung näher erläutert. Die Figur zeigt den prinzipiellen
Aufbau einer erfindungsgemäßen Schieberegisterschaltung mit
umschaltbarer Auflösung von 4 Bit auf 2 Bit.
In der Figur ist mit 1 eine Schieberegisterschaltung darge
stellt. Die Schieberegisterschaltung weist vier in Reihe an
geordnete Registerzellen R0-R3 und somit eine maximale Auf
lösung von vier auf. Nachfolgend wird die maximale mögliche
Auflösung oder Bitbreite der Schieberegisterschaltung 1 bzw.
einer Umsetzeinrichtung mit n bezeichnet, während eine bei
spielsweise durch Umschaltung erzeugte, reduzierte Auflösung
oder Bitbreite mit m bezeichnet ist, wobei m < n ist.
Ferner sei nachfolgend angenommen, daß die Schieberegister
schaltung 1 in der Figur als sukzessives Approximationsregi
ster eines in der Figur nicht dargestellten A/D-Umsetzers
ausgebildet ist. Der Aufbau und die Funktionsweise eines suk
zessiven Approximationsregisters entsprechend der Figur ist
unter anderem in dem europäischen Patent EP 0 258 840 B1 be
schrieben, das vollinhaltlich in die vorliegende Patentanmel
dung mit einbezogen wird ("incorporated by reference").
Bei einem sukzessiven Approximationsregister dienen die Regi
sterzellen R0-R3 als Speicherelemente, die jeweils entspre
chend den n-Bits des zu wandelnden Wortes einer dualen Wich
tung entsprechen. Die Registerzellen R0-R3 sind im vorlie
genden Ausführungsbeispiel als zweiflankengetriggerte Flip-
Flops ausgebildet. Bei solchen Flip-Flops, die beispielsweise
als sogenannte Master-Slave-Flip-Flops ausgebildet sein kön
nen, wird mit jedem Taktimpuls eine an einem Dateneingang L,
IN anliegende digitale Information an den jeweiligen Daten
ausgang Q übernommen.
Im vorliegenden Ausführungsbeispiel weist jedes der Flip-
Flops R0-R3 jeweils vier Eingänge L, IN, CLK, RES und einen
Ausgang Q auf. Alle Flip-Flops R0-R3 sind über jeweils ei
nen Eingang CLK, dem ein Taktsignal ZCLK zuführbar ist, takt
gesteuert und können über jeweils einen Eingang RES, dem ein
Reset-Signal ZRES zuführbar ist, rückgesetzt werden. Gemäß
der Figur dient der Eingang L als Schiebeeingang zum Schieben
von Daten und der Eingang IN als Schreibeingang zum Ein
schreiben von Daten. Darüberhinaus weist typischerweise jedes
der Flip-Flops R0-R3 noch zwei in der Figur nicht darge
stellte Steuereingänge auf.
Der Schiebeeingang L des ersten und somit des höchstwertigen
Flip-Flops R3 liegt auf logischem Einspotential "1", während
die Schiebeeingänge L der anderen, niederwertigeren Flip-
Flops R0-R2 mit dem Datenausgang Q des jeweils vorgeordne
ten, einer höheren dualen Wichtung entsprechenden Flip-Flops
R1-R3 verbunden sind. Alle Schreibeingänge IN der Flip-
Flops R0-R3 sind gemeinsam mit einem Ausgang eines Kompara
tors 6 verbunden, der beispielsweise Teil des Analog-Digital-
Umsetzers ist. Ein Komparatorausgangssignal ZOUT kann somit
in die Schreibeingänge IN der Flip-Flops R0-R3 eingekoppelt
werden.
Dem Flip-Flop R0 mit der niedrigsten Wichtung ist ein Status-
Flip-Flop RS nachgeschaltet. Dieses Status-Flip-Flop RS ist
mit seinem Schiebeeingang L mit dem Ausgang Q des Flip-Flops
R0 und mit seinem Schreibeingang IN mit dem Komparatorausgang
6 verbunden.
Die Ausgangsanschlüsse Q der Flip-Flops R0-R3 sind mit ent
sprechenden Registerausgangsanschlüssen Y0-Y3 verbunden, an
denen die Registerausgangssignale Z0-Z3 abgreifbar sind. Am
Ausgang YS des Status-Flip-Flops RS ist ein Statussignal ZS
abgreifbar, das das Ende eines Umsetzzyklus anzeigt.
Erfindungsgemäß ist ferner eine Umschaltungeinrichtung 2 vor
gesehen. Im vorliegendem Ausführungsbeispiel ist die Umschal
tungseinrichtung 2 dazu ausgelegt, eine Umschaltung von einer
4-Bit-Auflösung auf eine 2-Bit-Auflösung des sukzessiven Ap
proximationsregisters 1 zu ermöglichen. Die Umschalteinrich
tung 2 weist ein UND-Gatter 3 und ein ODER-Gatter 4 auf. Das
UND-Gatter 3 ist eingangsseitig mit einer Steuereinrichtung 5
und mit dem Ausgang Q des Flip-Flops R2 mit der zweithöchsten
Wichtung verbunden ist. Ausgangsseitig ist das UND-Gatter 3
mit einem Eingang des nachgeschalteten ODER-Gatters 4 verbun
den. Dieses ODER-Gatter 4 ist derart zwischen dem Flip-Flop
R0 mit der niedrigsten Wichtung und dem nachgeschalteten Sta
tus-Flip-Flop RF angeordnet, daß dessen zweiter Eingang mit
dem Ausgang Q des besagten niedrigstwertigen Flip-Flops R0
und dessen Ausgang mit dem Eingang L des Status-Flip-Flops RS
verbunden ist.
Nachfolgend wird die Funktionsweise der erfindungsgemäßen,
als sukzessives Approximationsregister ausgebildeten Schiebe
registerschaltung anhand der Figur beschrieben:
Zur Beschreibung der Funktionsweise des sukzessiven Approxi
mationsregisters 1 sei angenommen, daß sämtliche Flip-Flops
R0-R3, RS zu Beginn der Umsetzung rückgesetzt sind. Das be
deutet, daß sämtliche Ausgänge Q auf logischem Nullpotential
"0" und daß alle Schiebeeingänge L durchgeschaltet sind. Da
nach wird das logische Einspotential "1" am Schiebeeingang L
mit jedem Taktimpuls des Taktsignals ZCLK um eine Stelle bzw.
um ein Flip-Flop R0-R3 weitergeschoben. Dadurch werden die
Bits der einzelnen Flip-Flops R0-R3 der Reihe nach ver
suchsweise auf logisches Einspotential "1" gesetzt. Das jewei
lige Wägeresultat wird in weiteren Flip-Flops R0-R3, in die
das entsprechende Komparatorausgangssignal ZOUT eingelesen
wird, gespeichert. Dabei wird nur dasjenige Flip-Flops R0-R3
freigegeben, dessen zugehöriges Bit gerade getestet bzw.
verglichen wird. Nach der Festlegung des niedrigstwertigesten
Bits, daß heißt nach Durchlaufen des Flip-Flops R0 mit der
niedrigsten dualen Wichtung wird in der Regel ein weiteres
Speicherelement, das sogenannte Status-Flip-Flop RS, gesetzt,
das einen Takt später das Ende des Umsetzzyklus anzeigt. Nach
diesem Umsetzzyklus mit einer 4-Bit-Auflösung kann mit dem
nächsten Umsetzzyklus begonnen werden.
Es wäre jedoch auch möglich, daß für eine Umsetzung eine
niedrigere, reduzierte Auflösung ebenfalls ausreicht. Für
diesen Fall sieht die Erfindung eine Umschaltung von der 4-
Bit-Auflösung auf eine reduzierte 2-Bit-Auflösung vor. Dabei
wird dem UND-Gatter 3 über die Steuereinrichtung 5 ein Steu
ersignal ZCTR zugeführt. Dieses Steuersignal ZCTR bewirkt bei
Vorhandensein des Registerausgangssignals Z2, daß heißt nach
Durchlaufen der zwei höchstwertigen Bits bzw. den entspre
chenden Flip-Flops R2, R3, daß diejenigen Flip-Flops R1, R0
mit der nächst niedrigeren dualen Wichtung mittels des UND-
Gatters 3 und des ODER-Gatters 4 überbrückt werden. Somit
liegt also das Registerausgangssignal Z2 direkt am Eingang
des Status-Flip-Flops RS an. Das Status-Flip-Flop RS gibt
beim nächsten Takt über das Statussignal ZS an, daß am Aus
gang des sukzessiven Approximationsregisters das Registerer
gebnis mit der reduzierten Auflösung m = 2 anliegt, der redu
zierte Umsetzzyklus beendet ist und mit einem neuen Umsetzzy
klus begonnen werden kann.
Der Umschaltvorgang läßt sich selbstverständlich auch wieder
durch das Umschaltsteuersignal ZCTR rückgängig machen.
Besonders vorteilhaft ist es, wenn die nicht benötigten und
damit überbrückten Flip-Flops R0, R1 beispielsweise über ein
Steuersignal ZEN der Steuereinrichtung 5 abgeschaltet werden.
Alternativ könnten diese Flip-Flops R0, R1 auch in einen Po
wer-Down-Modus gesteuert werden.
Das sukzessive Approximationsregister 1 wurde aus Gründen der
besseren Übersicht in der Figur lediglich mit einer Anzahl
von vier Flip-Flops R0-R3 dargestellt, wodurch, wie bereits
erwähnt, eine maximale Auflösung von n = 4 erzielbar ist. Es
liegt jedoch im Bereich des fachmännischen Handelns, das in
der Figur dargestellte Prinzip auf ein sukzessives Approxima
tionsregister 1 mit einer beliebigen anderen Auflösung n an
zuwenden.
Darüber hinaus wurde das Prinzip der Erfindung anhand einer
Umschalteinrichtung 2, die lediglich eine einzige Umschaltung
von der 4-Bit-Auflösung auf eine 2-Bit-Auflösung vorsieht,
beschrieben. Es sei jedoch ausdrücklich darauf hingewiesen,
daß die Erfindung nicht auf eine einzige Umschaltmöglichkeit
zwischen der maximalen Auflösung n und einer einzigen, redu
zierten Auflösung m beschränkt ist. Vielmehr bezieht sich die
Erfindung insbesondere auch auf eine Umschalteinrichtung 2,
die einer beliebige dezidierten Umschaltbarkeit zwischen der
maximalen Auflösung n und je nach Anwendung einer Vielzahl
von reduzierten Auflösungen m Genüge leistet. Im speziellen
läßt sich über eine geeignete Verknüpfung von Logikgliedern
und durch mehrfaches Überbrücken einer unterschiedlichen An
zahl von Flip-Flops R0-R3 auf einfache Weise jede beliebige
Auflösung zwischen der maximalen Auflösung (n = 4) und der
minimalen Auflösung (m = 1) realisieren.
Desweiteren wurde in der Figur die erfindungsgemäße Umschalt
einrichtung 2 auf sehr einfache Art und Weise mittels zweier
logischen Gatter 3, 4 sowie einer diese ansteuernde Steuer
einrichtung 5 dargestellt. Es liegt im Rahmen der Erfindung,
daß die zur Realisierung der Umschaltungfunktionalität vorge
sehene Umschalteinrichtung 2 auch aufwendiger ausgeführt wer
den könnte, wenn beispielsweise eine höhere Anforderung an
die Verarbeitungsgeschwindigkeit bzw. die Auflösung gestellt
werden würde. Für eine solche Schaltungsanordnung wäre aller
dings eine aufwendigere Logikschaltung, eine Prozessorschal
tung oder ähnliches erforderlich.
Wie bereits Eingangs erwähnt, liegt es im Bereich der Erfin
dung, daß bei einer maximalen Auflösung n auf maximal n-
reduzierte Auflösungen m umgeschaltet werden kann. Prakti
scherweise ist dies insbesondere aus schaltungstechnischen
Gründen häufig nicht erforderlich, da es meist ausreicht, von
der maximalen Auflösung einer Schieberegisterschaltung bzw.
einer Wandlereinrichtung auf eine einzige oder auf wenige re
duzierte Auflösungen m umschalten zu können. So reicht es
beispielsweise bei einem 12-Bit A/D-Umsetzer vollkommen aus,
daß dieser von der 12-Bit-Auflösung auf eine 10-Bit- und/oder
eine 8-Bit-Auflösung umgeschaltet werden kann.
Die Steuereinrichtung 5 kann je nach Anforderung Teil der
Schieberegisterschaltung 1 und/oder der Umsetzereinrichtung
sein. Es wäre selbstverständlich auch denkbar, daß die Steu
ereinrichtung 5 als separate integrierte Schaltung, bei
spielsweise als Mikroprozessor- oder als Mikrocontroller
schaltung, realisiert ist.
Ferner ist die Erfindung nicht auf als sukzessive Approxima
tionsregister 1 ausgebildete Schieberegisterschaltungen 1 be
schränkt, sondern ist sehr vorteilhaft auf alle integrierte,
taktgesteuerte Schieberegisterschaltungen 1 anwendbar, bei
denen eine Umschaltbarkeit zwischen einer maximalen Auflösung
n und zumindest einer reduzierten Auflösung m realisiert wer
den soll.
Die erfindungsgemäße, taktgesteuerte Schieberegisterschaltung
1 eignet sich insbesondere bei allen integrierten, taktge
steuerten Umsetzeinrichtungen der Bitbreite n (in der Figur
nicht dargestellt), bei denen zum Zwecke der Geschwindig
keitssteigerung eine Umschaltbarkeit auf zumindest eine redu
zierte Auflösung m erforderlich ist. Eine derartige Um
setzeinrichtung kann beispielsweise als A/D-Umsetzer oder ein
D/A-Umsetzer, die vorzugsweise eine Schieberegisterschaltung
mit umschaltbarer Auflösung aufweisen, ausgebildet sein. Die
se A/D-Umsetzer bzw. D/A-Umsetzer sind dabei zumindest teil
weise in sequentieller Betriebsweise betreibbar. Solche zu
mindest teilweise sequentiellen A/D-Umsetzer sind z. B. Kas
kadenumsetzer, A/D-Umsetzer nach dem Wägeverfahren, A/D-
Umsetzer nach dem Zählverfahren oder dergleichen.
Darüber hinaus ist die Erfindung auch sehr vorteilhaft an
wendbar bei allen A/D-Umsetzern bzw. D/A-Umsetzern mit
Selbstkalibrierung, insbesondere da bei diesen Umsetzern die
Funktion der Selbstkalibrierung auch bei einer Umschaltung
der Auflösung erhalten bleibt.
Das erfindungsgemäße, sukzessive Approximationsregister kann
also mit einer Anzahl von Registerzellen, die der Anzahl der
Bits und somit der Auflösung entspricht, mit Hilfe einer in
tegrierten Technologie, beispielsweise einer CMOS-Technolo
gie, sehr einfach aufgebaut und mit nur sehr wenigen Bauele
menten die gestellten Aufgaben erfüllen, nämlich die Imple
mentierung einer Umschaltungsfunktion für eine Schieberegi
sterschaltung von einer maximalen Auflöung auf zumindest eine
reduzierte Auflösung mit möglichst wenig Schaltungsaufwand.
Eine derartige Schieberegisterschaltung erlaubt es, daß je
nach gewünschter Funktionalität jederzeit entweder eine sehr
hohe Auflösung oder eine sehr hohe Umsetzgeschwindigkeit oder
ein Kompromiß aus Auflösungsanforderung und Geschwindigkeits
anforderung ausgewählt werden kann.
1
Schieberegisterschaltung, sukzessives-
Approximationsregister
2
Umschalteinrichtung
3
UND-Gatter
4
ODER-Gatter
5
Steuereinrichtung
6
Vergleichereinrichtung, Komparator
m reduzierte Bitbreite/Auflösung
n Bitbreite/Auflösung
IN, L, CLK, RES Registerzelleneingänge
Q Registerzellenausgänge
R0-R3 Registerzellen, Flip-Flops
RS Status-Flip-Flop
Y0-Y3 Registerausgänge
YS Statusausgang
Z0-Z3 Registerausgangssignale
ZCLK Taktsignal
ZCTR Umschaltsteuersignal
ZEN Steuersignal
ZOUT Komparatorausgangssignal
ZPD Power-Down-Steuersignal
ZRES Reset-Signal
ZS Statussteuersignal
m reduzierte Bitbreite/Auflösung
n Bitbreite/Auflösung
IN, L, CLK, RES Registerzelleneingänge
Q Registerzellenausgänge
R0-R3 Registerzellen, Flip-Flops
RS Status-Flip-Flop
Y0-Y3 Registerausgänge
YS Statusausgang
Z0-Z3 Registerausgangssignale
ZCLK Taktsignal
ZCTR Umschaltsteuersignal
ZEN Steuersignal
ZOUT Komparatorausgangssignal
ZPD Power-Down-Steuersignal
ZRES Reset-Signal
ZS Statussteuersignal
Claims (15)
1. Integrierte, taktgesteuerte Schieberegisterschaltung der
Bitbreite n, mit einer Vielzahl taktgesteuerter Registerzel
len (R0-R3), die jeweils mindestens einen Dateneingang (IN,
L) und mindestens einen Datenausgang (Q) aufweisen, und die
zum Einschreiben und Speichern eines Informationssignals so
wie zum Weiterschieben des Informationssignals für jeden
Taktzyklus ausgelegt sind, wobei die Registerzellen (R0-R3)
entsprechend einer zugeordneten dualen Wichtung hintereinan
der angeordnet sind und dateneingangsseitig von Datenausgän
gen (Q) der jeweils vorgeschalteten Registerzellen (R0-R4)
gesteuert sind,
dadurch gekennzeichnet,
daß eine Umschaltvorrichtung (2) vorgesehen ist, mittels der
zumindest ein Teil der Registerzellen (R0-R3) überbrückbar
ist und damit die Schieberegistereinrichtung von der Bit
breite n auf zumindest eine reduzierte Bitbreite m umschalt
bar ist, wobei die Umschaltvorrichtung (2) zumindest eine By
pass-Schaltung (3, 4) aufweist, wobei jeweils eine Bypass-
Schaltung (3, 4) mindestens ein UND-Gatter (3) und ein dem
UND-Gatter nachgeschaltetes ODER-Gatter (4) aufweist.
2. Schhieberegisterschaltung nach Anspruch 1,
dadurch gekennzeichnet,
daß in einen Eingang eines UND-Gatters (3) ein Umschaltsteu
ersignal (ZCTR) einkoppelbar ist, und welches die Über
brückung der von der entsprechenden Bypass-Schaltung (3, 4)
zu überbrückenden Registerzellen (R0-R3) eingeleitet wird.
3. Schieberegisterschaltung nach einem der vorstehenden An
sprüche,
dadurch gekennzeichnet,
daß die Umschaltvorrichtung (2) zumindest eine Steuereinrich
tung (5) zur Bereitstellung des Umschaltsteuersignals (ZCTR)
aufweist.
4. Schieberegisterschaltung nach einem der vorstehenden An
sprüche,
dadurch gekennzeichnet,
daß die Umschaltvorrichtung (2) n - 1 Bypass-Schaltungen (3, 4)
aufweist, die derart ausgebildet sind, daß jede beliebige re
duzierte Bitbreite m der Schieberegisterschaltung (1) ein
stellbar ist.
5. Schieberegisterschaltung nach einem der vorstehenden An
sprüche,
dadurch gekennzeichnet,
daß jede Bypass-Schaltung (3, 4) jeweils beginnend mit derje
nigen Registerzelle (R0), der die niedrigste duale Wichtung
zugeordnet ist, die übrigen, jeweils zu überbrückenden Regi
sterzellen (R0-R3) überbrückt.
6. Schieberegisterschaltung nach einem der vorstehenden An
sprüche,
dadurch gekennzeichnet,
daß die Schieberegisterschaltung (1) als sukzessives Approxi
mationsregister ausgebildet ist, bei dem die Registerzellen
(R0-R3) zum Weiterschieben eines logischen Einspotentials
("1") für jeden sukzessiven Wägeschritt sowie zum Einschrei
ben und Speichern eines von einer Vergleichereinrichtung (6)
ermittelten Wägeresultats (ZOUT) ausgelegt sind.
7. Schieberegisterschaltung nach einem der vorstehenden An
sprüche,
dadurch gekennzeichnet,
daß zumindest ein Teil der Registerzellen (R0-R3) als
zweiflankengetriggerte Flip-Flops (R0-R3) ausgebildet sind.
8. Schieberegisterschaltung nach einem der vorstehenden An
sprüche,
dadurch gekennzeichnet,
daß die jeweils überbrückten Registerzellen (R0-R3) über
ein Steuersignal (ZEN) ausschaltbar und/oder in einem strom
sparenden Betriebsmodus steuerbar sind.
9. Schieberegisterschaltung nach einem der vorstehenden An
sprüche,
dadurch gekennzeichnet,
daß derjenigen Registerzelle (R0), der die niedrigste duale
Wichtung zugeordnet ist, eine weitere Registerzelle (RS)
nachgeschaltet ist, die ausgangsseitig ein Statussignal (ZS)
bereitstellt, wenn ein Umsetzzyklus beendet ist.
10. Integrierte, taktgesteuerte Umsetzeinrichtung der Bit
breite n,
dadurch gekennzeichnet,
daß mindestens eine Umschaltvorrichtung (2) vorgesehen ist,
mittels der die Umsetzeinrichtung von der Bitbreite n auf zu
mindest eine reduzierte Bitbreite m umschaltbar ist.
11. Integrierte, taktgesteuerte Umsetzeinrichtung der Bit
breite n, mit mindestens einer Schieberegisterschaltung nach
einem der Ansprüche 1-9.
12. Umsetzeinrichtung nach Anspruch 10 oder 11,
dadurch gekennzeichnet,
daß die Umsetzeinrichtung als A/D-Umsetzer oder als D/A-
Umsetzer ausgebildet ist, die zumindest eine teilweise se
quentielle Betriebsweise aufweisen.
13. Umsetzeinrichtung nach Anspruch 12,
dadurch gekennzeichnet,
daß der A/D-Umsetzer ein nach dem Wägeverfahren und/oder ein
nach dem Prinzip der Ladungsumverteilung arbeitender A/D-
Umsetzer ist.
14. Umsetzeinrichtung nach einem der Ansprüche 10-13,
dadurch gekennzeichnet,
daß ein Umschaltsteuersignal (ZS) und/oder ein Statussteuer
signal (ZCC) von einer Steuereinrichtung (5) bereitgestellt
wird, die in einem die Umsetzeinrichtung ansteuernden Mikro
prozessor oder Mikrokontroller mitintegriert ist.
15. Mikroprozessor oder Mikrokontroller, der zumindest eine
Umsetzeinrichtung nach einem der Ansprüche 10-14 aufweist.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE1999124243 DE19924243C1 (de) | 1999-05-27 | 1999-05-27 | Integrierte, taktgesteuerte Schieberegisterschaltung und Umsetzeinrichtung |
PCT/DE2000/001663 WO2000074243A1 (de) | 1999-05-27 | 2000-05-24 | Integrierte, taktgesteuerte schieberegisterschaltung und umsetzeinrichtung |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE1999124243 DE19924243C1 (de) | 1999-05-27 | 1999-05-27 | Integrierte, taktgesteuerte Schieberegisterschaltung und Umsetzeinrichtung |
Publications (1)
Publication Number | Publication Date |
---|---|
DE19924243C1 true DE19924243C1 (de) | 2001-01-11 |
Family
ID=7909320
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE1999124243 Expired - Fee Related DE19924243C1 (de) | 1999-05-27 | 1999-05-27 | Integrierte, taktgesteuerte Schieberegisterschaltung und Umsetzeinrichtung |
Country Status (2)
Country | Link |
---|---|
DE (1) | DE19924243C1 (de) |
WO (1) | WO2000074243A1 (de) |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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- 1999-05-27 DE DE1999124243 patent/DE19924243C1/de not_active Expired - Fee Related
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2000
- 2000-05-24 WO PCT/DE2000/001663 patent/WO2000074243A1/de active Application Filing
Patent Citations (1)
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EP0258840B1 (de) * | 1986-09-02 | 1994-11-02 | Siemens Aktiengesellschaft | Sukzessives Approximations-Register |
Non-Patent Citations (1)
Title |
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U. Tietze, Ch. Schenk: Halbleiter-Schaltungs- technik, 9. Aufl., 1990, Springer-Verlag Berlin (u.a.), S. 780 ff. * |
Also Published As
Publication number | Publication date |
---|---|
WO2000074243A1 (de) | 2000-12-07 |
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D1 | Grant (no unexamined application published) patent law 81 | ||
8364 | No opposition during term of opposition | ||
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