DE2434517C2 - - Google Patents

Description

Die Erfindung betrifft einen Analog-Digitalumsetzer und insbesondere eine elektronische Umsetzer-Schaltungsanordnung, die sehr genaue Umsetzungen und insbesondere eine sehr wirtschaftliche Herstellung unter Verwendung integrierter Schaltkreise (IC) erlaubt.

Analog-Digitalumsetzer verschiedener Art sind bereits seit geraumer Zeit bekannt, um z. B. analoge Messungen und dergleichen in entsprechende digitale Signale umzusetzen, die von digitalen Schnellrechnern verarbeitet werden können, um digitale Sicht- oder Anzeigegeräte und dergleichen zu betreiben. Umsetzer des sog. sukzessiven Approximationstyps haben eine weite Verbreitung gefunden, insbesondere als Zwischen- oder Koppelelement zu Digitalrechnern. Außerdem werden in beträchtlichem Ausmaß Umsetzer benutzt, die elektronische Integratoren aufweisen, welche mit einem linearen Spannungsanstieg arbeiten, wobei Taktimpuls-Steuereinrichtungen zur Erzeugung einer dem Betrag eines analogen Signals entsprechenden digitalen Zählung vorgesehen sind. Bei einem derartigen Umsetzer des Integratortyps, der manchmal auch als mit einem einzigen linearen Spannungsanstieg arbeitender Umsetzer oder als Rampenumsetzer bezeichnet wird, wird eine bekannte Bezugsspannung integriert, während ein Zähler Taktimpulse zählt, bis der Integratorausgang gleich dem Analogsignal ist. Die Anzahl der Zählungen bzw. der Zählerstand ist dem Verhältnis des Analogsignals zu der bekannten Bezugsspannung proportional, und das Analogsignal kann somit leicht bestimmt werden.

Auch sind weitere Umsetzer des Integratortyps bekannt, die mehrere (sukzessive) lineare Integrationsspannungsanstiege während einer jeden Umsetzung ausführen. Bei einem derartigen Umsetzer, wie er z. B. in der US-Patentschrift 30 51 939 offenbart ist, wird das unbekannte Analogsignal kontinuierlich dem Integratoreingang zugeführt, und ein bekanntes Bezugssignal entgegengesetzter Polarität wird intermittierend dem Integratoreingang zugeführt, um ein Sägezahnsignal am Integratorausgang zu erzeugen. Durch entsprechende Steuerung des Anlegens des Bezugssignals kann das Verhältnis von Hinlaufzeit zu Rücklaufzeit des Sägezahnsignals bzw. von Anstiegszeit zu Abfallzeit des Sägezahnsignals zur Bestimmung des Betrages des unbekannten analogen Signals mittels des bekannten Bezugssignals verwendet werden.

Bei einem weiteren derartigen Umsetzer, der z. B. in der US-Patentschrift 33 16 547 offenbart ist, wird das unbekannte Analogsignal ohne ein Bezugssignal dem Integratoreingang zugeführt, und der Integrator wird während einer festen Zeitdauer angeschaltet, die durch Betätigung eines Taktzählers bis zum Endzählerstand bestimmt ist. Die Zuführung des analogen Signals zum Integratoreingang wird dann unterbrochen und durch Zuführung eines Bezugssignals entgegengesetzter Polarität ersetzt, um den Integrator wieder linear auf Null oder den Anfangspegel zurückfallen zu lassen. Der Zählerstand bei Erreichen des Nullpegels bezeichnet die zur Rückkehr auf den Nullpegel erforderliche Zeit und stellt somit das Verhältnis des unbekannten Analogsignals zu dem Bezugssignal dar. Ein weiterer sog. Multi-Rampenumsetzer, der in der US-Patentschrift 36 78 506 offenbart ist, arbeitet mit drei aufeinanderfolgenden linearen Anstiegs- und Abfallphasen, um eine bestimmte Rampenrate zu erreichen, wenn am Ende des Umsetzungszyklus der Nullpegel durchlaufen wird.

Aus der DE-OS 21 12 374 ist ein bipolarer Analog-Digitalumsetzer bekannt, bei dem die Referenzspannung so bemessen ist, daß bei einer Eingangsgröße Null der Integratorausgangspegel bei einem mittleren Wert liegt, während für positive bzw. negative Eingangsgrößen der Integratorausgangspegel dementsprechend größer oder kleiner ist als der mittlere Wert.

Hinsichtlich weiterer Ausführungsformen von Analog-Digitalumsetzern des Standes der Technik sei auf das Buch "Electronic Analog/Digital Conversions" von H. A. Schmid (Van Nostrand Reinhold, 1970) verwiesen.

Die Analog-Digitalumsetzer des Standes der Technik weisen mehrere bedeutende Nachteile auf. So sind z. B. mit relativ hoher Genauigkeit arbeitende Umsetzer für viele Anwendungen zu kostspielig. Andere weniger kostspielige Umsetzer fallen in der Leistung stark ab und weisen insbesondere eine Fehlerdrift bei Änderungen der Umgebungstemperatur auf. Bestimmte Umsetzerausführungen eignen sich auch nicht zur Herstellung mittels integrierter Schaltkreise, teilweise deswegen, weil wesentliche Bestandteile derartiger Umsetzer aus bestimmten Analog-Schaltungsanordnungen bestehen, die nicht so leicht im Format eines IC-Chips hergestellt werden können, wie dies bei digitalen Schaltungsanordnungen der Fall ist. Typische kommerziell verfügbare Umsetzer eignen sich auch schlecht zur Verarbeitung bipolarer Eingangssignale, da dies erfordert, daß der Integrator in der Lage ist, einen linearen Spannungsanstieg sowohl in positiver als auch in negativer Richtung bezogen auf den Anfangspegel in Abhängigkeit von der Polarität des analogen Eingangssignals zu erzeugen. Diese Unstetigkeit bzw. Sprungstelle beim Nullpegel begünstigt das Auftreten weiterer Fehler und erfordert den Einsatz spezieller Schaltungsanordnungen, die die Kosten des Umsetzers erhöhen.

Aufgabe der Erfindung ist es daher, die beschriebenen Nachteile der Analog-Digitalumsetzer des Standes der Technik zu vermeiden bzw. auf ein Minimum herabzusetzen und insbesondere einen Umsetzer hoher Leistungsfähigkeit zu schaffen, der mit geringen Kosten hergestellt werden kann.

Diese Aufgabe wird erfindungsgemäß mittels eines Analog- Digitalumsetzers des elektronischen Integratortyps gelöst, der eine Anzahl vorteilhafter Merkmale aufweist und insbesondere auch bei Vorhandensein einer beträchtlichen Gesamtspannungsfehlerabweichung in der Umsetzer-Schaltungsanordnung eine sehr genaue Umsetzung von einer Spannung (oder einem Strom) in eine digitale Zählung bewirkt.

Entsprechend einem Aspekt der Erfindung wird der Integrator zunächst in einem Vorabgleichzyklus betrieben, der sukzessive Auf- und Abintegrationen als Bezugssignal umfaßt, um eine zeitlich festgelegte bzw. taktgesteuerte digitale Messung der Gesamtspannungsabweichung zu erhalten. Die Ergebnisse dieses Vorabgleichzyklus werden dann zur Steuerung des Integrationsvorgangs während des darauffolgenden Signalintegrationszyklus verwendet, indem die Integrationszeit des unbekannten Analogsignals gesteuert wird. Es hat sich erwiesen, daß bei Anwendung dieses Prinzips die bei üblichen Umsetzern des Integratortyps normalerweise auftretenden Fehler wesentlich verringert werden können, sowohl bezüglich der Nullstabilität als auch bezüglich der Verstärkungsstabilität, falls dies erforderlich ist.

Entsprechend einem weiteren Aspekt der Erfindung wird der Integrator derart betätigt, daß er die Integration lediglich auf einer Seite eines vorbestimmten Bezugsspannungspegels, z. B. des Massepegels der Schaltungsanordnung, ausführt. Die Wirkungsweise des Umsetzers ist für analoge Eingangssignale jeder Polarität gleich, und es ist daher keine besondere Einrichtung zum Abtasten der Polarität des Eingangssignals und entsprechender Umschaltung der Umsetzer-Schaltungsanordnung erforderlich, wie dies bei üblichen bipolaren Umsetzern des dualen Steigungstyps der Fall ist. Dieser einseitige Integrationsvorgang wird derart ausgeführt, daß der innere Spannungsanstieg bis zum Schnittpunkt mit dem Bezugspegel immer aus der gleichen Richtung (d. h. Polarität) und immer mit der gleichen Steigung erfolgt. Der Umsetzungsvorgang wird begonnen, wenn der Integratorausgang die Nullinie oder den Bezugspegel schneidet, und zwar aus dieser gleichen Richtung und mit der gleichen Steigung. Hierdurch werden die Fehler verringert, die durch Änderungen der Ansprechzeit auf die Umsetzerkomponenten entstehen, und insbesondere diejenigen, die bei einem Umsetzer auftreten, der als Nulldurchgangsdetektor verwendet wird.

Allgemein ausgedrückt, wendet die vorliegende Erfindung anstelle der typischen analogen Kompensationsverfahren üblicher Umsetzer das Prinzip der Kompensation von Potentialumsetzungsfehlern durch Steuerung des zeitlichen Ablaufs bestimmter Vorgänge an. Diese zeitliche Steuerung von Vorgängen wird digital vorgenommen, und durch die bekannten Vorzüge digitaler Verfahren ist, verglichen mit analogen Verfahren, eine wesentlich höhere Präzision erzielbar. Insbesondere wird mittels der offenbarten Ausführungsform der Erfindung eine beträchtlich höhere Unabhängigkeit von den Auswirkungen der Umsetzeransprechzeit und der Integratoransprechzeit erreicht, d. h. von der Zeit, die der Integrator benötigt, um von einem linearen Spannungsanstieg in einer Richtung zu einem linearen Spannungsanstieg in der entgegengesetzten Richtung überzugehen.

Erfindungsgemäß wird somit ein vorteilhafter Analog-Digitalumsetzer des mit einem linearen Spannungsanstieg arbeitenden Integratortyps geschaffen, der ein spezielles Verfahren zur Reduzierung von Fehlern aufgrund von Spannungsabweichungen bzw. Verlagerungs- oder Abweichspannungen anwendet. Der Integrator führt zunächst einen linearen Spannungsanstieg und dann einen linearen Spannungsabfall auf einen Bezugspegel aus, indem aufeinanderfolgend Bezugssignale entgegengesetzter Polarität angelegt werden. Eine digitale Bestimmung des gesamten Abweichfehlers wird dann durch einen Vergleich der Gesamtdauer des linearen Spannungsanstiegs und des linearen Spannungsabfalls mit einer festen Zeitdauer vorgenommen, die von einem Taktgenerator vorgegeben wird. Während der darauffolgenden Umsetzungsoperation wird die Integration des analogen Signals entsprechend dem Betrag des Gesamtabweichungsfehlers gesteuert, um eine Rück- bzw. Mitkopplungsfehlerkorrektur zu erhalten. Die Integration für analoge Signale jeder Polarität erfolgt immer in der gleichen Richtung von Null aus, so daß die negativen Auswirkungen von Unstetigkeiten bzw. Sprungstellen um einen Eingang Null vermieden werden.

Ein Ausführungsbeispiel der Erfindung ist in der Zeichnung dargestellt und wird im folgenden näher beschrieben. Es zeigt:

Fig. 1 ein Blockschaltbild der gesamten Schaltungsanordnung eines erfindungsgemäßen Digital-Analogumsetzers,

Fig. 2 ein Steuerdiagramm bzw. einen Impulsplan, der das zeitliche Verhältnis zwischen verschiedenen Vorgängen und Signalen angibt, die während einer typischen Umsetzungsoperation auftreten,

Fig. 3 ein schematisches Schaltbild, das Einzelheiten der Folgesteuerungslogikeinheit veranschaulicht

Fig. 4 ein schematisches Schaltbild, das Einzelheiten der Steuerzeitgebereinheit veranschaulicht, und

Fig. 5 und 6 Steuerdiagramme bzw. Impulspläne, die die Erzeugung der Ausgangszählung veranschaulichen.

In Fig. 1 ist eine beispielhafte Ausführungsform der Erfindung dargestellt, die drei prinzipielle Komponenten aufweist. Im oberen Teil der Zeichnung ist eine Integratoreinheit 10 generell mit gestrichelten Linien bezeichnet und weist geeignete Schalteinrichtungen zur Zuführung von Signalen zu einem elektronischen Integratorschaltkreis auf, wie im folgenden beschrieben wird. Die verschiedenen Schalter werden durch Signale von einer Folgesteuerungslogikeinheit 12 betätigt, die mit einer Steuerzeitgebereinheit 14 zusammenarbeitet. Beide Steuereinheiten erhalten Taktimpulse von einem üblichen Taktoszillator 16.

Das unbekannte Analogsignal "X" wird einem Eingangsanschluß 20 der Integratoreinheit 10 zugeführt. Das digitale Ausgangssignal wird als Folge von Taktimpulsen, deren Anzahl dem Betrag des Analogsignals entspricht, an einem Ausgangsanschluß 22 der Folgesteuerungslogikeinheit erzeugt. Die Polarität des analogen Signals wird mittels eines binären Signals an einem benachbarten Ausgangsanschluß 24 angezeigt.

Die Integratoreinheit 10 weist zwei Operationsverstärker A 1 und A 2 auf, wobei der letztere aufgrund seiner einen mit einem Eingangswiderstand R ₃ zusammenwirkenden Kondensator C ₁ aufweisenden Gegenkopplung einen Integratorschaltkreis 26 bildet, um eine gewünschte RC-Integrationszeitkonstante zu erhalten.

Der Verstärker A 2 gibt auf einer Ausgangsleitung 28 ein Rampensignal bzw. ein Signal mit einem linearen Spannungsanstieg ab, dessen Steigung proportional dem Verstärkereingangssignal ist, wobei die Richtung des linearen Spannungsanstiegs von der effektiven Eingangspolarität bestimmt wird.

Die Gesamtwirkungsweise des Umsetzers ist unter Umständen am besten zu erläutern, indem zunächst das Steuerdiagramm bzw. der Impulsplan nach Fig. 2 betrachtet wird. Der oberste Teil von Fig. 2 enthält eine graphische Darstellung 30 der Ausgangsspannung des Integrationsschaltkreises 26 während der Umsetzung von positiven und negativen analogen Signalen in entsprechende digitale Zahlen.

Vor dem Beginn des Umsetzungszyklus wird der Integratorausgang 28 auf einem willkürlichen positiven Spannungspegel Es gehalten. Verschiedene Mittel können zu diesem Zweck eingesetzt werden, und beispielhaft ist hier ein Widerstand R ₄ gezeigt, der mittels eines Schalters 32 mit dem Verstärkerausgang und einem Reihennetzwerk aus Widerständen R ₁, R ₂ und R ₃ verbunden ist, das zu Masse führt. Wird eine feste positive Bezugsspannung E mit dem nicht invertierenden Eingangsanschluß des Verstärkers A 2 verbunden, und liegt der invertierende Eingangsanschluß an dem Verbindungspunkt der Widerstände R ₃ und R ₄, wird der Verstärkerausgang fest auf einem positiven Wert Es gehalten, der kleiner als E ist.

Zur Einleitung eines Umsetzungszyklus wird eine übliche Einrichtung (nicht gezeigt) betätigt, um einen Auslöse- oder Startimpuls SP einer Startsteuerleitung 40 (Fig. 1) zuzuführen. Wie auch in Fig. 3 veranschaulicht, betätigt dieser Impuls eine Auslöseeinrichtung, um die entsprechenden Flip- Flops des Steuerschaltkreises (die im folgenden mit FF bezeichnet werden) auf vorgegebene Anfangszustände zurückzustellen (oder zu setzen) und den Umsetzungszyklus einzuleiten. Die Auslösefunktionen des Impulses SP umfassen das Rückstellen von Flip-Flops FF 2 bis FF 8, das Setzen von Flip- Flops FF 9 und FF 10 und das Rückstellen der von den Verknüpfungsgliedern G 17/G 18 und G 24/G 25 gebildeten Flip-Flops.

Sind die Verknüpfungsglieder G 17/G 18 zurückgestellt, liegt die Ausgangsleitung HS auf einem niedrigen Pegel, um einen Schalter 32 zu öffnen und den Integratorschaltkreis 26 zur Erzeugung der Rampenspannung auszulösen. Da die Flip-Flops FF 5 und FF 6 ebenfalls zurückgestellt sind, erzeugt das Verknüpfungsglied G 13 ein Signal hohen Pegels RS, um einen der Integratoreingangsschalter 42 zwecks Zuführung der Bezugsspannung E zu dem nicht invertierenden Eingang des Pufferverstärkers A 1 zu schließen (Fig. 1). Ist der invertierende Eingang des Verstärkers mit dem Verbindungspunkt zwischen den Widerständen R ₁ und R ₂ verbunden, die gleiche ohmsche Widerstandswerte aufweisen, so ergibt sich eine Pufferausgangsspannung 2E. Diese Spannung wird über einen Eingangswiderstand R ₃ dem invertierenden Eingang des Verstärkers A 1 zugeführt (der nicht invertierende Eingang des Verstärkers wird auf dem Wert E gehalten). Wie in Fig. 2 dargestellt ist, fällt der Ausgang des Verstärkers A 2 somit linear von dem Wert Es (d. h. in negativer Richtung) mit einer (-E + e) proportionalen Steigung bzw. Rate ab, wobei "e" die Gesamtabweichspannung des Integrationsschaltkreises ist. Dieser lineare Spannungsabfall wird als "Phase 0" bezeichnet.

Wie wiederum Fig. 3 zu entnehmen ist, wird das auf Leitung 28 anstehende Integratorausgangssignal dem nicht invertierenden Eingang eines Verstärkers A 3 zugeführt, der als Komparator geschaltet ist, wobei sein invertierender Eingang an Masse liegt. Wenn das abfallende Rampensignal des Integrators, also der lineare Spannungsabfall Massepotential erreicht (Er in Fig. 2), erzeugt der Komparator ein "Vergleiche"-Signal, das als "Startsignal" SS zum Beginn des Umsetzungszyklus zur Anfangszeit "T ₀" dient.

Der erste Teil des Umsetzungszyklus umfaßt einen sequentiellen Vorabgleichvorgang, in dem der Integratorschaltkreis 26 während zweier aufeinanderfolgender Zeitabschnitte ohne Anliegen eines Analogsignals als Eingang betätigt wird, um den in der Integratorschaltungsanordnung auftretenden Gesamtabweichfehler festzustellen. Im einzelnen wird das Startsignal SS dem Verknüpfungsglied G 12 zugeführt, dessen auf hohem Pegel liegender Ausgang durch das Verknüpfungsglied G 14 hindurchgeleitet wird, um das Flip-Flop FF 6 zu setzen. (Zu beachten ist, daß die Ausgänge der Verknüpfungsglieder G 9 und G 16 zu dieser Zeit keinen hohen Pegel aufweisen, da die Steuersignale A und C beide auf niedrigem Pegel liegen.) Das Setzen des Flip-Flops FF 6 erzeugt ein Signal hohen Pegels ZS, das den Eingangsschalter 50 schließt, um den positiven Eingangsanschluß des Verstärkers A 1 an Masse zu legen. Somit fällt der Verstärkerausgang auf Null ab, und der Integratorverstärker A 2 erhält dadurch eine positive Gesamteingangsspannung E, die eine positive (ansteigende) Rampenspannung, also einen positiven Spannungsanstieg erzeugt, wie in Fig. 2 dargestellt ist.

Die Steigung dieses linearen Spannungsanstiegs ist (E + e) proportional, wobei "e" die Gesamtabweichspannung des Integrationsschaltkreises ist. Dieser lineare Spannungsanstieg erfolgt während einer vorgegebenen festen Zeitdauer, die von K Taktimpulsen festgelegt wird. Wie dem mit 30 bezeichneten Schaubild in Fig. 2 zu entnehmen ist, wird dieser erste Abgleichzeitabschnitt als Phase 1 bezeichnet.

Wenn der Taktoszillator 16 K Impulse nach der Zeit T ₀ erzeugt hat, gibt die Steuerzeitgebereinheit 14 (auf eine später beschriebene Weise) einen Steuerimpuls TCP 1 ab, der das Ende der Phase 1 zur Zeit T ₁ bezeichnet. Der Impuls TCP 1 wird über eine Leitung 52 (Fig. 3) dem Flip-Flop FF 2 zugeführt, wodurch dessen Ausgang A einen hohen Pegel einnimmt. (Die Ausgänge der Flip-Flops FF 3 und FF 4, d. h., die Steuersignale B und C, verbleiben zu dieser Zeit auf einem niedrigen Pegel.) Der Übergang von einem niedrigen auf einen hohen Pegel des Steuersignals A stellt das Flip-Flop FF 6 zurück, so daß das Signal ZS einen niedrigen und das Signal RS einen hohen Pegel aufweisen. Der Integratoreingangsschalter 50 öffnet somit nun, und der Eingangsschalter 42 schließt, um die Bezugsspannung E dem positiven Anschluß des Verstärkers A 1 zuzuführen. Die Schaltungszustände ähneln somit denjenigen während der Phase 0, und der Integratorausgang auf der Leitung 28 fällt linear auf den ursprünglichen Bezugspegel Er ab. Die Steigung dieses linearen Spannungsabfalls ist (-E + e) proportional, und die Abfallzeit wird als Phase 2 bezeichnet.

Der Steuerzeitgeber 14 erzeugt einen zweiten Steuerimpuls TCP 2 zur Zeit T ₂, der 2K Taktimpulsen nach der Anfangszeit T₀ entspricht. Wenn der Abweichfehler e negativ ist, erreicht der Integratorausgang auf der Leitung 28 bereits zu dieser Zeit T ₂ den Wert der Bezugsspannung Er; falls e positiv ist, so liegt zur Zeit T ₂ der lineare Spannungsabfall noch über dem Bezugspegel, wie in Fig. 2 gezeigt ist, und fällt weiter ab, bis zur Zeit T ₃ der Bezugspegel erreicht ist. Die Zeitdifferenz zwischen T ₂ und T ₃ (die als "n" Taktimpulse bezeichnet ist) gibt den Betrag der Gesamtabweichspannung an. Liegt T ₂ vor T ₃, so ist "n" positiv, und falls T ₂ hinter T ₃ liegt, ist "n" negativ.

Während der Phase 2 nimmt der Ausgang des Verknüpfungsglieds G 8 einen niedrigen und der Ausgang des Verknüpfungsglieds G 10 einen hohen Pegel ein. Wenn der Integratorausgang den Bezugspegel Er erreicht, bewirkt somit das resultierende "Vergleiche"-Signal, daß der Ausgang des Verknüpfungsglieds G 9 einen hohen Pegel einnimmt (die Ausgänge der Verknüpfungsglieder G 12 und G 16 verbleiben auf niedrigem Pegel). Der hochpegelige Ausgang des Verknüpfungsglieds G 9 setzt das Flip-Flop FF 5, so daß das Schaltsignal XS einen hohen und das Schaltsignal RS einen niedrigen Pegel aufweisen. Hierdurch wird der Schalter 42 geöffnet und der Schalter 60 geschlossen, um das unbekannte analoge Signal "X" dem positiven Eingang des Pufferverstärkers A 1 zuzuführen. Der Verstärkerausgang ist gleich 2X, und diese Spannung wird dem Verstärker A 2 (über den Eingangswiderstand R ₃) zusammen mit der Bezugsspannung E zugeführt. Da die Spannung E größer als 2X gewählt ist, um einen voll ausgesteuerten Eingang zu erhalten, führt der Integrator 26 nun einen linearen Spannungsanstieg mit einer (E - 2X + e) proportionalen Steigung aus.

Die für diesen linearen Spannungsanstieg erforderliche Zeitdauer zur Integration des analogen Signals X wird als Phase 3 bezeichnet und erstreckt sich bis zum Auftreten des Steuerimpulses TCP 3 zur Zeit T ₄. Der Pegel des Integratorausgangs zur Zeit T ₄ gibt den Betrag des Signals an. Wenn X gleich Null ist, liegt der Integratorausgangspegel zur Zeit T ₄ in etwa auf einem mittleren Wert L₀ (siehe Schaubild 30 in Fig. 2), der von dem Betrag der Bezugsspannung E bestimmt wird. Ist X positiv, nimmt der Integratorausgangspegel einen etwas niedrigeren Wert L ₁ ein, und falls X negativ ist, nimmt der Integratorausgangspegel einen etwas höheren Wert L ₂ ein. In jedem Falle ist der Integratorausgangspegel L immer positiv, bezogen auf den Bezugspegel Er. Aufgrund dieser Charakteristik ergibt sich die Fähigkeit der erfindungsgemäßen Schaltungsanordnung bipolare Eingänge zu verarbeiten, ohne daß eine Integration in beiden Richtungen vom Bezugspegel weg erforderlich ist.

Bei bestimmten üblichen Umsetzern des sog. dualen Steigungstyps des Stands der Technik integriert ein Integrator selektiv in beiden Richtungen von einem Bezugspegel hinweg, um Eingangssignale jeder Polarität, d. h. bipolare Eingänge, zu verarbeiten. Bei derartigen Umsetzern entspricht der Integratorausgang nach Abschluß der Integration direkt dem Betrag des Eingangssignals, und ein digitaler Ausgang kann durch Zählung der für die Rückintegration auf den Bezugspegel erforderlichen Zeit (Taktimpulse) erhalten werden, während ein bekanntes Bezugssignal (ausgewählter Polarität) als Integratoreingang verwendet wird.

Aus der bisherigen Beschreibung des erfindungsgemäßen Umsetzers ist ersichtlich, daß seine Funktionsweise völlig unterschiedlich ist. Insbesondere ist zu beachten, daß bei dem erfindungsgemäßen Umsetzer der Integratorausgangspegel L nicht direkt dem Betrag von X entspricht, was auf die besondere Schaltungsanordnung zurückzuführen ist, mittels der eine einpolige (einseitig gerichtete) Integration von Eingangssignalen jeder Polarität möglich ist. Obwohl der Integratorausgangspegel L nicht direkt X entspricht, enthält er nichtsdestoweniger eine Signalkomponente, die den Betrag (und die Polarität) von X darstellt, und es hat sich erwiesen, daß diese Signalkomponente leicht dem integralen Ausgangspegel L zur Erzeugung des gewünschten digitalen Ausgangs entnommen werden kann, was im folgenden beschrieben wird.

Zu diesem Zweck wird der Integratorschaltkreis 26 zur Zeit T ₄ angeschaltet, um mit einer (-E + e) proportionalen Steigung bzw. Abfallrate, d. h. mit der gleichen Steigung, wie während der Phasen 0 und 2, wieder auf den Bezugspegel abzufallen (Phase 4). Eine einfache Messung der Zahl von Taktimpulsen während des linearen Abfalls oder eine digitale Bestimmung des Verhältnisses der Abfallzeit zur Anstiegszeit, wie dies bei üblichen Umsetzern der Fall ist, ergibt jedoch nicht die gewünschte digitale Ausgangszahl. Stattdessen wird gemäß einem weiteren Aspekt der Erfindung eine Zeitdauer T ₄-T ₅ festgesetzt, die gleich der Zeitdauer T ₂-T ₄ ist, und der digitale Ausgang wird durch Zählung der Anzahl von Taktimpulsen "N" erhalten, die zwischen der Zeit (T ₆) auftreten, zu der der Integratorausgang den Wert Er durchläuft und der Zeit des Auftretens des letzten Steuerimpulses TCP 4 zur Zeit T ₅. Die Polarität von N (d. h. die Polarität von X) hängt davon ab, welcher dieser beiden Vorgänge zuerst auftritt. Tritt T ₆ vor T ₅ auf, ist N positiv; tritt T ₆ nach T ₅ auf, ist N negativ.

Entsprechend den kennzeichnenden Merkmalen der Erfindung bewirkt der erfindungsgemäße Umsetzer, daß diese digitale Zahl N immer eine in höchstem Maße genaue Wiedergabe des Betrags des analogen Signals X ist, auch angesichts einer beträchtlichen Abweichfehlerspannung "e". Allgemein ausgedrückt, wird dieses Ergebnis durch Steuerung des Integrationsvorgangs, dem X unterworfen ist (Phase 3) entsprechend dem Fehlersignal "n", das während der Phasen 1 und 2 bestimmt wird, erzielt. Insbesondere wird bei der offenbarten Ausführungsform der Erfindung dies durch automatische Regelung der Dauer des in Phase 3 erfolgenden Integrationszeitabschnitts entsprechend der unmittelbar vorausgehenden Bestimmung von "n" erreicht.

Bei einer Version der beschriebenen Ausführungsform der Erfindung wird die Integrationszeitdauer der Phase 3 auf einfache Weise gesteuert, indem die Steuerzeitgebereinheit 14 derart voreingestellt wird, daß der Steuerimpuls TCP 3 zu einer Zeit (T ₄) erzeugt wird, die 3K-Taktimpulse nach der Zeit T₀ liegt, und daß der Impuls TCP 4 zu einer Zeit (T ₅) erzeugt wird, die 4K-Taktimpulse nach der Zeit T₀ liegt. Bei einer derartigen Anordnung kann somit der gesamte Umsetzungsvorgang als aus vier Zeitabschnitten gleicher Dauer (I, II, III, IV) bestehend angesehen werden, die auf die Anfangszeit T₀ folgen. (Zu beachten ist jedoch, daß der Umsetzungsvorgang in Wirklichkeit nicht vor dem Ende des letzten Zeitabschnitts IV abgeschlossen sein kann, d. h., bei einem negativen Eingangssignal X.) Diese vier Zeitabschnitte gleicher Dauer können sehr leicht durch Verwendung des TCP-Impulsgenerators als richtungsbetriebener, durch K teilender Zähler zur Erzeugung eines Steuerimpulses für jeweils K Taktimpulse erhalten werden.

Da bei einer derartigen Anordnung alle Zeitabschnitte I, II, III und IV voreingestellt (fest) sind, ist ersichtlich, daß die Integrationsdauer von X während der Phase 3 eine einfache subtraktive Funktion von "n" ist. Das heißt, daß X (zusammen mit E) während einer Zeitdauer integriert wird, die gleich (K - n) ist, so daß automatisch die Dauer der Integration von X entsprechend "n" gesteuert bzw. eingestellt wird. Es läßt sich zeigen, daß die auf diese Weise erfolgende automatische Steuerung bzw. Einstellung des Integrationsvorgangs eine mit außerordentlicher Präzision erfolgende Kompensation von Abweichfehlern von Null bewirkt und ebenfalls eine sehr gute Kompensation von Verstärkungsabweichfehlern ergibt.

Eine weitere Verbesserung insbesondere bezüglich der Verstärkungsstabilität kann durch automatische Steuerung der Dauer der Zeitabschnitte III und IV entsprechend der Zahl "n" erreicht werden, während die Zeitabschnitte I und II unverändert bleiben. Im einzelnen kann diese Verbesserung durch Steuerung des Auftretens der Impulse TCP 3 und TCP 4 erreicht werden, so daß die Dauer der Zeitabschnitte III und IV gleich der Dauer von (K + n/2) Taktimpulsen anstelle von K ist, wie es bei der bereits beschriebenen Version der Fall war. Es läßt sich zeigen, daß ein derartiger Steuervorgang im wesentlichen jede Änderung der Ausgangszahl N reduziert, die durch eine Änderung des effektiven Abweichfehlers des Umsetzers verursacht wird. Einrichtungen zur Durchführung einer derartigen Steuerung des dritten Zeitabschnitts III und des vierten Zeitabschnitts IV werden im folgenden zusammen mit einer beispielhaften Schaltungsanordnung beschrieben, die die abschließenden Phasen der Umsetzung ausführt und die digitale Zahl N erzeugt.

Es sei nun wieder die detaillierte Beschreibung der vorzugsweise verwendeten Ausführungsform der Erfindung unter Bezugnahme auf Fig. 3 fortgesetzt. Der Impuls TCP 2 veranlaßt zur Zeit T ₂ das Steuersignal B, einen hohen Pegel einzunehmen, und der darauffolgende Impuls TCP 3 veranlaßt zur Zeit T ₄ das Steuersignal C ebenfalls einen hohen Pegel einzunehmen, so daß die Signale A, B und C am Ende der Phase 3 sämtlich einen hohen Pegel aufweisen. Der Ausgang des Verknüpfungsglieds G 11 liegt somit auf niedrigem Pegel, wodurch das Flip-Flop FF 5 zurückgestellt wird, um das Schaltsignal XS ab- und das Schaltsignal RS einzuschalten. Entsprechend ändert der Integrator wiederum die Richtung und beginnt einen abwärtsgerichteten linearen Spannungsabfall (Phase 4) mit einem Abfall bzw. einer negativen Steigung (e-E).

Liegt das Steuersignal C auf hohem Pegel, so liegt der Ausgang des Verknüpfungsglieds G 8 auf hohem und der Ausgang des Verknüpfungsglieds G 10 auf niedrigem Pegel. Wenn der Integratorausgang den Bezugspegel (Er) erreicht, nehmen somit die Ausgänge der Verknüpfungsglieder G 17 und G 16 beide einen hohen Pegel ein. Hierdurch wird das Flip-Flop FF 6 über das Verknüpfungsglied 14 und ebenfalls das von den Verknüpfungsgliedern G 17/G 18 gebildete Flip-Flop gesetzt, wodurch sowohl ZS als auch HS eingeschaltet werden, um den Integratorausgang auf seinen ursprünglichen Wert Es zurückzustellen.

Der Ausgang des Verknüpfungsglieds G 19 nimmt einen hohen Pegel ein, wenn der Impuls TCP 4 zur Zeit T ₅ auftritt, und der Ausgang des Verknüpfungsglieds G 17 nimmt einen hohen Pegel ein, wenn der Vergleicher sein Vergleichssignal erzeugt, sobald das Integratorsignal den Bezugspegel Er schneidet. Der hierbei zuerst auftretende Zustand bewirkt, daß der Ausgang des Verknüpfungsglieds G 20 einen niedrigen Pegel einnimmt. Wenn beide Verknüpfungsglieder G 17 und G 19 einen hohen Pegel einnehmen, liegt der Ausgang des Verknüpfungsglieds G 21 auf niedrigem Pegel.

Der Ausgang des Verknüpfungsglieds G 20 wird dem Eingang D des Flip-Flops FF 9 zugeführt, das durch den Übergang des Taktimpulses von einem hohen auf einen niedrigen Pegel taktgesteuert wird: Der Ausgang des Flip-Flops FF 9 nimmt somit einen hohen Pegel beim ersten negativen Übergang des Taktimpulses ein, nachdem das Verknüpfungsglied G 20 auf niedrigem Pegel liegt, so daß das Verknüpfungsglied G 23 freigegeben bzw. ausgelöst wird, um am Ausgangsanschluß 22 eine Folge von Taktimpulsen zu erzeugen, die die gewünschte Digitalzahl darstellen. Diese Taktimpulse werden bis zum ersten negativen Taktübergang erzeugt, nachdem sowohl der Impuls TCP 4 als auch das Nullübergangsvergleichssignal (zur Zeit T ₆) aufgetreten sind. Zu diesem Zeitpunkt geht der Ausgang des Flip-Flops FF 10 auf einen hohen Pegel, wodurch das Flip-Flop FF 9 über das Verknüpfungsglied G 22 zurückgestellt und die Ausgangszählung beendet wird. Die dem Ausgangsanschluß 22 während dieses Zeitabschnitts zugeführte Anzahl von Taktimpulsen N entspricht dem Betrag von X.

Die Polarität des analogen Signals X wird am Ausgangsanschluß 24 angezeigt und hängt davon ab, ob der Integratorausgang den Wert Er vor oder nach Auftreten des Impulses TCP 4 erreicht bzw. geschnitten hat. Das Vergleichssignal aktiviert das Verknüpfungsglied G 16, und dessen hochpegeliger Ausgang taktet das Flip-Flop FF 7, was daraufhin den Status des Steuersignals A (zur Zeit T ₆) erfaßt bzw. abtastet. Ist der Impuls TCP 4 noch nicht aufgetreten, so verbleibt das Steuersignal A weiter auf hohem Pegel, und der Ausgang des Flip-Flops FF 7 liegt auf hohem Pegel, wodurch eine positive Polarität angezeigt wird. Ist jedoch der Impuls TCP 4 bereits aufgetreten, nimmt das Steuersignal A einen niedrigen Pegel ein, und der Ausgang des Flip-Flops FF 7 liegt entsprechend auf niedrigem Pegel, wodurch eine negative Polarität angezeigt wird.

Es ist zu beachten, daß die Flip-Flops FF 9 und FF 10 zur Synchronisation der asynchronen Ansteuerung des Komparators A 3 dienen. Für sämtliche Eingänge, positiv oder negativ, bewirkt dieser Schaltkreis ein Auf- bzw. Abrunden bei einem einer halben Zahl entsprechenden Pegel. So wird z. B. bei Eingängen eines Betrages, der geringer als der halbe Wert des Bits geringster Wertigkeit (LSB) ist, keine Ausgangszählung erhalten. Ist der Eingang ein wenig größer als der halbe Betrag des Bits geringster Wertigkeit (LSB), tritt ein vollständiger Ausgangsimpuls auf. Die Fig. 5 und 6 sind Steuer- bzw. Ablaufdiagramme, die das Verhalten der Schaltungsanordnung bei positiven und negativen Eingängen veranschaulichen. Das STATUS-Signal "Umsetzung abgeschlossen" des Flip-Flops FF 10 tritt in allen Fällen erst auf, nachdem eine vollständige Ausgangszählungsimpulsfolge erzeugt worden ist.

Um Schwankungen bzw. Synchronisationsstörungen des Bits geringster Wertigkeit (LSB) der Umsetzung zu vermeiden, sollte die Taktphase vorteilhafterweise mit dem Beginn der Umsetzung synchronisiert sein. Zu diesem Zweck wird das aus den Verknüpfungsgliedern G 25/G 26 gebildete Flip-Flop vom Ausgang des Verknüpfungsglieds G 12 gesetzt, wodurch der Taktoszillator in Phase mit dem Umsetzungszyklus erneut gestartet bzw. aufgesteuert wird. Der Taktgeber FF wird vom STATUS-Signal am Ende der Umsetzung zurückgestellt.

Fig. 4 zeigt die Einzelheiten der Schaltungsanordnung der Steuerzeitgebereinheit 14, die die Steuerimpulse TCP 1 usw. erzeugt, wie bereits beschrieben. Diese Einheit weist zwei in einer Kaskade angeordnete Zähler 70 und 72 auf. Der erste Zähler ist ein üblicher Binärzähler, der hier mit einer willkürlich gewählten Kapazität von sechs Bit dargestellt ist. Der weitere Zähler 72, der die Zählung in einem beliebigen üblichen Code durchführen kann, ist mit einem entsprechenden Dekodierer 74 ausgestattet, um hochpegelige Ausgänge immer dann zu erzeugen, wenn die Zählung entweder der Zahl R oder der Zahl R-1 entspricht.

Ausgehend von einem Zustand, in dem beide Zähler gelöscht sind, erhält der zweite Zähler 72 einen Eingangsimpuls vom ersten Zähler 70 nach jeweils 2⁶ Taktimpulsen. Somit nimmt das Signal "Zählerstand = R" nach jeweils 2⁶ × R Taktimpulsen einen hohen Pegel ein. Wenn das Signal "Zählerstand = R" auf hohem Pegel liegt, ist der Ausgang des Verknüpfungsglieds G 3 hochpegelig, um den Ausgang des Verknüpfungsglieds G 4 ebenfalls auf einen hohen Pegel zu treiben. Dies erfolgt bei einem Taktimpulsübergang von einem hohen auf einen niedrigen Pegel, wie durch die Symbole am Takteingang des Zählers 70 bezeichnet ist.

Beim nächsten Taktübergang von einem niedrigen auf einen hohen Pegel wird der Ausgang des Flip-Flops FF 1 hochpegelig, um den Impuls TCP 1 zu erzeugen und die beiden Zähler 70 und 72 über das Verknüpfungsglied G 7 zurückzustellen. Hierdurch wird wiederum das Signal "Zählerstand = R" zu den Verknüpfungsgliedern G 3, G 4 und dem Eingang D des Flip-Flops FF 1 unterbrochen.

Beim nächsten Taktimpulsübergang von einem niedrigen auf einen hohen Pegel liegt der Ausgang des Flip-Flops FF 1 wieder auf niedrigem Pegel, so daß die Zählung wieder aufgenommen werden kann. Nach weiteren R × 2⁶ Impulsen erzeugt somit das Flip- Flop FF 1 den Impuls TCP 2.

Es ist zu erkennen, daß bei dieser Betriebsart die Zähler 70 und 72 als einfache, durch den Faktor K teilende Zähler wirken, wobei K = 2⁶ × R ist, um auf diese Weise Zeitabschnitte gleicher Dauer I und II zu definieren, wie bereits erwähnt. Falls die Zähler in dieser Betriebsart weiterarbeiten würden, würden durch die Impulse TCP 3 und TCP 4 zwei weitere identische Zeitabschnitte III und IV definiert. Wie bereits erwähnt, ist die mittels einer derartigen, mit gleichen Zeitabschnitten arbeitenden Betriebsweise erzielte Fehlerkorrektur sehr gut, und diese Lösung weist ferner den Vorteil auf, daß lediglich relativ einfache Zählerschaltungsanordnungen benötigt werden.

Um jedoch eine noch bessere Fehlerkorrektur zu erzielen, wird die Dauer der Zeitabschnitte III und IV vorteilhafterweise entsprechend der während der Zeitabschnitte I und II erhaltenen Fehlerzählung gesteuert. Den Fig. 2 und 3 ist zu entnehmen, daß hierzu zur Zeit T ₃ (d. h., zu der Zeit, zu der der Integratorausgang auf den Wert Er zurückfällt) das Vergleichssignal vom Komparator A 3 das Verknüpfungsglied G 9 veranlaßt, ein "Lade Fehler"-Signal auf einer zu der Steuerzeitgebereinheit 14 führenden Leitung 78 zu erzeugen. Unter Bezugnahme auf Fig. 4 ist nun zu erkennen, daß dieses Signal beim Übergang von einem niedrigen zu einem hohen Pegel ein Fehlerregister 80 veranlaßt, die zu diesem Zeitpunkt im Binärzähler 70 enthaltene Zahl zu laden. Das Register 80 erhält auch am Anschluß "P" ein zusätzliches binäres Bit, das die Fehlerpolarität zur Zeit T ₃ bezeichnet, die durch den Zustand des Steuersignals B auf der Leitung 82 angezeigt wird.

Wenn das Steuersignal B zu dieser Zeit (T ₃) einen hohen Pegel einnimmt, ist der Fehler positiv, und die vom Zähler 70 geladene Zahl ist die Zahl "n". Diese Zahl wird in das Fehlerregister 80 geladen, indem ein Bit in Richtung des Bits geringster Wertigkeit (LSB) geschoben wird, d. h., das Bit der Wertigkeit 2¹ des Zählers wird das Bit der Wertigkeit 2⁰ des Registers 80, usw. Dementsprechend wird die Zahl in dem Zähler durch 2 geteilt, so daß das Fehlerregister 80 die Zahl "n/2" enthält.

Da zu diesem Zeitpunkt das Steuersignal B auf hohem Pegel liegt, wird das Verknüpfungsglied G 3 durch den Ausgang des Verknüpfungsglieds G 6 gesperrt, und das Verknüpfungsglied G 1 wird ebenfalls durch den Ausgang des Verknüpfungsglieds G 5 gesperrt. Somit können unter diesen Umständen weder das Verknüpfungsglied G 1 noch das Verknüpfungsglied G 3 zur Steuerung des Flip-Flops FF 1 zwecks Erzeugung der Impulse TCP 3 und TCP 4 aktiviert werden. Stattdessen wird die Steuerung des Flip-Flops FF 1 entsprechend dem Ausgang eines Gleichheitskomparators 84 und dem Zustand der "Zählerstand = R"-Leitung vom Dekodierer 74 vom Verknüpfungsglied G 2 vorgenommen.

Der Gleichheitskomparator 84 vergleicht den Inhalt des Fehlerregisters 80 (d. h. die Zahl "n/2") mit einer Digitalzahl, die aus den fünf Bits geringster Wertigkeit der in dem Binärzähler 70 enthaltenen Zahl besteht. Nach dem bereits beschriebenen Signal "Lade Fehler" fährt der Zähler 70 fort, über seinen normalen Bereich von 2⁶ × R Taktimpulsen zu zählen. Ein hochpegeliges Signal "Gleichheit" wird vom Komparator 84 jeweils dann erzeugt, wenn die Zahl n/2 während dieser Zählung weitergegeben wird, jedoch wird das Verknüpfungsglied G 2 nicht angeschaltet, da die Leitung "Zählerstand = R" zu diesen Zeiten keinen hohen Pegel aufweist.

Schließlich geht 2⁶ × R Taktimpulsen die Leitung "Zählerstand = R" auf einen hohen Pegel. Der Inhalt des Binärzählers 70 ist zu diesem Zeitpunkt Null, da soeben ein Übertrag von diesem Zähler vorgenommen wurde, so daß das Gleichheitssignal des Komparators 84 auf niedrigem Pegel liegt. Nach weiteren n/2 Taktimpulsen ist die Zahl im Zähler 70 "n/2", und das Signal "Gleichheit" geht auf einen hohen Pegel über. Dieses hochpegelige Signal schaltet zusammen mit dem hochpegeligen Signal "Zählerstand = R" das Verknüpfungsglied G 2 an. Hierdurch geht wiederum der Ausgang des Verknüpfungsglieds G 4 auf einen hohen Pegel, so daß der Impuls TCP 3 vom Flip-Flop FF 1 erzeugt wird und die Zähler 70 und 72 zurückgestellt werden, die daraufhin identische Arbeitsabläufe zur Erzeugung des Impulses TCP 4 durchführen. Dementsprechend ist zu erkennen, daß bei dieser Betriebsart die Zähler 70 und 72 effektiv die Taktfrequenz durch den Faktor (K + n/2) dividieren und somit Zeitabschnitte III und IV entsprechend den oben erwähnten Erfordernissen definieren.

Für den Fall, daß Phase 2 vor dem Auftreten des Impulses TCP 2 abgeschlossen ist, d. h., falls der Integratorausgang den Wert Er vor dem Ende des Zeitabschnittes II erreicht, ist das Fehlersignal "n" negativ. Unter diesen Umständen sollte die Dauer der dritten und vierten Zeitabschnitte III und IV gekürzt und nicht verlängert werden. Bei einer derartigen negativen Fehlerkorrektur verwendet die Logikschaltungsanordnung das Verknüpfungsglied G 1 zum Anschalten des Flip-Flops FF 1 und zur Erzeugung der Impulse TCP 3 und TCP 4, wobei die Verknüpfungsglieder G 2 und G 3 bei dieser Betriebsart unwirksam sind.

Da in diesem Falle das Steuersignal B noch auf niedrigem Pegel liegt, wenn das Signal "Lade Fehler" auf der Leitung 78 erzeugt wird, ist das in das Fehlerregister 80 geladene Bit "P" niederpegelig, und der Ausgang des Verknüpfungsglieds G 5 liegt auf hohem Pegel, um einen Eingang des Verknüpfungsglieds G 1 zu aktivieren. Ein weiterer Eingang des Verknüpfungsglieds G 1 ist mit der Leitung für das Bit höchster Wertigkeit (MSB = 2⁵) des Binärzählers 70 verbunden, und diese Leitung geht nach 32 Taktimpulsen während eines jeden Zählzyklus von 64 Impulsen auf einen hohen Pegel. Eine dritte Eingangsleitung zum Verknüpfungsglied G 1 ist die Leitung "Zählerstand = R-1" vom Dekodierer 74, die während der letzten 64 Taktimpulse einen hohen Pegel einnimmt, bevor der Zähler 72 einen Zählerstand R erreicht. Über eine vierte Eingangsleitung zum Verknüpfungsglied G 1 wird das Steuersignal B zugeführt, das beim Auftreten des Impulses TCP 2 einen hohen Pegel einnimmt und den zweiten Zeitabschnitt II beendet, wie bereits beschrieben. Der letzte dem Verknüpfungsglied G 1 zugeführte Eingang ist das Signal "Gleichheit" vom Komparator 84.

Die von dem Zähler 70 mittels des Signals "Lade Fehler" geladene Zahl stellt den eigentlichen binären Zählerstand zu diesem Zeitpunkt dar. Bei einem negativen Fehler ist diese Zahl in normaler binärer Schreibweise nicht der eigentliche Fehler. Es sollte jedoch beachtet werden, daß die in das Fehlerregister 80 geladene Zahl das gewünschte Fehlersignal repräsentiert, wenn sie als binäre Zweier-Komplementzahl angesehen wird. Um diese Tatsache in vorteilhafter Weise auszunutzen, ist die Steuerschaltungsanordnung so ausgeführt, daß bei Anzeige eines negativen Fehlers durch einen niedrigen Pegel des Steuersignals B zur Zeit des Signals "Lade Fehler" der Steuerimpuls TCP 3 zu einem Zeitpunkt erzeugt wird, der vor dem Abschluß der vollen Zählung von 2⁶ × R liegt, und zwar um einen Betrag, der gleich der Differenz der in das Register 80 geladenen Zahl und des vollen Zählerstandes ist. Das heißt, daß die Schaltungsanordnung als ein durch den Faktor (K - n/2) dividierender Zähler wirkt, wie auch aus der noch folgenden Beschreibung zu ersehen ist.

Zur Veranschaulichung sei beispielhaft angenommen, daß das Fehlerregister 80 mit einer binären Zahl 11011 geladen wird (wie in Fig. 4 angedeutet). Diese als Zweierkomplement angesehene Zahl entspricht -5 (wodurch angezeigt wird, daß fünf weitere Zählungen erforderlich sind, um Null zu erreichen). Nachdem diese Zahl geladen ist, fahren die Zähler fort zu zählen und erreichen 2⁶ × R (woraufhin der Impuls TCP 2 erzeugt wird und das Steuersignal B auf hohen Pegel geht) und zählen dann weiter in den nächsten Zeitabschnitt III hinein. Nach 2⁶ × (R-1) Taktimpulsen geht die Leitung "Zählerstand = R-1" zum Eingang des Verknüpfungsglieds G 1 auf einen hohen Pegel. Nach weiteren 32 Taktimpulsen wird die Leitung für das Bit höchster Wertigkeit (MSB = 2⁵) hochpegelig. Somit sind zu diesem Zeitpunkt sämtliche Eingänge des Verknüpfungsglieds G 1 hochpegelig, mit Ausnahme der Leitung "Gleichheit" vom Komparator 84. Dieses Gleichheitssignal wird 27 Taktimpulse, nachdem die Leitung MSB einen hohen Pegel eingenommen hat, hochpegelig, d. h., 5 Taktimpulse vor der vollen 2⁶ × R- Zählung. Anders ausgedrückt, der Ausgang des Verknüpfungsglieds G 1 wird nach einer Gesamtzahl von Taktimpulsen (nach dem Impuls TCP 2) hochpegelig, die

2⁶ (R-1) + 32 + 27 = 2⁶ × R + 32 + 27 - 64 = 2⁶ × R-5

ist.

Wenn der Ausgang des Verknüpfungsglieds G 1 hochpegelig wird, wird das Flip-Flop FF 1 in der üblichen Weise angesteuert, um den Impuls TCP 3 zu erzeugen. Die Zähler 70 und 72 werden dann zurückgestellt und arbeiten während eines identischen Folgeablaufs weiter, um den Impuls TCP 4 zu erzeugen, so daß die Dauer des Zeitabschnitts IV gleich der Dauer des (gekürzten) Zeitabschnitts III ist.

Zusammengefaßt dient somit die Steuerzeitgebereinheit 14, wie sie in Fig. 4 dargestellt ist, zur Verlängerung oder Kürzung der Intervalle T ₂-T ₄, T ₄-T ₅ (und T ₅-T ₆), um auf diese Weise die Auswirkungen des Driftverhaltens der Verstärker A 1, A 2, des Komparators A 3 und der Widerstände R ₁, R ₂ auf Minimalpegel zu reduzieren. Dies wird völlig digital durchgeführt, so daß die Probleme üblicher analoger Driftkorrekturschaltungsanordnungen nicht auftreten. Zusätzlich zur Korrektur von Gleichstromfehlern reduziert die beschriebene Schaltungsanordnung auch Fehler aufgrund der Ansprechcharakteristik bzw. des Frequenzgangs des Komparators und des Verstärkers auf ein Minimum, wie bereits beschrieben.

Der digitale Ausgang am Anschluß 22 besteht aus einer Folge von Taktimpulsen, deren Zahl dem analogen Eingangssignal entspricht. Dieses Ausgangssignal kann in einem beliebigen üblichen Zähler zur Aufsummierung der Anzahl der Impulse verwendet werden. Durch Verwendung des Start- oder Auslöseimpulses SP zum Rückstellen des Summierzählers ist die von dem Zähler zu dem Zeitpunkt erreichte Zahl, zu dem der STATUS- Ausgang hochpegelig wird, eine korrekte Wiedergabe des analogen Signals, unabhängig davon, ob der Zähler positive oder negative Zählübergänge gezählt hat, wie den Fig. 5 und 6 zu entnehmen ist.

Im folgenden ist zum besseren Verständnis gewisser Merkmale der vorliegenden Erfindung eine mathematische Analyse gegeben, die die Beziehungen zwischen den verschiedenen wichtigen Elementen und Parametern der erfindungsgemäßen Schaltungsanordnung angibt. In dieser Analyse wird auf bestimmte Zeiten oder Zeitpunkte (T₀, T ₁, usw.) und Zeitabschnitte Bezug genommen, die im folgenden insbesondere unter Bezugnahme auf das Schaubild 30 in Fig. 2 festgelegt sind. Die entsprechenden Zeiten sind:

T₀ (t = 0):Zeitpunkt, zu dem die eigentliche Umsetzung beginnt.

T ₁ (t = K1Δ t):Zeitpunkt, zu dem ein Zeitgeberzähler K1 Taktimpulse der Periode Ψ t gezählt hat, einsetzend bei t = 0. T ₂ (t = 2K1Δ t):Zeitpunkt, zu dem der Zeitgeberzähler 2K1 Taktimpulse seit dem Beginn bei t = 0 gezählt hat. T ₃ (t = [2K1 + n]Δ t):Zeitpunkt, zu dem der Komparator ein Signal abgibt, daß der Bezugspegel Er (wieder) erreicht ist. T ₄ (t = [2K1 + K2]Δ t):Zeitpunkt, zu dem der Zeitgeberzähler ein Signal abgibt, daß 2K1 + K2 Taktimpulse gezählt worden sind. T ₅ (t = (2K1 + 2K2)Δ t):Zeitpunkt, zu dem der Zeitgeberzähler ein Signal abgibt, daß 2K1 + 2K2 Taktimpulse seit t = 0 gezählt worden sind. T ₆ (t = 2K1 + 2K2 - N)Δ t):Zeitpunkt, zu dem der Komparator ein Signal abgibt, daß der Bezugspegel für die dritte und letzte Zeit erreicht ist.

Zu beachten ist, daß T ₃ vor oder nach T ₄ auftreten kann, und daß in ähnlicher Weise T ₆ vor oder nach T ₅ auftreten kann. N und n, die aus diesem Grunde positiv oder negativ sein können, sind in der obigen Aufzählung und in Fig. 2 positiv dargestellt.

Die Umsetzung besteht aus der sequentiellen Integration von drei getrennten Signalen:

U = E + e V = -E + e W = E -X + e,

wobei E eine Bezugsspannung (oder ein Bezugsstrom), X die umzusetzende unbekannte Spannung (oder Strom) sind, und e die unvermeidbare Abweichspannung (Abweichstrom) der Schaltungsanordnung darstellt.

Die Umsetzungsreihenfolge besteht aus mehreren Phasen, die im folgenden aufgeführt sind.

Phase 1:
Phase 1 beinhaltet die Integration eines Signals U über das Zeitintervall T₀-T ₁.

Phase 2:
Phase 2 beinhaltet die Integration eines Signals V über das Zeitintervall T ₁-T ₃. Am Ende von Phase 2 kann folgende Gleichung aufgestellt werden:

aus der sich durch Substitution mit den voraufgehend definierten Parametern ergibt:

Phase 3:
Phase 3 beinhaltet die Integration eines Signals W über das Zeitintervall T ₃-T ₄.

Phase 4:
Phase 4 beinhaltet die Integration des Signals V über das Zeitintervall T ₄-T ₆. Am Ende von Phase 4 läßt sich folgende Gleichung aufstellen:

aus der sich durch Substitution mit den voraufgehend definierten Parametern ergibt:

Durch Integration, Substitution von n nach Gleichung 1 und Auflösen nach N ergibt sich weiter:

Um eine möglichst einfache Ausführungsform zu erhalten, wird angenommen, daß K1 = K2 = K ist, d. h., der Zeitgeberzähler ist ein einfacher durch den Faktor K dividierender Zähler. Damit ergibt sich Gleichung 2 zu:

Durch Reihenentwicklung der beiden Terme und Ersetzen von e/E durch α ergibt sich:

N = KX (1-α-3a² -5α³ + . . .)+ 4K (α² + 2α³ + 3α⁴ + . . .)Gleichung 4

Nun kann bei Raumtemperatur a = e/E durch Einstellung gleich Null gemacht werden. Auch kann durch richtige Auslegung der Schaltungsanordnung der Fehlerterm über alle normalen Betriebstemperaturen eingegrenzt werden, so daß e/E ausreichend klein gehalten wird. Ein Term α² würde dann sehr viel kleiner als ein Term α sein, und ein Term α³ würde viel kleiner als ein Term α² sein, so daß sehr gut näherungsweise angenommen werden kann:

N ≈ KX (1 -α) + 4K α²Gleichung 5

Somit liegt eine lineare Umsetzung der Spannung X in eine Zählung N vor, wobei die Verstärkungs- und Abweichfehler das oben angegebene Ausmaß aufweisen.

Diese außerordentliche Leistungsfähigkeit des Umsetzers kann jedoch noch in hohem Maße gesteigert werden, wie im folgenden gezeigt werden soll. Nach Gleichung 1 gilt:

Durch Reihenentwicklung von Gleichung 1 ergibt sich:

n = (α+α² +α³ + . . .) 2K1, wobei α = e/E ist.

Mit Hilfe der voraufgehend erwähnten Voraussetzungen und Annahmen läßt sich auch hier schreiben:

n ≈ 2K1 α

oder

Es ist somit zu ersehen, daß zu Beginn der Phase 3 der Umsetzung eine sehr gute Messung des Fehlerterms n vorliegt, und daß es möglich ist, den auf α beruhenden Verstärkungsfehler zu kompensieren (siehe Gleichung 5).

Wird nun Gleichung 2 weiterentwickelt, so ergibt sich:

Wenn K2 = (1 + e/E) K1 gesetzt und in der obigen Gleichung substituiert wird, so ergibt sich:

Wird die Schreibweise α = e/E verwendet, so ergibt sich weiter:

woraus durch Reihenentwicklung wird:

Da weiterhin α sehr klein gemacht werden kann, wie bereits erwähnt, ergibt sich als sehr gute Näherung:

Dieses bessere Resultat wird erhalten, indem K2 = K1 (1 + e/E) = K1 + K1 e/E gemacht wird. Unter Verwendung von Gleichung 6 ergibt sich daraus:

K2 = K1 + n/2Gleichung 8

Da nun ein Schätzwert von n am Ende von Phase 2 vorliegt, kann das Divisionsverhältnis des Zeitgeberzählers entsprechend Gleichung 8 für den Rest der Umsetzung modifiziert werden. Hierdurch wird der vorherige Verstärkungsfehlerfaktor auf den gleichen Pegel reduziert wie der Nullabweichungsfehlerfaktor.

Die obige mathematische Analyse sollte so verstanden werden, daß hier eine streng theoretische Behandlung der wichtigsten Faktoren vorgenommen wurde, die notwendigerweise auf gewissen Näherungen und Annahmen basiert, wie in der Analyse angegeben. Obwohl die Resultate eine gültige realistische Darstellung der Umsetzercharakteristika angeben, ist jedoch zu beachten, daß bei jeder praktischen Ausführungsform der Erfindung die wirkliche Leistungsfähigkeit von der theoretischen Leistungsfähigkeit abweichen kann. Dementsprechend kann die obige mathematische Analyse notwendigerweise nicht vollständig alle Aspekte sämtlicher Arten von Geräten und Ausführungsformen der Erfindung angeben bzw. für diese repräsentativ sein. Die Analyse soll vielmehr zusätzliche Informationen geben, um ein besseres Verhältnis der Wirkungsweise der offenbarten Ausführungsform der Erfindung zu ermöglichen.

Auch soll darauf hingewiesen werden, daß die obige detaillierte Beschreibung einer vorzugsweise verwendeten Ausführungsform der Erfindung lediglich zur Veranschaulichung der Erfindung dienen soll und nicht als Begrenzung der Erfindung auf die im einzelnen offenbarten Schaltungsanordnungen, Einrichtungen und/oder Kombinationen von Elementen und Bauteilen anzusehen ist. Es ist ersichtlich, daß es viele unterschiedliche mögliche Wege gibt, den Erfindungsgedanken zu verwirklichen, und ein Fachmann wird leicht in der Lage sein, aus einer Vielzahl von Anordnungen auf der Grundlage der Erfindung diejenigen auszuwählen, die einem spezifischen Verwendungszweck am besten angepaßt sind.

Claims (12)

1. Verfahren zur Umsetzung eines unbekannten analogen Signals in ein entsprechendes digitales Signal, wobei während eines Meßzyklus das unbekannte analoge Signal und ein Bezugssignal steuerbar einem Integrator zugeführt werden, so daß dessen Ausgang zuerst in einer Richtung von einem Bezugspegel linear ansteigt und dann wieder linear auf den Bezugspegel abfällt, und wobei eine Taktimpulsgebereinrichtung zur zeitlichen Steuerung der Operation des Integrators, sowie zur Erzeugung eines digitalen Ausgangssignals entsprechend Zeitmessungen, vorgesehen ist, das den Betrag des unbekannten analogen Signals bezeichnet, der von dem Betrag des akkumulierten Integrals während der Zeitdauer wiedergegeben wird, während der der Integrator gesteuert von dem unbekannten analogen Signal in Betrieb ist, dadurch gekennzeichnet, daß der Integrator (26) vor dem Meßzyklus in einem Vorabgleichzyklus betrieben wird, wobei dem Integrator (26) ein Bezugssignal (E) ohne das unbekannte analoge Signal zugeführt wird, so daß dessen Ausgangssignal linear vom Bezugspegel (Er) weg ansteigt und dann wieder linear auf den Bezugspegel (Er) abfällt, um eine digitale Messung eines Abweichfehlers im Umsetzersystem zu erhalten, der durch die Taktimpulszeit zwischen der Rückkehrzeit (T ₃) auf den Bezugspegel und einer vorbestimmten, auf den Beginn des Vorabgleichzyklus folgenden Zeit (T ₂) bezeichnet wird, und daß der Integrator daraufhin während des Meßzyklus betrieben wird, wobei der Integrationsvorgang entsprechend der während des Vorabgleichzyklus erhaltenen Taktimpulszeit gesteuert wird, um das digitale Ausgangssignal entsprechend dem Betrag des Abweichfehlers zu ändern.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß in dem Vorabgleichzyklus dem Integrator (26) während eines ersten vorläufigen Zeitabschnitts (I) das Bezugssignal (E) mit einer vorgegebenen Polarität zugeführt wird, das den linearen Spannungsanstieg des Ausgangs (28) des Integrators (26) bewirkt, und während eines zweiten, dem ersten Zeitabschnitt (I) folgenden vorläufigen Zeitabschnitts (II) ein zweites Bezugssignal (-E) mit einer der vorgegebenen Polarität entgegengesetzten Polarität zugeführt wird, das den linearen Spannungsabfall des Ausgangs (28) des Integrators (26) bewirkt.

3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß der erste (I) und zweite (II) Zeitabschnitt jeweils eine voreingestellte (feste) Dauer aufweisen.

4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß die dem Ende des zweiten vorläufigen Zeitabschnitts (II) folgende vorbestimmte Zeitdauer automatisch entsprechend der Zeitdauer zwischen der Rückkehr des Ausgangssignals des Integrators (26) auf den Bezugspegel (Er) und dem Ende der dem Ende des ersten Zeitabschnitts (I) folgenden vorbestimmten Zeitdauer gesteuert wird.

5. Verfahren nach einem der vorangegangenen Ansprüche, dadurch gekennzeichnet, daß der Integrationsvorgang während des Meßzyklus durch Regelung der Zeitdauer gesteuert wird, in der das unbekannte analoge Signal dem Integrator (26) zugeführt wird.

6. Verfahren nach einem der vorangegangenen Ansprüche, dadurch gekennzeichnet, daß während des Meßzyklus der lineare Spannungsanstieg des Integrators (26) durch Anlegen des unbekannten analogen Signals an den Integrator (26) und der lineare Spannungsabfall durch Anlegen eines Bezugssignals an den Integrator erzeugt werden, wobei das digitale Ausgangssignal entsprechend der Anzahl von Taktimpulsen zwischen der Rückkehrzeit (T ₆) zu dem Bezugspegel (Er) während des Meßzyklus und einer dem Beginn des Meßzyklus folgenden Bezugszeit (T ₅) erzeugt wird.

7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß die Zeitdauer zwischen dem Ende des linearen Spannungsanstiegs (T ₄) während des Meßzyklus und dem Auftreten der Bezugszeit (T ₅) automatisch entsprechend der Taktimpulszeit gesteuert wird, die vorher während des Vorabgleichzyklus bestimmt wird.

8. Verfahren nach Anspruch 6 oder 7, dadurch gekennzeichnet, daß der lineare Spannungsanstieg während des Vorabgleichzyklus durch Anlegen eines Bezugssignals (E) an den Integrator (26) während einer festen Zeitdauer erzeugt wird.

9. Verfahren nach einem der vorangegangenen Ansprüche, dadurch gekennzeichnet, daß vor dem Vorabgleichzyklus der Ausgang des Integrators (26) auf einen Pegel (Es) gesetzt wird, der vom Bezugspegel (Er) in der einen Richtung versetzt ist, und anschließend der Integratorausgang (28) veranlaßt wird, ein Rampensignal in der entgegengesetzten Richtung zu erzeugen, bis der Pegel des Integratorausgangs (28) den Bezugspegel (Er) erreicht, um die Anfangszeit des Vorabgleich- und Meßzyklus festzulegen.

10. Vorrichtung zur Durchführung des Verfahrens nach einem der Ansprüche 1-9, gekennzeichnet durch eine erste Einrichtung (42, 50) zur Betätigung des Integrators (26) während des Vorabgleichzyklus vor dem Meßzyklus und eine zweite Einrichtung (42, 60) zur Betätigung des Integrators (26) während des Meßzyklus.

11. Vorrichtung zur Durchführung des Meßzyklus des Verfahrens nach Anspruch 1, gekennzeichnet durch eine Einrichtung (60), die dem Integratoreingang während des Anstiegzeitabschnitts von vorbestimmter Dauer ein Bezugssignal einer Polarität zusammen mit einem unbekannten analogen Signal (X) während einer vorbestimmten Zeitdauer zuführt, durch eine Einrichtung (42), die dem Integrator (26) während des Abfallzeitabschnitts ein Bezugssignal (-E) mit einer der einen Polarität entgegengesetzten Polarität zuführt, so daß der Ausgang des Integrators in entgegengesetzter Richtung wieder linear auf den Bezugspegel abfällt, durch einen mit dem Ausgang (28) des Integrators (26) verbundenen Komparator (A 3) zur Erzeugung eines Vergleichssignals, wenn der Ausgang des Integrators auf den Bezugspegel (Er) zurückkehrt, durch eine Taktgebereinrichtung (14) zur Erzeugung eines Steuerimpulses zu einer vorbestimmten Zeit im Anschluß an das Ende des ersten Zeitabschnittes, und durch eine mit der Taktgebereinrichtung verbundene und von dem Komparatorausgang gesteuerte Digitaleinrichtung (12) zur Erzeugung eines digitalen Ausgangssignals, das die Anzahl der Taktimpulse zwischen dem Steuerimpuls und dem Auftreten des Vergleichssignals darstellt.

12. Vorrichtung nach Anspruch 11, gekennzeichnet durch eine vor der Anfangszeit des Meßzyklus betätigbare Einleitungsschaltungsanordnung (42, 50), die den Ausgang (28) des Integrators (26) auf einen Pegel (Es) setzt, der von dem Bezugspegel (Er) in der einen Richtung versetzt ist, wobei die Einleitungsschaltungsanordnung eine Einrichtung (42) aufweist, die den Integrator veranlaßt, ein Rampensignal in der entgegengesetzten Richtung in Richtung des Bezugspegels (Er) zu erzeugen, durch eine Signalerzeugungseinrichtung, die auf den Ausgang des Komparators (A 3) anspricht, wenn der Integratorausgang den Bezugspegel entsprechend der Operation der Einleitungsschaltungsanordnung erreicht, um ein Start- oder Anfangssignal zu erzeugen, das die Anfangszeit des Umsetzers bezeichnet, und durch eine von dem Anfangssignal betätigbare Einrichtung zur Aktivierung des Umsetzers.