DE3906754A1 - Integrationsanordnung - Google Patents

Integrationsanordnung

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DE3906754A1
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    • G—PHYSICS
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    • H03M1/78—Simultaneous conversion using ladder network
    • H03M1/785—Simultaneous conversion using ladder network using resistors, i.e. R-2R ladders

Description

Die Erfindung betrifft eine Anordnung zur Integration eines analogen Spannungssignals und Umsetzung in ein entsprechendes digitales Signal, wobei während eines Maßzyklus das analoge Signal über einen Komparator einer Zählschaltung zugeführt wird, die ihrerseits mit einer von dem analogen Signal gesteuerten Taktgebereinrichtung zur zeitlichen Steue­ rung des Zählers verbunden ist.
Meßfühler insbesondere Sensoren allerart erzeugen ein analoges Signal, insbesondere einen absoluten Spannungswert, der mit Hilfe meist inte­ grierende Wandler in ein digitales Ausgangssignal umgesetzt werden kann.
Eine Übersicht über integrierende Wandler ist in der Zeitschrift Elek­ tronik-Applikation Nr. 20, vom 11. Oktober 1988, Seite 39, entnehmbar.
Wie die Deutsche Patentschrift 24 34 517 zeigt, ist es wichtig bei der Gewinnung des digitalen Ausgangssignals Abweichfehler klein zu halten.
Bei langen Integrationszeiten verfälschen bei bekannten Schaltungen, die den Bauelementen in Härente-Drift den Wert der Integration.
Aufgabe der vorliegenden Erfindung ist es, eine Anordnung zu schaffen. bei der der analoge Wert am Ausgang eines Zählers (für N-bit) unver­ fälscht ansteht.
Gelöst wird diese Aufgabe durch eine Anordnung gemäß Anspruch 1. Ein Verfahren hierzu ist in Anspruch 8 und 9 angegeben. Aus- und Weiterbil­ dungen der Erfindungen sind weiteren Ansprüchen sowie der Beschreibung und Zeichnung eines Ausführungsbeispiels zu entnehmen.
Ein Ausführungsbeispiel ist in der beigefügten Zeichnung rein schema­ tisch dargestellt.
Dabei wird das zu integrierende Signal als Spannung U in - in der Zeichnung links oben - einem Schaltkreis zugeführt, der den Absolutwert der zu integrierenden Spannung bildet in einem Absolutgeber. Dieser ist verbunden mit einem Taktgenerator, der variabel gestaltet ist, derart, daß seine Taktfrequenz von 0 Hz bis f max entsprechend dem Absolutwert der integrierenden Spannung verändert werden kann. Der Taktgeber ist mit einem Up- Downzähler mit D/A-Wandler verbunden und letztere mit einem Tiefpaß mit Impedanzwandler. Der U/D-Zähler ist als N-bit-Zähler mit einem Widerstandsnetzwerk für die D/A-Wandlung verbunden. Der U/D-Zähler ist seinerseits mit einem D-Flipflop verbunden, das mit einem Komparator verbunden ist, welches bei bei einer Spannung U in größer als 0 V den logischen Zustand L und bei U in kleiner als 0 V den logischen Zustand H ergibt. Das D-Flipflop ist seinerseits mit dem Q-Ausgang des Taktge­ nerators verbunden.
Das zu integrierdende Signal wird zum einen einem Schaltkreis zugeführt, der den Absolutwert der zu integrierenden Spannung bildet. Zum anderen gelangt das zu integrierende Signal an einen Komparator, der entschei­ det, ob das zu integrierende Signal größer oder kleiner 0 V ist. Der Ausgang des Komparators wird dem D-Eingang eines D-Flipflops zuge­ führt. Ist nun während einer positiven Flanke am Takteingang des D-Flip­ flops der logische Zustand am D-Eingang des D-Flipflops High, so wird der Q-Ausgang des D-Flipflops logisch High. Logisch Low wird der Q-Aus­ gang des D-Flipflops, wenn während einer positiven Flanke am Takteingang der D-Eingang logisch low ist.
Logisch High am Q-Ausgang des D-Flipflops bedeutet für den nachgeschal­ teten Zähler, daß er aufwärts zählen soll. Logisch low am Q-Ausgang des D-Flipflops bedeutet für den nachgeschalteten Zähler, daß er abwärts zählen soll.
Der Absolutwert der zu integrierenden Eingangsspannung wird einem Takt­ generator zugeführt. Dieser verändert seine Taktfrequenz von 0 Hz bis f max entsprechend dem Absolutwert der zu integrierenden Spannung.
Der Q-Ausgang des variablen Taktgenerators steuert das D-Flipflop, der Q-Ausgang des variablen Taktgenerators ist mit dem Zähleingang des Zäh­ lers verbunden. Über die Kombination Komparator - variabler Taktgenera­ tor - D-Flipflop-Zähler ist ein von Eingangsstörsignalen freier Zählvor­ gang möglich.
So wird mit jeder positiven Flanke am Q-Ausgang des Taktgenerators ein Zählvorgang up oder down in dem D-Flipflop vorbereitet, der dann mit der negativen Flanke am Q-Ausgang des Taktgenerators zum eigentlichen Zähl­ vorgang im Zähler führt. Durch die Veränderung der Taktfrequenz des Taktgenerators in Abhängigkeit des Absolutwertes der zu integrierenden Spannung erreicht man die Veränderung der Integrationszeit, in Abhängig­ keit der zu integrierenden Spannung.
Der Zählerausgang wird einem D/A-Wandler zugeführt. So entspricht der analoge Wert des D/A-Ausgangs dem Zählerstand. Ein dem D/A-Wandler nach­ geschaltetes Tiefpaßfilter mit Impedanzwandler soll den hochohmigen Aus­ gang des D/A-Wandlers an die weiterführende Signalverarbeitung anpassen und die Spannungstreppen des D/A-Wandlers glätten.
Von Bedeutung für die Funktion des driftlosen Integrators ist die Abso­ lutwertbildung des zu integrierenden Signals, die Veränderung der Zähl­ frequenz in Abhängigkeit des Absolutwertes der zu integrierenden Span­ nung, die Funktion des Komparators, der entscheidet, ob der Zähler auf­ wärts oder abwärts zählen soll und die Kombination Zählerausgang-Digi­ tal-Analog-Wandler. Die dem D/A-Wandler nachgeschaltete Stufe Tiefpaß­ filter plus Impedanzwandler ist für die Gesamtfunktion zwar erforder­ lich, aber von untergeordneter Bedeutung.
Abwandlungen des Ausführungsbeispiels sind im Rahmen der Ansprüche für den Fachmann ohne weiteres möglich. Anwendung z.B. bei Inertialsystemen, Regelkreisen mit großen Zeitkonstanten.

Claims (9)

1. Anordnung zur Integration eines analogen Spannungssignals und Um­ setzung in ein entsprechendes digitales Signal, wobei während eines Meß­ zyklus das analoge Signal über einen Komparator einer Zählschaltung zu­ geführt wird, die ihrerseits mit einer von dem analogen Signal gesteuer­ ten Taktgebereinrichtung zur zeitlichen Steuerung des Zählers verbunden ist, dadurch gekennzeichnet, daß der Komparator mit einem D-Flipflop­ zähler verbunden ist, der seinerseits mit einem Aufwärts-/Abwärtszähler mit Digital-/Analogwandler verbunden ist, an dessen Zähleingang der Q-Ausgang des variablen Taktgenerators angelegt ist, der seine Taktfre­ quenz entsprechend dem Absolutwert der zu integrierenden Spannung ändert.
2. Der Zählerausgang des Aufwärts-/Abwärtszählers einem D/A-Wandler zugeführt wird, dessen Analogwert dem Zählerstand entspricht.
3. Integrator nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß dem D/A-Wandler ein Tiefpaßfilter mit Impedanzwandler nachgeschaltet ist, das den Ausgang des D/A-Wandlers an die weiterführende Signalver­ arbeitung anpaßt.
4. Integrator nach Anspruch 1, dadurch gekennzeichnet, daß das zu integrierende Signal einem Komparator zugeführt wird, der entscheidet, ob der Zähler aufwärts oder abwärts zählen soll, jenachdem ob das zu in­ tegrierende Spannungssignal größer oder kleiner 0 ist.
5. Integrator nach Anspruch 1 oder 4, dadurch gekennzeichnet, daß der Ausgang des Komparators mit dem D-Eingang eines D-Flipflops verbun­ den ist, so daß während einer positiven Flanke am Takt-Eingang des Flip­ flops der logische Zustand am D-Eingang des D-Flipflops H ist, so wird auch der Q-Ausgang des D-Flipflops logisch H.
6. Integrator nach Anspruch 5, dadurch gekennzeichnet, daß der Q-Ausgang des D-Flipflops logisch L wird, wenn während einer positiven Flanke am Takteingang des D-Flipflops der D-Eingang logisch L ist.
7. Integrator nach Anspruch 5 oder 6, dadurch gekennzeichnet, daß logisch H am Q-Ausgang des D-Flipflops für den nachgeschalteten Zähler bedeutet, daß er aufwärts zu zählen hat und logisch L am Q-Ausgang des D-Flipflops bedeutet, daß der nachgeschaltete Zähler abwärts zu zählen hat.
8. Verfahren zur Umsetzung eines analogen Spannungssignals in ein entsprechendes digitales Signal während eines Meßzyklus unter Verwendung einer Taktgebereinrichtung zur zeitlichen Steuerung der Operation des Integrators, dadurch gekennzeichnet, daß zur Erzeugung eines digitalen Ausgangssignals die Integrationszeit verändert wird in Abhängigkeit vom Absolutwert der zu integrierenden Spannung dadurch, daß man die Takt­ frequenz des Taktgenerators in Abhängigkeit des Absolutwertes der zu integrierenden Spannung ändert.
9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß mit je­ der positiven Signalflanke am Q-Ausgang des Taktgenerators ein Zählvor­ gang aufwärts oder abwärts in einem D-Flipflop vorbereitet wird, der dann mit der negativen Signalflanke am Q-Ausgang des Taktgenerators den Zählvorgang in einem N-bit-Zähler steuert.
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