DE102006018207B4

DE102006018207B4 - Verfahren zum Testen einer A/D-Wandlerschaltung

Info

Publication number: DE102006018207B4
Application number: DE102006018207.3A
Authority: DE
Inventors: Takamoto Watanabe
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2005-04-21
Filing date: 2006-04-19
Publication date: 2017-03-23
Anticipated expiration: 2026-04-20
Also published as: US20060238394A1; US7292175B2; JP3992049B2; JP2006303979A; DE102006018207A1

Abstract

Verfahren zum Testen einer A/D-Wandlerschaltung (1), die eine Pulsverzögerungsschaltung (10), die durch eine Mehrzahl von in Kaskade geschalteten Verzögerungseinheiten (DU) gebildet ist, von denen jede ein Eingangspulssignal (Pin) um eine Zeit verzögert, die von einem Wert einer Eingangsspannung (Vin) abhängt, die A/D-zu-wandeln ist, und eine Codierschaltung (12) beinhaltet, die derart aufgebaut ist, dass sie die Anzahl der Verzögerungseinheiten (DU) zählt, durch welche das Eingangspulssignal (Pin) innerhalb einer vorbestimmten Messzeit gegangen ist, und ein digitales Signal, das die gezählte Anzahl darstellt, als ein A/D-gewandeltes digitales Signal (DT) der Eingangsspannung (Vin) ausgibt, wobei das Verfahren die Schritte aufweist: Einstellen der A/D-Wandlerschaltung (1) in eine Testbetriebsart, in der die Messzeit auf eine Testverwendungs-Abtastdauer (TSt) eingestellt ist, die kürzer als eine Realverwendungs-Abtastdauer (TSr) ist, die verwendet wird, wenn die A/D-Wandlerschaltung (1) tatsächlich verwendet wird; Anlegen des Eingangspulssignals (Pin) an jeden von seriellen Verzögerungsblöcken (Bi), von denen jeder durch eine vorbestimmte Anzahl der Verzögerungseinheiten (DU) gebildet ist; und Bestimmen von Gut und Böse der A/D-Wandlerschaltung (1) auf der Grundlage von digitalen Signalen (DT), die aus der Codierschaltung (12) ausgegeben werden, die die Anzahl der Verzögerungseinheiten (DU) darstellen, durch welche das Eingangspulssignal (Pin) innerhalb der Testverwendungs-Abtastdauer (TSt) innerhalb von jedem der seriellen Verzögerungsblöcke (Bi) gegangen ist.

Description

QUERVERWEIS AUF EINE VERWANDTE ANMELDUNG
Diese Anmeldung bezieht sich auf die japanische Patentanmeldung Nr. 2005-123718 , eingereicht am 21. April 2005.
HINTERGRUND DER ERFINDUNG
1. Gebiet der Erfindung
Die vorliegende Erfindung betrifft ein Verfahren zum Testen einer A/D-Wandlerschaltung.
2. Beschreibung des Standes der Technik
Wie es zum Beispiel aus ”Basic Knowledge of Computer Terminology” von CQ Publishing Co. Ltd, online gesucht am 11. April 2005 auf URL:http.//www.cqpub.co.jp/try/kijidb/yougo/ju.htm bekannt ist, wird die A/D-Wandlerschaltung hauptsächlich in einen ”doppelt integrierenden Typ”, wie er in 5 gezeigt ist, einen ”sequentiell vergleichenden Typ”, wie er in 6A gezeigt ist, und einen ”parallelen Typ” eingeteilt, wie er in 6B gezeigt ist.
Wie es in 5 gezeigt ist, beinhaltet die doppelt integrierende A/D-Wandlerschaltung 101 eine Integrationsschaltung 110, die hauptsächlich durch einen Operationsverstärker gebildet ist. Ein Kondensator C, der zwischen dem invertierenden Eingangsanschluss und dem Ausgangsanschluss des Operationsverstärkers angeschlossen ist, wird durch eine Eingangsspannung Vin geladen, um für eine vorbestimmte Zeitdauer A/D-gewandelt zu werden, und dann wird er mit einer bestimmten Entladegeschwindigkeit durch Umschalten von seiner Eingangsspannung Vin zu einer Referenzspannung Vref entladen. Während dieses Entladens wird die Ausgangsspannung der Integrationsschaltung 110 mit einer vorbestimmten Schwellwertspannung (zum Beispiel 0 V) in einem Komparator 112 verglichen, um einen Zeitpunkt zu erfassen, zu welchem die Ausgangsspannung der Integrationsschaltung 110 die Schwellwertspannung überschreitet.
Eine Schaltsteuerschaltung 114 steuert den Zählvorgang eines Zählers 116 auf der Grundlage des Ausgangssignals des Komparators 112 und den Zeitpunkt des Umschaltens zwischen der Eingangsspannung Vin und der Referenzspannung Vref, welche abwechselnd an die Integrationsschaltung 110 angelegt werden. Ein A/D-Wandlersignal der Eingangsspannung Vin kann aus einem Zählwert des Zählers 116, der eine Länge der Ladungsdauer darstellt, während welcher die Eingangsspannung Vin an die Integrationsschaltung 110 angelegt wird, und einem Zählwert des Zählers 116 erzielt werden, der eine Entladungsdauer zwischen dem Augenblick, zu welchem die Referenzspannung Vref an die Integrationsschaltung 110 angelegt wird, und dem Augenblick darstellt, zu welchem sich der Wert der Ausgangsspannung des Komparators 112 ändert.
Kurz gesagt kann, da die geladene Spannung des Kondensators C ein Mittelwert der Eingangsspannung Vin während der Ladedauer ist und die Länge der Entladungsdauer proportional zu der geladenen Spannung ist, das A/D-gewandelte Signal der Eingangsspannung Vin aus diesen Zählwerten des Zählers 116 bestimmt werden. Bei diesem doppelt integrierenden A/D-Wandler 101 muss die Länge der Abtastdauer (der Zeitdauer, die notwendig ist, um ein einziges A/D-Wandlerverfahren durchzuführen) größer als die Summe einer Entladungsperiode, wenn die Eingangsspannung Vin ihr Maximum annimmt, und einer bestimmten Länge der Ladungsdauer eingestellt werden.
Wie es in 6A gezeigt ist, beinhaltet die sequentiell vergleichende A/D-Wandlerschaltung 102 eine Widerstandsletter 120, die Widerstände aufweist, die als eine Leiter miteinander verbunden sind, einen Schaltabschnitt 122, der den Verbindungszustand der Widerstandsleiter 120 schaltet, und einen Komparator 124, der eine Eingangsspannung Vin mit einer Spannung vergleicht, welche die Widerstandsleiter 120, die als eine Spannungsteilerschaltung dient, durch Abwärtsteilen einer Konstantspannung (in diesem Ausführungsbeispiel 5 V) als eine Vergleichsspannung Vref erzeugt.
Die sequentiell vergleichende A/D-Wandlerschaltung 102 führt einen Vergleich zu einer ersten Zeit in einem Zustand durch, in dem der Schaltabschnitt 122 den Verbindungszustand der Widerstandsleiter 120 derart einstellt, dass eine Spannung, die gleich eine Hälfte der vollen Skalenspannung ist, als eine Vergleichsspannung Vref(1) erzeugt wird. Wenn die Eingangsspannung Vin größer als die Vergleichsspannung Vref(1) ist, führt die sequentiell vergleichende A/D-Wandlerschaltung 102 einen Vergleich zu einer zweiten Zeit in einem Zustand durch, in dem der Schaltabschnitt 122 den Verbindungszustand der Widerstandsleiter 120 derart einstellt, dass ein Viertel der vollen Skalenspannung eine neue Vergleichsspannung Vref(2) wird. Andererseits führt, wenn die Eingangsspannung Vin kleiner als die Vergleichsspannung Vref(1) ist, die sequentiell vergleichende A/D-Wandlerschaltung 102 einen Vergleich zu einer zweiten Zeit in einem Zustand durch, in dem der Schaltungsabschnitt 122 den Verbindungszustand der Widerstandsleiter 120 derart einstellt, dass die Summe der derzeitigen Vergleichsspannung Vref(1) und einem Viertel der vollen Skalenspannung eine neue Vergleichsspannung Vref(2) wird.
Danach führt, wenn die Eingangsspannung Vin größer als eine Vergleichsspannung Vref(k) in einem Vergleich zu einer k-ten Zeit ist, die sequentiell vergleichende A/D-Wandlerschaltung 102 einen Vergleich zu einer (k + 1)-ten Zeit in einem Zustand durch, in dem der Schaltabschnitt 122 den Verbindungszustand der Widerstandsleiter 120 derart einstellt, dass die Summe einer vorhergehenden Vergleichsspannung Vref(k – 1) und einem 1/2^k+1 der vollen Skalenspannung eine neue Vergleichsspannung Vref(k + 1) wird. Andererseits führt, wenn die Eingangsspannung Vin kleiner als die Vergleichsspannung Vref(k) im Vergleich zu einer k-ten Zeit ist, die sequentiell vergleichende A/D-Wandlerschaltung 102 einen Vergleich zu einer (k + 1)-ten Zeit in einem Zustand durch, in dem der Schaltabschnitt 122 den Verbindungszustand der Widerstandsleiter 120 derart einstellt, dass die Summe der derzeitigen Vergleichsspannung Vref(k) und einer 112^k+1 der vollen Skalenspannung eine neue Vergleichsspannung Vref(k + 1) wird.
Ein A/D-gewandeltes Signal der Eingangsspannung Vin wird aus dem Verbindungszustand des Leiterwiderstands 120 (von Öffnungs- und Schließzuständen von Schaltern des Schaltabschnitts 122) in einem nächsten Vergleich bestimmt. Demgemäß muss die sequentiell vergleichende A/D-Wandlerschaltung 102 den Vergleichsvorgang um die Anzahl von Zeiten wiederholen, die gleich der Anzahl von Bits ist, die das A/D-gewandelte Signal bilden. In dieser sequentiell vergleichenden A/D-Wandlerschaltung 102 ist eine Vergleichszeit für einen Vergleichsvorgang gleich der Summe einer Zeit, die notwendig ist, um den Schaltabschnitt 122 einzustellen, und einer Zeit, die notwendig ist, dass sich das Ausgangssignal des Komparators 124 stabilisiert, nachdem sich die Vergleichsspannung, die an den Komparator 124 angelegt ist, ändert. Demgemäß muss die Länge der Abtastdauer (der Zeitdauer, die notwendig ist, um ein einziges A/D-Wandlerverfahren durchzuführen) größer als die Vergleichszeit multipliziert mit der Anzahl von Vergleichsvorgängen eingestellt werden, die während eines einzigen A/D-Wandlerverfahrens durchgeführt werden.
Wie es in 6B gezeigt ist, beinhaltet die parallele A/D-Wandlerschaltung 103 einen Spannungsteilerabschnitt 130, der Vergleichsspannungen durch gleichmäßiges Teilen der vollen Skalenspannung in n = 2^m Teile erzeugt, und einen Vergleichsabschnitt 132, der n Komparatoren CM1 bis CMn zum einzelnen Vergleichen der Eingangsspannung Vin mit den Vergleichsspannungen aufweist, wenn es notwendig ist, die Eingangsspannung Vin zu einem digitalen Signal mit m Bit A/D zu wandeln.
Ein A/D-gewandeltes Signal der Eingangsspannung Vin wird aus den Ausgangszuständen (hoch oder niedrig) der Komparatoren CM1 bis CMn bestimmt. Demgemäß kann die Länge der Abtastdauer (die Zeitdauer, die erforderlich ist, um ein einziges A/D-Wandlerverfahren durchzuführen) in der parallelen A/D-Wandlerschaltung 103 so klein wie die Zeit eingestellt werden, die notwendig ist, dass sich die Ausgangssignale der Komparatoren CM1 bis CMn stabilisieren, nachdem sich die Vergleichsspannung, die an diese Komparatoren angelegt ist, ändert. Daher ist der parallele A/D-Wandler 103 im Stande, die A/D-Wandlung mit einer hohen Geschwindigkeit durchzuführen.
Wie es aus der vorhergehenden Erklärung deutlich ist, weist jede der doppelt integrierenden A/D-Wandlerschaltung 101, der sequentiell vergleichenden A/D-Wandlerschaltung 102 und der parallelen A/D-Wandlerschaltung 103 mindestens einen Komparator auf, an dem an einem Eingangsanschluss von ihm die Eingangsspannung Vin angelegt wird. Während eines Tests bezüglich derartigen A/D-Wandlern ist es notwendig, zu bestätigen, dass jede Vergleichsschaltung für den gesamten Bereich der Eingangsspannung Vin normal arbeitet.
Genauer gesagt ist es, wenn die A/D-Wandlerschaltung derart aufgebaut ist, dass sie ein digitales Signal mit m Bit als die A/D-gewandelte Eingangsspannung ausgibt, notwendig, ein Verfahren zu wiederholen, bei dem eine Spannung, die an die A/D-Wandlerschaltung als die Eingangsspannung Vin angelegt ist, stufenweise um einen Betrag geändert wird, der gleich 1/2^m der vollen Skala der Eingangsspannung Vin ist, und das digitale Signal mit m Bit, das aus der A/D-Wandlerschaltung ausgegeben wird, wird bezüglich dessen überprüft, ob es zu jener Zeit, zu der die an die A/D-Wandlerschaltung angelegte Spannung geändert wird, mit der an die A/D-Wandlerschaltung angelegten Spannung übereinstimmt.
Demgemäß erhöht sich die Anzahl von Spannungsstufen, die zu überprüfen sind, exponentiell mit der Erhöhung der Auflösung der A/D-Wandlerschaltung, das heißt mit der Erhöhung der Anzahl m (der Anzahl der Bits, die das A/D-gewandelte Signal ausbilden). Im Übrigen ist es, um die A/D-Wandlerschaltungen 101 bis 103 zu testen, notwendig, die an sie angelegte Spannung stufenweise mit einer Auflösung zu ändern, die höher als die kleinste der Auflösungen der A/D-Wandler 101 bis 103 ist. Demgemäß ist, um die A/D-Wandler 101 bis 103 zu testen, eine teure Bewertungsvorrichtung notwendig gewesen, die eine ziemlich hohe Genauigkeit aufweist. Weiterhin wird, da die Abtastzeit bei der doppelt integrierenden A/D-Wandlerschaltung 101 und der sequentiell vergleichenden A/D-Wandlerschaltung 102 lang eingestellt werden muss, eine Zeit, die notwendig ist, um den Test durchzuführen, äußerst lang, wenn sie eine hohe Auflösung aufweisen.
Der parallele A/D-Wandler 103, welcher mit einer hohen Geschwindigkeit arbeiten kann, weist ebenso darin ein Problem auf, dass, wenn die Anzahl von Bits, die das A/D-gewandelte Signal ausbilden, erhöht wird, zum Beispiel um eins erhöht wird, die Anzahl der Komparatoren, die darin enthalten sind, um das Doppelte erhöht werden muss, und demgemäß wird die gesamte Schaltungsskala von diesen weitestgehend verdoppelt. Dies macht es schwierig, dass der parallele A/D-Wandler eine hohe Auflösung aufweist.
Aus der DE 102 31 999 A1 ist eine Pulsverzögerungsschaltung entsprechend 1A der beiliegenden Zeichnung bekannt.
Die DE 103 18 184 A1 offenbart eine Ringverzögerungsschaltung mit einem variablen externen Testtakt.
KURZFASSUNG DER ERFINDUNG
Die vorliegende Erfindung schafft ein Verfahren zum Testen einer A/D-Wandlerschaltung, die eine Pulsverzögerungsschaltung, die durch eine Mehrzahl von Kaskaden geschalteten Verzögerungseinheiten gebildet ist, von denen jede ein Eingangspulssignal um eine Zeit verzögert, die von einem Wert einer Eingangsspannung abhängt, die A/D-zu-wandeln ist, und eine Codierschaltung beinhaltet, die derart aufgebaut ist, dass sie die Anzahl der Verzögerungseinheiten zählt, durch welche das Eingangspulssignal innerhalb einer vorbestimmten Messzeit gegangen ist, und ein digitales Signal, das die gezählte Anzahl darstellt, als ein A/D-gewandeltes digitales Signal der Eingangsspannung ausgibt, wobei das Verfahren die Schritte aufweist:
Einstellen der A/D-Wandlerschaltung in eine Testbetriebsart, in der die Messzeit als eine Testverwendungs-Abtastdauer eingestellt wird, die kürzer als eine Realverwendungs-Abtastdauer ist, die verwendet wird, wenn die A/D-Wandlerschaltung tatsächlich verwendet wird;
Anlegen des Eingangspulssignals an jeden von seriellen Verzögerungsblöcken, von denen jeder durch eine vorbestimmte Anzahl der Verzögerungseinheiten gebildet ist; und
Bestimmen von Gut und Böse der A/D-Wandlerschaltung auf der Grundlage von digitalen Signalen, die aus der Codierschaltung ausgegeben werden, die die Anzahl der Verzögerungseinheiten darstellen, durch welche das Eingangspulssignal innerhalb der Testverwendungs-Abtastdauer innerhalb von jedem der seriellen Verzögerungsblöcke gegangen ist.
Zur Erläuterung der vorliegenden Erfindung wird ein Verfahren, welches jedoch selbst nicht den Gegenstand der vorliegenden Erfindung bildet, beschrieben zum Testen einer A/D-Wandlerschaltung, die eine Ringverzögerungsschaltung, die durch eine Mehrzahl von Verzögerungseinheiten gebildet ist, die in einem Ring verbunden sind, von denen jede ein Eingangspulssignal um eine Zeit verzögert, die von einem Wert einer Eingangsspannung abhängt, die A/D-zu-wandeln ist, einen Zähler, der die Anzahl von Zeiten zählt, die das Eingangspulssignal innerhalb einer vorbestimmten Messzeit um die Ringverzögerungsschaltung geht, und eine Codierschaltung aufweist, die derart aufgebaut ist, dass sie eine Position des Eingangspulssignals innerhalb der Ringverzögerungsschaltung erfasst und ein digitales Signal, das die erfasste Position darstellt, als Bits niederwertigerer Ordnung eines A/D-gewandelten Signals der Eingangsspannung, und ein digitales Signal, das die Anzahl von Zeiten darstellt, die von dem Zähler gezählt werden, als Bits höherwertigerer Ordnung des A/D-gewandelten Signals ausgibt, wobei das Verfahren die Schritte aufweist:
Einstellen der A/D-Wandlerschaltung in eine Testbetriebsart, in der die Messzeit auf eine Testverwendungs-Abtastdauer eingestellt wird, die kürzer als eine Realverwendungs-Abtastdauer ist, die verwendet wird, wenn die A/D-Wandlerschaltung tatsächlich verwendet wird;
Anlegen des Eingangspulssignals an die Ringverzögerungsschaltung; und
Bestimmen von Gut und Böse der Ringverzögerungsschaltung auf der Grundlage eines digitalen Signals, das aus der Codierschaltung ausgegeben wird, das eine Position des Eingangspulssignals darstellt, nach einem Verstreichen der Testverwendungs-Abtastdauer innerhalb der Ringverzögerungsschaltung.
Zur Erläuterung der vorliegenden Erfindung wird ein Verfahren, welches jedoch selbst nicht den Gegenstand der vorliegenden Erfindung bildet, beschrieben zum Testen einer A/D-Wandlerschaltung, die eine Ringverzögerungsschaltung, die durch eine Mehrzahl von Verzögerungseinheiten gebildet ist, die in einem Ring verbunden sind, von denen jede ein Eingangspulssignal um eine Zeit verzögert, die von einem Wert einer Eingangsspannung abhängt, die A/D- zu wandeln ist, einen Zähler, der die Anzahl von Zeiten zählt, die das Eingangspulssignal innerhalb einer vorbestimmten Messzeit um die Ringverzögerungsschaltung geht, und eine Codierschaltung beinhaltet, die derart aufgebaut ist, dass sie eine Position des Eingangspulssignals innerhalb der Ringverzögerungsschaltung erfasst und ein digitales Signal, das die erfasste Position darstellt, als Bits niederwertigerer Ordnung eines A/D-gewandelten Signals der Eingangsspannung, und ein digitales Signal, das die Anzahl von Zeiten darstellt, die von dem Zähler gezählt werden, als Bits höherwertigerer Ordnung des A/D-gewandelten Signals ausgibt, wobei das Verfahren die Schritte aufweist:
Einstellen einer Flip-Flop-Schaltung, die die Codierschaltung bildet, und einer Flip-Flop-Schaltung, die den Zähler bildet, auf erwünschte Werte unter Verwendung eines Abtastpfads, der durch eine Reihe von den Flip-Flop-Schaltungen ausgebildet ist; und
Bestimmen von Gut und Böse des Zählers und der Codierschaltung auf der Grundlage von digitalen Signalen, die aus der Codierungsschaltung ausgegeben werden, die jeweilige Werte darstellen, die in den Flip-Flop-Schaltungen eingestellt werden.
Des Weiteren wird zur Erläuterung der vorliegenden Erfindung eine A/D-Wandlerschaltung, welche jedoch selbst nicht den Gegenstand der vorliegenden Erfindung bildet, beschrieben, die aufweist:
eine Pulsverzögerungsschaltung, die durch eine Mehrzahl von Kaskade geschalteten Verzögerungseinheiten gebildet ist, von denen jede ein Eingangspulssignal um eine Zeit verzögert, die von einem Wert einer Eingangsspannung abhängt, die A/D-zu-wandeln ist; und
eine Codierschaltung, die derart aufgebaut ist, dass sie die Anzahl der Verzögerungseinheiten zählt, durch welche das Eingangspulssignal innerhalb einer vorbestimmten Messzeit gegangen ist, und ein digitales Signal, das die gezählte Anzahl darstellt, als ein A/D-gewandeltes digitales Signal der Eingangsspannung ausgibt;
wobei die Verzögerungseinheiten in eine vorbestimmte Anzahl von seriellen Verzögerungsblöcken geteilt sind, die eine vorbestimmte Anzahl der Verzögerungseinheiten beinhalten, wobei jeder der Verzögerungsblöcke von einer mehreingängigen Verzögerungseinheit angeführt wird.
Ferner wird zur Erläuterung der vorliegenden Erfindung eine A/D-Wandlerschaltung, welche jedoch selbst nicht den Gegenstand der vorliegenden Erfindung bildet, beschrieben, die aufweist:
eine Ringverzögerungsschaltung, die durch eine Mehrzahl von Verzögerungseinheiten gebildet ist, die in einem Ring verbunden sind, von denen jede ein Eingangspulssignal um eine Zeit verzögert, die von einem Wert einer Eingangsspannung abhängt, die A/D-zu-wandeln ist;
einen Zähler, der die Anzahl von Zeiten zählt, zu denen das Eingangspulssignal innerhalb einer vorbestimmten Messzeit um die Ringverzögerungsschaltung geht;
eine Codierschaltung, die derart aufgebaut ist, dass sie eine Position des Eingangspulssignals innerhalb der Ringverzögerungsschaltung erfasst und ein digitales Signal, das die erfasste Position darstellt, als Bits niederwertigerer Ordnung eines A/D-gewandelten Signals der Eingangsspannung, und ein digitales Signal, das der Anzahl von Zeiten darstellt, die von dem Zähler innerhalb der Messzeit gezählt werden, als Bits höherwertigerer Ordnung des A/D-gewandelten Signals ausgibt; und
eine Testtaktschaltung, die derart aufgebaut ist, dass sie einen Testtakt als einen Ersatz des Eingangspulssignals dem Zähler zuführt.
Aufgabe der vorliegenden Erfindung ist es, eine hoch auflösende A/D-Wandlerschaltung in einer kurzen Zeit mit geringen Kosten zu testen.
Die Lösung der Aufgabe erfolgt durch die Merkmale des Anspruchs 1.
Lediglich das erste Ausführungsbeispiel nach 1B und dazu in Bezug genommene Teile betreffen den Gegenstand der vorliegenden Erfindung. Die übrigen Ausführungsbeispiele hingegen betreffen nicht den Gegenstand der vorliegenden Erfindung sondern dienen als Beispiel allein deren Erläuterung.
KURZE BESCHREIBUNG DER ZEICHNUNG
In der beiliegenden Zeichnung zeigt:
1A ein Diagramm, das eine Struktur einer A/D-Wandlerschaltung gemäß dem Stand der Technik zeigt;
1B ein Diagramm, das eine Struktur einer Pulsverzögerungsschaltung der A/D-Wandlerschaltung gemäß dem ersten Ausführungsbeispiel der Erfindung zeigt;
2A eine erläuternde Ansicht zum Erklären der Funktionsweise der A/D-Wandlerschaltung gemäß dem Stand der Technik;
2B eine erläuternde Ansicht zum Erläutern der Funktionsweise der A/D-Wandlerschaltung gemäß dem Stand der Technik;
3 ein Diagramm, das eine Struktur einer A/D-Wandlerschaltung gemäß einem zweiten Ausführungsbeispiel zeigt;
4 ein Diagramm, das eine Struktur einer A/D-Wandlerschaltung gemäß einem dritten Ausführungsbeispiel zeigt;
5 ein Diagramm, das eine Struktur einer herkömmlichen A/D-Wandlerschaltung zeigt; und
6A ein Diagramm, dass eine Struktur einer anderen herkömmlichen A/D-Wandlerschaltung zeigt.
6B ist ein Diagramm, das eine Struktur einer anderen herkömmlichen A/D-Wandlerschaltung zeigt.
BEVORZUGTE AUSFÜHRUNGSBEISPIELE DER ERFINDUNG
Erstes Ausführungsbeispiel
1A ist ein Diagramm, das eine Struktur einer A/D-Wandlerschaltung 1 gemäß einem ersten Ausführungsbeispiel der Erfindung zeigt.
Wie es in dieser Figur gezeigt ist, beinhaltet die A/D-Wandlerschaltung 1 eine Pulsverzögerungsschaltung 10, die durch in Kaskaden geschaltete M (= 2^p+q, wobei p und q positive Ganzzahlen sind) Verzögerungseinheiten DU gebildet ist, von welchen jede zum Verzögern eines Eingangspulses Pin um eine vorbestimmte Verzögerungszeit ist, und einen Signalspeicher/Codierer 12 zum Erfassen (Verriegeln) einer Position des Eingangspulses Pin innerhalb der Pulsverzögerungsschaltung 10 synchron zu dem Ansteigen eines Abtasttakts CKS und zum Wandeln der erfassten Position zu einem digitalen Signal DT, das durch eine vorbestimmte Anzahl von Bits ausgebildet ist, welche darstellt, welche Nummer der Verzögerungseinheit DU der Eingangspuls Pin erreicht hat.
Wie es in 1B gezeigt ist, ist die Pulsverzögerungsschaltung 10, die durch die Verzögerungseinheiten DU gebildet ist, welche eine Gatterschaltung, wie zum Beispiel ein Inverter, sein können, derart aufgebaut, dass die Verzögerungseinheit DU der (i × 2^p + 1)-te Stufe (i = 1, 2, ..., N – 1; N = 2^q) als eine zweieingängige ODER-Schaltung dient, die ein Ausgangssignal der vorhergehenden Verzögerungseinheit DU und den Eingangspuls Pin empfängt, und die anderen Verzögerungseinheiten DU als eine eineingängige Pufferschaltung dienen.
In 1A und 1B stellen die Zahlen in Klammern die Nummern dar, die den Verzögerungseinheiten DU zugewiesen sind. Hierbei sind die Gruppen, von denen jede die aufeinanderfolgenden 2^p Verzögerungseinheiten DU beinhalten, die von der Verzögerungseinheit DU(1) der ersten Stufe oder der Verzögerungseinheit DU(i × 2^p + 1) der (i × 2^p + 1)-ten Stufe angeführt werden, als Verzögerungsblöcke B_i (i = 0 bis N – 1) bezeichnet.
An jede Verzögerungseinheit DU wird eine Eingangsspannung Vin als eine Ansteuerspannung angelegt, um durch ein Puffer 14 A/D-gewandelt zu werden. Die Verzögerungszeit von jeder Verzögerungseinheit DU hängt von dem Wert der Eingangsspannung Vin ab. Demgemäß ist die Anzahl der Verzögerungseinheiten DU, durch welche der Eingangspuls Pin innerhalb einer Zyklusdauer des Abtasttakts CKS geht, oder die Abtastdauer TS proportional zu dem Wert der Eingangsspannung.
Der Eingangspuls Pin wird lediglich der Verzögerungseinheit DU(1) der ersten Stufe zugeführt und der Abtasttakt CKS wird dem Signalspeicher/Codierer 12 nach einem Verstreichen der Abtastdauer TS von der Zeit eines Zuführens des Eingangspulses Pin zu der Verzögerungseinheit DU(1) der ersten Stufe zugeführt. Folglich wird ein digitales Signal DT, das den Wert der Eingangsspannung Vin darstellt, aus dem Signalspeicher/Codierer 12 ausgegeben.
2A zeigt zeitliche Änderungen der Ausgangsspannungen der Verzögerungseinheiten DU, wenn der Eingangspuls Pin innerhalb der Pulsverzögerungsschaltung 10 läuft, für einen Fall, in dem die Eingangsspannung Vin hoch ist, und für einen Fall, in dem die Eingangsspannung Vin niedrig ist. 2B zeigt zeitliche Änderungen der Ausgangsspannungen der Verzögerungseinheiten DU, wenn der Eingangspuls Pin innerhalb der Pulsverzögerungsschaltung 10 geht, für einen Fall, in dem die Abtastdauer kurz ist, und für einen Fall, in dem die Abtastdauer lang ist.
Wie es aus 2A zu sehen ist, erhöht sich, wenn die Abtastdauer TS konstant ist, wenn sich die Eingangsspannung Vin erhöht, die Anzahl der Verzögerungseinheiten DU, durch welche der Eingangspuls Pin innerhalb einer Abtastdauer TS geht, da die Verzögerungszeit jeder Verzögerungseinheit DU kürzer wird. Andererseits verringert sich, da sich die Eingangsspannung Vin verringert, die Anzahl der Verzögerungseinheiten DU, durch welche der Eingangspuls Pin innerhalb einer Abtastdauer TS geht, da die Verzögerungszeit jeder Verzögerungseinheit DU länger wird.
Daher wird, wenn die Abtastdauer TS konstant ist, das Ausgangssignal (digitales Signal DT) des Signalspeichers/Codierers 12 ein A/D-gewandeltes Signal, das sich abhängig von dem Wert der Eingangsspannung Vin ändert.
Wie es aus 2B zu sehen ist, verringert sich auch dann, wenn sich der Wert der Eingangsspannung Vin nicht ändert und sich demgemäß die Verzögerungszeit jeder Verzögerungseinheit DU nicht ändert, wenn die Abtastdauer TS verkürzt ist, die Anzahl der Verzögerungseinheiten DU, durch welche der Eingangspuls Pin innerhalb der Abtastdauer TS geht. Andererseits erhöht sich, wenn die Abtastdauer TS verlängert wird, die Anzahl der Verzögerungseinheiten DU, durch welche der Eingangspuls Pin innerhalb der Abtastdauer TS geht.
Wie es sich aus der vorhergehenden Erläuterung versteht, erhöhen sich, wenn die Abtastdauer TS verlängert wird, die Anzahl von Bits (die Anzahl von Spannungsstufen), die das digitale Signal DT bilden, die aus dem Signalspeicher/Codierer 12 ausgegeben wird, und demgemäß wird die Auflösung des digitalen Signals DT verbessert.
Als Nächstes wird das Verfahren eines Testens der A/D-Wandlerschaltung 1 erläutert. Hierbei wird die Abtastdauer, die für eine tatsächliche Verwendung eingestellt wird, als eine Realverwendungs-Abtastdauer TSr bezeichnet und wird eine Betriebsart, in der die A/D-Wandlerschaltung 1 mit dieser Realverwendungs-Abtastdauer TSr arbeitet, als eine Realbetriebsart bezeichnet. Weiterhin wird die Abtastdauer, die für Testzwecke eingestellt wird, als Testverwendungs-Abtastdauer TSt bezeichnet und wird eine Betriebsart, in der die A/D-Wandlerschaltung 1 mit dieser Testverwendungs-Abtastdauer TSt arbeitet, als eine Testbetriebsart bezeichnet.
Wenn die Schwellwertspannung (eine Eingangsspannung, die notwendig ist, um den Ausgangsspannungspegel zu invertieren) jeder Verzögerungseinheit DU Vth ist, ist die Verzögerungszeit Td der Verzögerungseinheit DU durch die folgende Gleichung (1) gegeben
wobei A und α (= 1,4 bis 1,8) Konstanten sind, die von einem verwendeten Halbleiterverfahren abhängen.
Wie es aus der Gleichung (1) ersichtlich ist, wird die Verzögerungszeit TD verringert, wenn sich die Eingangsspannung Vin erhöht. Wenn die Messzeit (Abtastdauer Ts (= 1/fs)) ist, ist das A/D-gewandelte digitale Signal DT, das die Anzahl der Verzögerungseinheiten darstellt, durch welche das Eingangspulssignal innerhalb der Messzeit gegangen ist, durch die folgende Gleichung (2) gegeben. DT = TS / Td = TS·(Vin – Vth) / A·Vin (2)
Wie es aus der Gleichung (2) ersichtlich ist, erhöht sich der Wert des digitalen Signals DT, wenn sich die Messzeit TS erhöht. Das heißt, wenn die Messzeit TS erhöht wird, kann, da die gleiche Eingangsspannung Vin durch die erhöhte Anzahl von Spannungsstufen dargestellt ist, die Auflösung der A/D-Wandlung verbessert werden.
Demgemäß kann, wenn die Messzeit bei einer Testverwendungs-Abtastdauer kürzer als eine Realverwendungs-Abtastdauer eingestellt wird, die verwendet wird, wenn die A/D-Wandlerschaltung tatsächlich verwendet wird, obgleich die Auflösung der A/D-Wandlung verringert wird, die A/D-Wandlerschaltung die A/D-Wandlung normal durchführen.
Die Realverwendungs-Abtastdauer TSr kann auf eine Zeit eingestellt werden, die notwendig ist, dass der Eingangspuls Pin durch alle der Verzögerungseinheiten DU läuft, die die Pulsverzögerungsschaltung 10 bilden, wenn die Eingangsspannung Vin innerhalb eines vorbestimmten Spannungsbereichs ihr Maximum annimmt. Die Testverwendungs-Abtastdauer TSt kann auf eine Zeit eingestellt werden, die notwendig ist, dass der Eingangspuls Pin durch alle der Verzögerungseinheiten DU (2^p Verzögerungseinheiten) geht, die einen Verzögerungsblock bilden, wenn die Eingangsspannung Vin innerhalb des vorbestimmten Spannungsbereichs ihr Maximum annimmt.
In der Testbetriebsart wird eine Testspannung, die von einer Bewertungsvorrichtung erzeugt wird, durch den Puffer 15 in einem derartigen Zustand als die Eingangsspannung Vin an die Verzögerungsschaltung 10 angelegt, dass der Eingangspuls Pin nicht nur an die Verzögerungseinheit DU(1) der ersten Stufe angelegt wird, sondern ebenso an alle der Verzögerungseinheiten DU(i × 2^p + 1) mit zwei Eingängen.
Das digitale Signal DT, das aus dem Signalspeicher/Codierer 12 zu diesem Zeitpunkt ausgegeben wird, wird in N digitale Signale geteilt, von denen jedes p Bits beinhaltet, die N Verzögerungsblöcken Bi entsprechen, von denen jeder 2^p Verzögerungseinheiten DU beinhaltet. Wenn alle der N digitalen Signale mit dem Wert der Testspannung übereinstimmen (oder alle der Werte der N digitalen Signale innerhalb eines bestimmten erwarteten Wertebereichs sind), wird es bestimmt, dass die A/D-Wandlerschaltung 1 für die derzeitige Testspannung normal arbeitet.
Dieses Verfahren wird für alle der 2^p Spannungsstufen wiederholt. Wie es zuvor erläutert worden ist, beinhaltet in diesem Ausführungsbeispiel die Pulsverzögerungsschaltung 10 eine bestimmte Anzahl der zweieingängigen Verzögerungseinheiten, die das Ausgangssignal der vorhergehenden Verzögerungseinheit und den Eingangspuls Pin aufnehmen, welche voneinander beabstandet sind, um dazwischen eine bestimmte Anzahl der eineingängigen Verzögerungseinheit zu beinhalten, die lediglich das Ausgangssignal der vorhergehenden Verzögerungseinheit empfängt.
In der Testbetriebsart arbeitet die A/D-Wandlerschaltung 11 mit der Testverwendungs-Abtastdauer TSr, die kürzer als die Realverwendungs-Abtastdauer TSr ist, in einem Zustand, in dem der Eingangspuls Pin nicht nur an die Verzögerungseinheit DU(1) der ersten Stufe angelegt wird, sondern gleichzeitig an alle der zweieingängigen Verzögerungseinheiten DU(i × 2^p + 1).
Die A/D-Wandlerschaltung 1 dieses Ausführungsbeispiels kann viel schneller als die herkömmlichen A/D-Wandlerschaltungen getestet werden, da alle der Verzögerungsblöcke B₀ bis B_N-1 zusammen mit dem Signalspeicher/Codierer 12 auf einmal getestet werden können.
Demgemäß kann, wenn die A/D-Wandlerschaltung 1 als ein Teil einer System-LSI realisiert ist, die Produktivität der System-LSI stark verbessert werden.
Im Übrigen ist es erforderlich, dass die Bewertungsvorrichtung im Stande ist, die Testspannung, die an die A/D-Wandlerschaltung 1 als die Eingangsspannung Vin angelegt wird, bei einer Auflösung geändert wird, die höher als die Auflösung des A/D-gewandelten Signals ist, das aus dem Signalspeicher/Codierer 12 ausgegeben wird. Wenn der Test der A/D-Wandlerschaltung 1 in eine Zustand durchgeführt wird, in dem die A/D-Wandlerschaltung 1 in die Realbetriebsart eingestellt ist, das heißt in einem Zustand, in dem die A/D-Wandlerschaltung 1 unter einem Zustand einer tatsächlichen Verwendung arbeitet, ist eine sehr teure Bewertungsvorrichtung erforderlich, die eine sehr hohe Auflösung aufweist, da die Anzahl von Bits des A/D-gewandelten digitalen Signals DT p + q ist, und demgemäß ist die Auflösung des A/D-gewandelten digitalen Signals DT so hoch wie 1/2^p+q.
In diesem Ausführungsbeispiel wird die A/D-Wandlerschaltung 1 in der Testbetriebsart getestet, in der die Anzahl von Bits des A/D-gewandelten digitalen Signals DT deshalb so klein wie 1/2^p ist. Demgemäß kann mit diesem Ausführungsbeispiel eine billige Bewertungsvorrichtung verwendet werden.
Es wird angenommen, dass die Pulsverzögerungsschaltung 10 durch 2²⁰ (ungefähr 1000000) Verzögerungseinheiten DU zum Wandeln der Eingangsspannung Vin in ein digitales Signal DT mit 20 Bit gebildet ist und jeder Verzögerungsblock Bi durch 2¹⁰ (ungefähr 1000) Verzögerungseinheiten DU (demgemäß ist p = q = 10) gebildet ist, und dass die Realverwendungs-Abtastdauer TSr 1 ms ist und die Testverwendungs-Abtastdauer TSt 1 μs ist.
In diesem Fall ist die Zeit, die notwendig ist, dass die A/D-Wandlerschaltung 1, die in der Testbetriebsart eingestellt ist, einen einzigen A/D-Wandlervorgang durchführt, 1/1000 (= TSt/TSr) von der ist, die in der Realbetriebsart eingestellt ist, und die Gesamtzahl der A/D-Wandlervorgänge, die während des Tests zu wiederholen ist, 2¹⁰ (gleich der Anzahl der Verzögerungsblöcke) ist, welches ungefähr 1/1000 von dem in dem Fall ist, in dem der A/D-Wandlervorgang für jede der 2²⁰ Spannungsstufen (gleich der Anzahl der Verzögerungseinheiten DU) durchgeführt wird. Demgemäß wird in diesem Fall die Zeit, die erforderlich ist, um die A/D-Wandlerschaltung 1 zu testen, auf 1/1000 × 1/1000 = 1/1000000 verringert.
Ebenso kann in diesem Fall, in dem der Test bezüglich der A/D-Wandlerschaltung 1 durchgeführt wird, die in der Testbetriebsart arbeitet, die Auflösung, die für die Bewertungsvorrichtung erforderlich ist, in der Größenordnung von 1 mV (1/2¹⁰ V) sein, welches 1000mal grober als in einem Fall ist, in dem der Test bezüglich der A/D-Wandlerschaltung 1 durchgeführt wird, die in der Realbetriebsart arbeitet, in der die Auflösung, die für die Bewertungsvorrichtung erforderlich ist, in der Größenordnung von 1 μV (1/2²⁰ V) sein muss.
Wenn die Testverwendungs-Abtastdauer Tst weiter verkürzt wird (zum Beispiel auf 1/10000 oder 1/100000 der Realverwendungs-Abtastdauer Tsr), kann die Auflösung der Bewertungsvorrichtung werter vergröbert werden, um die Testzeit weiter zu kürzen.
Zweites Ausführungsbeispiel
3 ist ein Diagramm, das eine Struktur einer A/D-Wandlerschaltung gemäß einem zweiten Ausführungsbeispiel zeigt. Wie es in dieser Figur gezeigt ist, beinhaltet die A/D-Wandlerschaltung eine Ringverzögerungsschaltung 30, die eine Ringverzögerungsleitung aufweist, die durch 2^a (wobei a eine Ganzzahl zwischen zum Beispiel 2 und 10 ist) Verzögerungseinheiten DU ausgebildet ist, die in einem Ring gekoppelt sind, durch welchen die Eingangsspannung Vin zirkulieren kann, und einen Signalspeicher/Codierer 32 zum Erfassen (Verriegeln) einer Position des Eingangspulses Pin innerhalb der Ringverzögerungsleitung 30 synchron zu dem Anstieg des Abtasttakts CKS und zum Wandeln der erfassten Position zu einem digitalen Signal DT mit a Bits, welche darstellt, in welcher Anzahl der Verzögerungseinheit DU der Eingangspuls Pin vorhanden ist.
Die Ringverzögerungsschaltung 30 weist eine derartige Struktur auf, dass die Verzögerungseinheit DU der ersten Stufe durch ein UND-Gatter gebildet ist, das zwei Eingangsanschlüsse aufweist, von denen einer als Triggeranschluss dient, und der andere von ihnen mit dem Ausgangsanschluss einer Verzögerungseinheit DU der letzten Stufe verbunden ist. An jede Verzögerungseinheit DU wird die Eingangsspannung Vin, die A/D-zu-wandeln ist, als eine Ansteuerspannung über ein Puffer 34 angelegt.
Die A/D-Wandlerschaltung 3 beinhaltet weiterhin einen Zähler 36 mit p Bit, eine ODER-Schaltung 35, die als eine Testtakt-Zufuhrschaltung dient, die dem Zähler 36 eines des Ausgangssignals (Zirkulationstakt) der Verzögerungseinheit DU der letzten Stufe der Ringverzögerungsschaltung 30 und eines Testtakts CKT zuführt, der von außen zugeführt wird, und eine Signalspeicherschaltung 38 zum Verriegeln des Zählwerts des Zählers 36 synchron zu dem Ansteigen des Taktsignals CKS.
Bei einer tatsächlichen Verwendung arbeitet die A/D-Wandlerschaltung 3 in einem derartigen Zustand, dass dem Zähler 36 der Zirkulationstakt von der Ringverzögerungsschaltung 30 als ein Betriebstakt zugeführt wird, um die Anzahl von Zeiten zu zählen, zu denen der Zirkulationstakt um die Ringverzögerungsleitung gegangen ist.
Weiterhin erzeugt die A/D-Wandlerschaltung 3 zu jeder Zeit, zu der der Abtasttakt CKS nach einem Verstreichen der Abtastdauer TS von der Zeit ansteigt, zu welcher der Eingangspuls Pin in die A/D-Wandlerschaltung 3 eingegeben worden ist, das digitale Signal DT mit (a + b) Bit, das durch a Bits niederwertigerer Ordnung, die aus dem Signalspeicher/Codierer 32 ausgegeben werden, die die Position des Eingangspulses Pin innerhalb der Ringverzögerungsschaltung 30 darstellen, und b Bits höherwertigerer Ordnung, die aus der Signalspeicherschaltung 38 ausgegeben werden, die die Anzahl von Zeiten darstellen, zu denen der Eingangspuls um den Ring gegangen ist.
Andererseits arbeitet, wenn an Stelle des Eingangspulses Pin der Testtakt CKT der A/D-Wandlerschaltung 3 zugeführt wird, der Zähler 36, um den Testtakt CKT unabhängig von dem Betrieb der Ringverzögerungsschaltung 30 zu zählen.
Als Nächstes wird das Verfahren eines Testens der A/D-Wandlerschaltung 3 beschrieben, die die zuvor beschriebene Struktur aufweist. Hierbei wird die Abtastdauer, die für eine tatsächliche Verwendung eingestellt wird, als eine Realverwendungs-Abtastdauer TSr bezeichnet und wird eine Betriebsart, in der die A/D-Wandlerschaltung 3 mit dieser Realverwendungs-Abtastdauer TSr arbeitet, als eine Realbetriebsart bezeichnet. Auf eine ähnliche Weise wird die Abtastdauer, die für Testzwecke eingestellt wird, als eine Testverwendungs-Abtastdauer TSt bezeichnet und wird eine Betriebsart, in der die A/D-Wandlerschaltung 3 mit dieser Testverwendungs-Abtastdauer TSt arbeitet, als eine Testbetriebsart bezeichnet.
Die Realverwendungs-Abtastdauer TSr kann auf eine Zeit eingestellt werden, die der Zähler benötigt, um zu seinem maximal zählbaren Wert aufwärts zu zählen, wenn die Eingangsspannung Vin innerhalb eines vorbestimmten Spannungsbereichs sein Maximum annimmt. Die Testverwendungs-Abtastdauer TSt kann auf eine Zeit eingestellt werden, die benötigt wird, dass der Eingangspuls Pin durch alle der Verzögerungseinheiten DU geht, die die Ringverzögerungsschaltung 30 bilden, das heißt eine Zeit für den Eingangspuls Pin, um um den Ring zu gehen, wenn die Eingangsspannung Vin ihr Maximum innerhalb des vorbestimmten Spannungsbereichs annimmt.
In der Testbetriebsart wird eine Testspannung, die von einer Bewertungsvorrichtung erzeugt wird, über das Puffer 34 als die Eingangsspannung Vin an die Ringverzögerungsschaltung 30 angelegt. Zu dieser Zeit wird der Eingangspuls Pin in die Verzögerungseinheit DU(1) der ersten Stufe eingegeben. Weiterhin wird der Abtasttakt CKS, der nach einem Verstreichen der Testverwendungs-Abtastdauer TSt von einer Zeit ansteigt, zu welcher der Eingangspuls Pin eingegeben worden ist, in den Signalspeicher/Codierer 32 eingegeben.
Wenn es sich ergibt, dass die niederen a Bit des Ausgangssignals der Signalspeicher/Codiererschaltung 32 mit dem Wert einer Testspannung übereinstimmen, die von der Bewertungsvorrichtung erzeugt wird (oder innerhalb eines vorbestimmten erwarteten Wertebereichs abhängig von dem Wert der Testspannung ist), wird es bestimmt, dass die A/D-Wandlerschaltung 3 für diese Testspannung normal arbeitet.
Dieses Verfahren wird für alle 2ⁿ Schritte der Testspannung erzeugt, die die niederen a Bit darstellen. Auf diese Weise werden die Funktionen der Ringverzögerungsschaltung 30 und der Signalspeicher/Codiererschaltung 32 überprüft.
Als Nächstes werden die Eingangsspannung Vin und der Eingangspuls Pin unterbrochen und wird statt dessen der Testtakt CKT über die ODER-Schaltung 35 auf eine derartige Weise in den Zähler 36 eingegeben, dass ein Taktpuls des Abtasttakts CKS zu jeder Zeit in die Signalspeicherschaltung 38 eingegeben wird, zu der ein Taktpuls des Testtakts CKT eingegeben wird, so dass der Zählwert des Zählers 36 für jeden Zählwert in die Signalspeicherschaltung 38 geladen wird.
Wenn die höheren b Bits des Ausgangssignals der Signalspeicherschaltung 38 mit der Anzahl der Taktpulse des Testtakts CKT übereinstimmen, der eingegeben worden ist, wird es bestimmt, dass die Zähler 36 und die Signalspeicherschaltung für diesen Wert normal arbeiten. Dieses Verfahren wird für alle der Zählwerte des Zählers 36 wiederholt (das heißt 2^b mal wiederholt).
Wie es zuvor erläutert worden ist, weist die A/D-Wandlerschaltung 3 dieses Ausführungsbeispiels einen derartigen Aufbau auf, dass die Anzahl der Verzögerungseinheiten DU, durch welche der Eingangspuls Pin innerhalb der Abtastdauer TS geht, durch die Kombination der Ringverzögerungsschaltung 30 und des Zählers 36 an Stelle der Pulsverzögerungsschaltung 10 gezählt wird, und der Zähler 36 kann bezüglich des Testtakts CKT arbeiten, der unabhängig von der Ringverzögerungsschaltung 30 von außerhalb zugeführt wird.
Demgemäß kann mit der A/D-Wandlerschaltung 3 dieses Ausführungsbeispiels der Test einfach durchgeführt werden und wird die Zuverlässigkeit des Tests verbessert.
Weiterhin kann mit dem zweiten Ausführungsbeispiel, das die Ringverzögerungsschaltung 30 verwendet, sowohl die Anzahl der Verzögerungseinheiten DU als auch die Zeit, die notwendig ist, um einen A/D-Wandelvorgang in der Testbetriebsart durchzuführen, verglichen mit dem ersten Ausführungsbeispiel bedeutsam verringert werden. Demgemäß kann die Zeit, die notwendig ist, um den Test durchzuführen, weiter verringert werden und kann ebenso eine billige Bewertungsvorrichtung, die eine verhältnismäßig niedrige Auflösung aufweist, verwendet werden, um die Kosten eines Durchführens des Tests zu verringern.
Um ein Beispiel zu geben, kann die Anzahl der Verzögerungseinheiten DU durch Erhöhen der Anzahl der Zählbits des Zählers 36 um 1 um die Hälfte verringert werden, wenn die Anzahl der Bits des digitalen Signals DT die gleiche wie bei dem ersten Ausführungsbeispiel ist.
Obgleich der Eingangspuls Pin lediglich in die Verzögerungseinheit DU der ersten Stufe in diesem Ausführungsbeispiel eingegeben wird, ist es möglich, dass einige der Verzögerungseinheiten DU von dem zweieingängigen Typ sind und der Eingangspuls Pin ebenso in die zweieingängigen Verzögerungseinheiten DU eingegeben werden.
Drittes Ausführungsbeispiel
4 ist ein Diagramm, das eine Struktur einer A/D-Wandlerschaltung 3a gemäß einem dritten Ausführungsbeispiel zeigt. Das dritte Ausführungsbeispiel unterscheidet sich in den Strukturen des Signalspeichers/Codierers 32, des Zählers 36 und der Signalspeicherschaltung 38 von dem zweiten Ausführungsbeispiel. Demgemäß richtet sich die folgende Erläuterung auf den Unterschied zwischen dem zweiten und dritten Ausführungsbeispiel.
In dem dritten Ausführungsbeispiel sind eine Flip-Flop-Schaltung des Signalspeichers/Codierers 32a zum Verriegeln des Ausgangssignals der Ringverzögerungsschaltung 30, eine Flip-Flop-Schaltung der Signalspeicherschaltung 38a zum Verriegeln des Ausgangssignals des Zählers 36a und eine Flip-Flop-Schaltung des Zählers 36a in Reihe geschaltet, um einen sogenannten ”Abtastpfad” auszubilden.
Dem Signalspeicher/Codierer 32a, der Signalspeicherschaltung 38a und dem Zähler 36a wird von außen ein Betriebsart-Bezeichnungssignal TN zugeführt. Wenn das Betriebsart-Bezeichnungssignal TN eine normale Betriebsart bezeichnet, arbeiten der Signalspeicher/Codierer 32a, die Signalspeicherschaltung 38a und der Zähler 36a auf eine ähnliche Weise wie bei dem zuvor beschriebenen zweiten Ausführungsbeispiel. Andererseits werden, wenn das Betriebsart-Bezeichnungssignal TN eine Testbetriebsart bezeichnet, die seriellen Bits in dem Abtastpfad (die Serie der Flip-Flop-Schaltungen) synchron zu dem Abtasttakt CKS um 1 verschoben. Demgemäß wird es durch Zuführen eines seriellen Eingangssignals SSi zu dem Abtastpfad möglich, jede der Flip-Flop-Schaltung auf einen erwünschten Wert einzustellen, und den Wert der Flip-Flop-Schaltung als ein serielles Ausgangssignal SS0 zu lesen.
Als Nächstes wird das Verfahren des Tests zum Bestimmen von Gut und Schlecht der A/D-Wandlerschaltung 3a erläutert, die die zuvor beschriebene Struktur aufweist. Zu Beginn werden die Flip-Flop-Schaltungen des Signalspeichers/Codierers 32a und der Signalspeicherschaltung 38a über den Abtastpfad auf irgendwelche Sollwerte eingestellt. Nachfolgend werden diese Sollwerte und das digitale Signal DT, das durch die Ausgangssignale des Signalspeichers/Codierers 32a und die Signalspeicherschaltung 38a ausgebildet wird, verglichen, um den Betrieb des Signalspeichers/Codierers 32a und der Signalspeicherschaltung 38a zu überprüfen.
Danach wird das gleiche Verfahren wie das des Tests in dem zweiten Ausführungsbeispiel durchgeführt. Wie es aus der vorhergehenden Erläuterung klar ist, kann, da der Signalspeicher/Codierer 32a und die Signalspeicherschaltung 38a getrennt von der Ringverzögerungsschaltung 30 und dem Zähler 36a durch das Vorsehen des Abtastpfads überprüft werden können, die Zuverlässigkeit des Tests weiter verbessert werden.
In diesem Ausführungsbeispiel wird der Abtastpfad zum Einstellen des Signalspeichers/Codierers 32 und der Signalspeicherschaltung 38a auf erwünschte Werte verwendet, jedoch kann er verwendet werden, um die verriegelten Werte der Ringverzögerungsschaltung 30 und des Zählers 36a zu lesen, oder kann als ein Ersatz für den Testtakt verwendet werden.
Es sollte angemerkt werden, dass zum Bestimmen von Gut und Böse einer kombinierten Schaltung, die den Zähler 36a bildet, es wirksam ist, den sogenannten Abtasttest durchzuführen, in dem die kombinierte Schaltung in einer realen Verwendung (realen Betriebsart) für eine Taktdauer laufen gelassen wird, nachdem sie durch den Abtastpfad auf einen bestimmten Wert eingestellt worden ist, und dann wird das Berechnungsergebnis (des Ausgangssignals der kombinierten Schaltung) über den Abtastpfad gelesen, um mit einem erwarteten Wert verglichen zu werden.
Das vorhergehend erläuterte bevorzugte erste Ausführungsbeispiel ist beispielhaft für die Erfindung der vorliegenden Anmeldung, welche durch den nachstehend angefügten Anspruch beschrieben wird. Es ist zu verstehen, dass Ausgestaltungen der bevorzugten Ausführungsbeispiele durchgeführt werden können, wie es für den Fachmann ersichtlich ist.