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Es
gibt viele Arten elektronischer Testausrüstung, deren Operation den
digitalen Erwerb einer Reihe von analogen Spannungswerten umfasst.
In manchen Fällen,
wie z. B. bei der Echtzeitdigitaloszillographie, ist eine Erwerbsaufzeichnung
für eine
große
Anzahl von aufeinander folgenden Abtastwerten erforderlich, die
in schneller Folge genommen werden. Diese Arten von Anwendungen
erfordern allgemein einen Hochgeschwindigkeits-ADC (ADC = Analog
to Digital Converter = Analog-zu-Digital-Wandler) und sind üblicherweise
sehr teuer zu implementieren. Es gibt andere Arten von verwandten
Anwendungen, wo bedeutend niedrigere Kosten erwünscht sind, was erreicht werden
kann, wenn bestimmte Verhaltensanforderungen gelockert werden können. Diese anderen
Anwendungen ziehen häufig
einen Vorteil aus einer erwarteten Periodizität, bei der sich das vorangehende
Verhalten des Signals wiederholt, und mit genügend Zeit kann eine vollständige Beschreibung
des Signals erzeugt werden, durch Abtasten unterschiedlicher Positionen
innerhalb dieses Verhaltens während
aufeinander folgender Instanzen des Verhaltens. Dies kann den Bedarf
nach einer dauerhaften Hochgeschwindigkeitsoperation von dem ADC
beseitigen. Einige digitale Oszilloskope arbeiten in diesem Modus.
Es gibt eine wiederum andere Abweichung von diesem letztgenannten
Modus, wo nicht erforderlich ist oder erwartet wird, dass das Signalverhalten
seinen genauen Signalverlauf während
den aufeinander folgenden Instanzen der Abtastung an unterschiedlichen
Positionen wiederholt. Zum Beispiel ist ein EDA (EDA = Eye Diagram
Analyzer = Augendiagrammanalysator) mehr interessiert an den Positionen
von Flanken, ihren Anstiegs- und Abfallzeiten und ihren ausgeübten Spannungspegeln zwischen Übergängen und
nicht an dem bestimmten Signalverlauf als eine Spannungshistorie über Zeit. EDAs
erwerben häufig
Daten für
eine große
Anzahl von Signalen gleichzeitig (z. B. für alle Signale in einem breiten
Bus). Es ist ökonomisch
unpraktisch, eine teure Datenerwerbstechnik zu verwenden, die für zwei oder
vier Kanäle
in einem digitalen Oszilloskop für
alle 64 oder 128 Kanäle
eines EDA berechtigt wäre.
Dementsprechend wurden für
solche Anwendungen verschiedene Möglichkeiten entwickelt, die Kosten
der Datenerwerbshardware pro Kanal zu verringern. Diese Techniken
basieren häufig
auf Kombinationen von Verzögerungselementen
und Schwellenkomparatoren, um Anzeigen zu erzeugen, dass eine bestimmte
Kombination von Signalparametern beobachtet wurde. Das Auftreten
(oder das Fehlen desselben) wird bemerkt, die Parameter werden verändert und
der Prozess wird fortgesetzt.
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Zum
Beispiel beschreibt die U.S.-Patentanmeldung S/N 10/629,269 mit
dem Titel IMPROVED EYE DIAGRAM ANALYZER CORRECTLY SAMPLES LOW dv/dt
VOLTAGES, eingereicht am 29. Juli 2003 von David D. Eskeldson und
Richard A. Nygaard JR. verschiedene Anordnungen von einstellbaren
Verzögerungselementen
und einstellbaren Schwellendetektoren, die relativ zu einem Zeitbezugspunkt
anzeigen (wie z. B. der Flanke eines Taktsignals), ob ein Signal
von Interesse innerhalb eines SUT (System Under Test; zu testendes
System) unterschiedliche Beziehungen zu den Schwellen an nah beabstandeten
Zeitpunkten aufwies, die ΔT
entfernt sind. Falls nicht, liefert diese negative Information (alleinstehend
jedenfalls) nicht viel Informationen darüber, wo das Signal war, aber
falls unterschiedliche Beziehungen vorhanden waren, dann ist innerhalb
bestimmter Zeit- und Spannungsauflösungen bekannt, dass das Signal
innerhalb einer Region war oder durch dieselbe verlaufen ist, beschrieben
durch die umfassten Schwellen und die Verzögerungen. Eine solche Erfassung
wird ein „HIT" bzw. „Treffer" genannt. Es ist üblich bei
einer Ordinate oder einer vertikalen Abmessung, Spannung darzustellen,
während
eine Abszisse oder horizontale Abmessung Zeit darstellt. In dem
Fall eines EDA, der um diese Arten von Detektoren gebaut ist, wird
die Region eine bestimmte Zeitlänge
im Ruhezustand gelassen, die Anzahl von Treffern wird in einer Datenstruktur
aufgezeichnet, deren Positionen den Werten entlang der Zeit- und
Spannungsachsen entsprechen, und dann wird die Region zu einer benachbarten
oder ausgewählten
Position in der (Zeit, Spannungs-) Ebene bewegt. Das Bewegen der
Region kann erreicht werden, entweder durch Wobbeln der Datenkanalverzögerung oder
Wobbeln der Taktkanalverzögerung.
Im Lauf der Zeit werden ausreichend Informationen angesammelt, um
ein Augendiagramm für
die Anzahl von Treffern aufzubauen, die an den verschiedenen Positionen
der Datenstruktur aufgezeichnet wurden. Das Augendiagramm ist als
ein Graph in der (Zeit-, Spannungs-) Ebene gezeichnet.
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Die
bekannten (Zeit-, Spannungs-) Erfassungsmechanismen, die beschrieben
sind in IMPROVED EYE DIAGRAM ANALYZER CORRECTLY SAMPLES LOW dv/dt
VOLTAGES, sind als ein Anfangspunkt von Interesse. Es wird nun eine äußerst abgekürzte Erörterung
dieser Techniken vorgelegt.
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Es
wird nun Bezug auf 1 genommen,
wo ein vereinfachtes Blockdiagramm 11 für eine gewobbelte Datenkanalverzögerungs-
(Zeit-, Spannungs-) Erfassungstechnik gezeigt ist, die in einem
EDA verwendbar ist. 2 ist
ein vereinfachtes Blockdiagramm 12 einer ähnlichen
gewobbelten Taktkanalverzögerungstechnik.
Es wird darauf hingewiesen, dass sie beide denselben Mechanismus
verwenden können,
um die Datenkanalspannung abzutasten. Bezug nehmend auf das Diagramm 47 kann
gesagt werden, dass das Signal von Interesse ein horizontales Leitungssegment
(A zu B) an der Spannung der Schwelle überkreuzt haben muss und deren
Länge die
Zeitdifferenz ΔT
ist (es wird ebenfalls verfolgt, wo ΔT beginnt).
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Insbesondere
wird darauf hingewiesen, dass in 1 eine
variable GEWOBBELTE DATENSIGNALVERZÖGERUNG 10 ein spannungsverglichenes
Datenkanalsignal 2 erzeugt, das um einen variablen Betrag
verzögert
wurde, gemäß dem Verzögerungsbetrag
in einem Zyklus von gewobbelten Verzögerungsbeträgen, der gegenwärtig wirksam
ist. Das Signal 2 wird an einen D- Eingang eines Latches 3(A) angelegt,
das durch ein Signal 1 getaktet wird, das, während es
durch einen konfigurierbaren Takttrimmverzögerungsmechanismus 9 verzögert wurde,
derart betrachtet werden kann, dass es der „SUT-Takt" ist. Das spannungsverglichene Datenkanalsignal 2 wird
ferner an den D-Eingang eines anderen Latches 4(B) angelegt,
das durch eine etwas verzögerte (durch
dt DELAY) Version des Taktsignals 1 getaktet wird. Die
Vorstellung ist, dass, wenn das SUT-Datensignal für diesen
Kanal durch die Vergleichsschwelle zu einer Zeit passiert ist, die
der aktuellen WOBBEL-Datensignalverzögerung entspricht, dann die zwei
Latches 3 und 4 unterschiedliche Werte erfassen,
wobei dieser Zustand durch das XOR-Gatter 6 erfasst wird
und verwendet wird, um einen TREFFERANZAHLZÄHLER 7 zu implementieren.
Dieser Mechanismus wird ein ÜBERGANGSDETEKTOR
(8) genannt und gibt an, dass ein TREFFER auftritt, wenn
das SUT-Datensignal die Spannung überkreuzt, beschrieben durch
das horizontale Leitungssegment A zu B (während ΔT).
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In 2 ist ein Blockdiagramm 12 der
gewobbelten Taktkanalverzögerungstechnik
gezeigt, die, wie aus der Figur offensichtlich wird, denselben ÜBERGANGSDETEKTOR
(8) aufweist. Tatsächlich sind
die Blockdiagramme 11 und 12 scheinbar identisch,
obwohl sie auf unterschiedliche Weise arbeiten. Was vorangehend
eine Takttrimmverzögerung 9 in 1 war, wird nun als die
GEWOBBELTE TAKTVERZÖGERUNG 13 in 2 betrieben, und was die GEWOBBELTE
DATENSIGNALVERZÖGERUNG 10 in 1 war, wird nun als DATENSIGNALDE SKEW-VERZÖGERUNG 14 betrieben.
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Bei
beiden Techniken aus 1 und 2 bleibt der Verlass auf
das Erfassen eines Übergangs
durch eine bestimmte Schwelle, um über einen Signalwert zur Zeit
der Abtastung zu entscheiden, offen für einen Ausfall, um einen HIT
zu erfassen, wenn die Signalspannung nicht aggressiv zur Zeit der
Abtastung übergeht.
Der grundlegende Spannungsabtastmechanismus basiert gewisserweise
auf dem Rauschen in dem Signal und der Ungewissheit bei dem Komparator,
HITs ent lang den oberen (ausgeübt/nichtausgeübt) und
den Basislinien- (nichtausgeübt/ausgeübt) Signalwerten
zu verursachen. Ein vollständig sauberes
rauschfreies Signal ohne dv/dt zwischen seinem Anstieg und Abfall,
kombiniert mit einem idealen Komparator, würde keine HITs erzeugen, außer während dem
Anstieg und Abfall. So besteht die Situation, in der, wenn die Signale
des SUT tatsächlich relativ
gut sind und die Messhardware ebenfalls tatsächlich relativ gut ist, das
Augendiagramm sich entfernt, außer
an den Übergängen; scheinbar
ist das Bessere schlechter! Bislang ist keine Ausrüstung angemessen
gut, aber der Ausdruck „besser
ist schlechter" ist
eine nachteilhafte Situation, die die Verbesserungen begründet, die
in Verbindung mit 3 und 4 beschrieben sind.
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Es
wird nun Bezug auf 3 genommen,
in der ein vereinfachtes Blockdiagramm 16 einer Verbesserung
an dem oben beschriebenen ÜBERGANGSDETEKTOR 8 gezeigt
ist, der ein niedriges dv/dt toleriert. Es umfasst die Verwendung
eines zweiten Schwellenvergleichs und erzeugt ein Ergebnis, das
als die OR-Operation des Überkreuzens
des oben beschriebenen horizontalen Leitungssegments (A zu B) mit
dem Zustand beschrieben werden könnte,
dass das Signal in einem vertikalen Leitungssegment (A zu C) abgefallen
ist oder dasselbe überkreuzt
hat, angeordnet an einem Ende des horizontalen Leitungssegments.
Diese Leitungssegmente sind in dem Diagramm 48 gezeigt.
In 3 ist die gezeigte
Architektur für
eine gewobbelte Datenkanalverzögerung.
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Ein
konditioniertes SUT-Datenkanalsignal 17 wird an einen KOMPARATOR 19 angelegt,
der ferner eine DATENSCHWELLEN-Spannung 20 empfängt. Das
logische Ausgangssignal aus dem KOMPARATOR 19 wird durch
eine einstellbare VERZÖGERUNG 23 (der
GEWOBBELTE Teil dieser Architektur entsteht aus dem Verändern der
einstellbaren Verzögerung)
an die D-Eingänge
der Latches 27 (A) und 35 (B) angelegt. (Es wird
darauf hingewiesen, dass die verschiedenen einstellbaren Verzöge rungselemente, die
gezeigt sind, abgegriffene Sequenzen von Puffern in Reihe sein können.)
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Ein
konditioniertes SUT-Signal CLOCK IN (Takt ein) 29 wird
an einen anderen KOMPARATOR 30 angelegt, der eine Spannung
CLOCK THRESHOLD (Taktschwelle) 31 empfängt. Der logische Ausgang des
Komparators 30 wird durch eine CLOCK TRIM DELAY (Takttrimmverzögerung) 32 (die üblicherweise
eingestellt und dann gelassen wird) als ein Taktgebungssignal 33 an
das LATCH 27 angelegt, und über eine 34 (Verzögerung)
an das Latch 35. Die Verzögerung 34 entspricht
der dt-Verzögerung
5 aus 1 und 2, und die zwei Latches 27 und 35 aus 3 den Latches 3 bzw. 4 (für entweder 1 und 2). Das XOR-Gatter 38 aus 3 dient zu demselben Zweck
wie das XOR-Gatter 6 aus 1 und 2, und bis zu diesem Punkt
wurde weitgehend die gleiche grundlegende Struktur beschrieben wie die
des TRANSITION DETECTOR (Übergangsdetektors) 8 aus 1 und 2. Das heißt, wenn das Signal DATA IN
(Dateneingangssignal) 17 einen Übergang durch die Schwelle 20 während einer
Zeitperiode erfährt,
belegt durch die Verzögerung 34,
wie durch Verzögerung 23 lokalisiert
ist, dann weisen die zwei Latches 27 und 35 unterschiedliche
Werte auf und das ausgeübte
Ausgangssignal aus dem XOR-Gatter 38 verläuft durch
das OR-Gatter 39, um das Latch 40 einzustellen
und einen Signal-Treffer 41 zu erzeugen, der dann auf verschiedene
Weisen durch den Abgleich des EDA verwendet wird und hier nicht
berücksichtigt
werden muss.
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Es
wird nun darauf hingewiesen, dass das Signal DATA IN 17 ferner
an einen zweiten Komparator 18 angelegt wird, dessen Schwelle 22 sich
von der Datenschwelle 20 um einen Betrag unterscheidet,
eingestellt durch eine Versatzspannung 21. Das logische
Ausgangssignal aus dem Komparator 18 wird durch die Verzögerung 24 (die
vorzugsweise die Verzögerung 23 verfolgt,
vorausgesetzt, dass sie versetzt werden kann, um einen Kanal-zu-Kanal-Versatz zu
kompensieren) als das Signal 26 an dem D-Eingang des Latches 28 (C)
angelegt, das durch das Signal 33 getaktet wird. Ein Moment Überlegung wird bestätigen, dass,
wenn das Signal DATA IN 17 zu der Zeit, die durch die Verzögerung 32 lokalisiert
wird (d. h. getaktet durch das Signal 33), von einem Wert
ist, der innerhalb der (signierten) Versatzspannung 21 von
der Datenschwelle 20 ist, dann die zwei Latches 28 und 27 unterschiedliche
Werte aufweisen, nachdem sie durch das Signal 33 getaktet
wurden. Als ein bestimmtes Beispiel, wenn der Versatzwert 21 positiv ist,
wird das Latch 27 eingestellt und das Latch 28 wird
nicht eingestellt. Die zugrundeliegende Implikation, die daraus
gezogen werden kann, ist, dass der Pegel (Spannungswert der Abtastzeit)
des SUT-Datensignals von Interesse in der Nähe des (innerhalb des Versatzwerts 21)
des Werts der Datenschwelle 20 ist. Andererseits, wenn
der SUT-Datensignalpegel sicher auf einer Seite der Datenschwelle 20 ist,
um einen Betrag, der den Versatz 21 überschreitet, dann sind beide
Latches 27 und 28 eingestellt, während in dem
anderen Fall (Spannungspegel auf der „anderen Seite") keines der Latches
eingestellt ist. In jedem Fall sind sie (27, 28)
beide gleich, nachdem sie durch das Signal 33 getaktet
wurden. Wie jedoch erwähnt wurde,
sind in dem Fall von Interesse (der ein Treffer ist) die Latches
unterschiedlich, und das XOR-Gatter 37 erfasst
dies und ein OR-Gatter 39 verbindet diese Treffer-Anzeige
mit dem Ausgangssignal des XOR-Gatters 38. Das zusammengeführte Ergebnis wird
an den Latch 40 angelegt, von wo an wie üblich fortgefahren
wird, außer
dass es nun möglich
ist, Treffer zu erfassen, die dem Übergangsdetektor 8 aus 1 und 2 möglicherweise
entgangen sind. Dieser verbesserte Mechanismus wird TRANSITION/RANGE
DETECTOR (Übergangs-/Bereichsdetektor)
genannt und erfasst einen Treffer, wenn entweder das SUT-Datensignal
die Spannung überkreuzt,
beschrieben durch das horizontale Leitungssegment A bis B (während ΔT), oder
wenn das SUT-Signal innerhalb des Spannungsbereichs A bis C am Start
von ΔT liegt,
oder vielleicht (und was entsprechend ist, aber eine etwas unterschiedliche Schaltungsanordnung
erfordert) innerhalb des Spannungsbereichs B zu C an dem Ende von ΔT liegt.
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Abschließend wird
auf die optionale Verzögerung 36 hingewiesen.
Wenn keine solche Verzögerung 36 vorliegt,
dann erfasst das Latch 40 die Ergebnisse für einen
Zyklus von CLOCK IN 31, der ein Zyklus weiter fortgeschritten
ist als der vorliegende Zyklus. Bei einem Pipelinesystem ist dies
kein großer Mangel,
da später
sowieso eine Ausrichtung durch Pipelineverzögerungen erfolgt. Wenn die
Verzögerung
vorhanden ist und ausgewählt
ist, um mehr als die Verzögerung 34 und
weniger als ein Taktzyklus zu sein, dann werden die „neuesten" Ergebnisse in den Latch 41 getaktet.
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Eine
kurze Bezugnahme auf 4 ergibt
ein vereinfachtes Blockdiagramm 45, das so ähnlich zu dem
Blockdiagramm 16 aus 3 ist,
wie 2 ähnlich zu 1 ist. Die Operation der
Schaltung ist im Wesentlichen dieselbe, wie für 3 beschrieben wurde, außer dass
die Verzögerungen 43 und 44 eine
Trimmverzögerung
erzeugen, die die zeitliche Verschiebung der Datenkanäle aufhebt,
und die Verzögerung 42 wirkt
als eine gewobbelte Taktverzögerung.
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Es
ist nicht unbedingt so, dass die oben beschriebenen Systeme nicht
funktionieren – sie
tun es. Aber es gibt andere Umstände,
in denen eine umfassendere Anzeige, die nicht so einfach ist wie „es war vorhanden" oder „es war
nicht vorhanden" für diese Zwecke
wünschenswert
wäre. Zum
Beispiel: „Ist
es durch die gesamte Region verlaufen, und wenn ja, in welcher Richtung?" Es könnte sogar
bevorzugt werden, dass die Region etwas anderes umfasst als ein Leitungssegment
oder zwei Leitungssegmente. Aber andererseits wird betrachtet, dass
egal wie die Erfassungsschaltungsanordnung vergrößert wird, dies für alle 64
oder 128 Kanäle
erforderlich ist, was ein hoher Anreiz für Techniken ist, die große Informationsbeträge für relativ
wenig zusätzliche
Hardware zurücksenden.
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Es
ist die Aufgabe der vorliegenden Erfindung, ein Verfahren zum Charakterisieren
des Verhaltens eines Arbeitssig nals während eines Zeitintervalls
mit verbesserten Charakteristika zu schaffen.
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Diese
Aufgabe wird durch ein Verfahren gemäß Anspruch 1 gelöst.
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Eine
informativere Beschreibung des Verhaltens eines Signals in der Nähe einer
Zeit relativ zu einem Übergang
in einem Takt und mit einer Spannung von Interesse kann erzeugt
werden, durch Definieren einer Region in der (Zeit-, Spannungs-)
Ebene, die eine geschlossene geradseitige Figur ist, deren Scheitelpunkte
durch Schwellenüberkreuzungen identifiziert
sind, versetzt um die Spannung von Interesse und getaktet durch
die Zeitverzögerungen,
versetzt von der Taktzeit von Interesse. Ein erster Satz von Latches,
die durch die Zeitverzögerung
getaktet werden, akkumuliert den Zustand des Verhaltens des Signals
relativ zu den Schwellenspannungen, wenn es auftritt, und ihre Inhalte
werden nachfolgend zu einem zweiten Satz von Latches am Beginn eines
neuen Taktzyklus übertragen,
wodurch ermöglicht
wird, dass eine neue Akkumulation beginnt, und ebenfalls ermöglicht wird,
dass eine Erfassungslogikschaltung an einer vereinigten und vollständigen Sammlung von
Indikatoren wirksam ist, was die soeben zusammengefasste Beschreibung
ergibt. Die Erfassungslogikschaltung, die eine kombinatorische Logik
oder eine Nachschlagtabelle sein kann, antwortet auf die Kombinationen
von zwischengespeicherten Anzeigen, um ein Signal zu erzeugen, das
dieser Beschreibung entspricht. Die geschlossene Figur muss kein Rechteck
sein, und ihre Verwendung muss nicht auf das Herausfinden der bestimmten
Weise beschränkt sein,
auf die ein Signal dessen Inneres überquert hat, sondern kann
ferner als eine Anzeige dienen, dass ein Signal in eine Region eingetreten
ist, in die es nicht eingetreten sein sollte, z. B. als ein Augenverletzungsdetektor.
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Bevorzugte
Ausführungsbeispiele
der vorliegenden Erfindung werden nachfolgend Bezug nehmend auf
die beiliegenden Zeichnungen näher
erläutert.
Es zeigen
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1 ein
vereinfachtes Blockdiagramm eines bekannten Übergangsdetektors für einen
Augendiagrammanalysator, der eine überstrichene Datenkanalverzögerung verwendet;
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2 ein
vereinfachtes Blockdiagramm eines bekannten Übergangsdetektors für einen
Augendiagrammanalysator, der eine überstrichene bzw. gewobbelte
Taktkanalverzögerung
verwendet;
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3 ein
vereinfachtes Blockdiagramm eines bekannten Übergangs-/Bereichsdetektors
für einen
Augendiagrammanalysator, der eine überstrichene Datenkanalverzögerung verwendet;
-
4 ein
vereinfachtes Blockdiagramm eines bekannten Übergangs-/Bereichsdetektors
für einen
Augendiagrammanalysator, der eine überstrichene Taktverzögerung verwendet;
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5 ein
vereinfachtes Blockdiagramm eines Vierpunkt-Begrenzungskastendetektors, der gemäß den Prinzipien
der Erfindung aufgebaut ist;
-
6 ein
Diagramm, das einen Aspekt der Operation des Blockdiagramms aus 4 darstellt; und
-
7 ein
vereinfachtes Blockdiagramm, das Elemente darstellt, die zu dem
Blockdiagramm aus 5 hinzugefügt werden sollen, um einen
Sechspunkt-Begrenzungskastendetektor
zu erzeugen.
-
Es
wird nun Bezug auf 5 genommen, in der ein vereinfachtes
Blockdiagramm 46 davon gezeigt ist, was ein Vier punkt-Begrenzungskastendetektor
genannt wird. Das Diagramm 49 in der oberen linken Ecke
der Figur stellt allgemein eine Art eines Vierpunkt-Begrenzungskastens
dar, der in diesem Fall durch die vier Scheitelpunkte definiert
ist, markiert durch A, B, C und D. Jeder Scheitelpunkt stellt eine
bestimmte Kombination einer Schwelle dar, die zu einer bestimmten
Zeit erfüllt
wird. Somit weisen A und B dieselbe Schwellenspannung auf (die in
diese Fall VOFF ist), sind jedoch zeitlich um ΔT getrennt.
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Ein
Signal X1 (72) wird erzeugt durch eine variable Verzögerung 71,
angelegt an SUT_CLK 70, und ist verzögert von SUT_CLK durch einen
Bereichszeitversatz, genannt TOFF. X1 ist der Anfang eines Zeitintervalls,
genannt ΔT,
abgegrenzt durch ein anderes Signal X2 (74). X2 wird erzeugt
aus X1 durch eine andere variable Verzögerung 73. Es wird darauf
hingewiesen, dass die Variable-Verzögerung-Schaltungen z. B. eine
abgegriffene Reihe von Puffern sein können.
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Die
Arbeitsweise wird offensichtlich durch Erkennen, dass das Eingangssignal 50,
das in diesem Fall als ein Differenzpaar D_IN(+) und D_IN(–) dargestellt
ist, an einen Komparator 53 angelegt wird, dessen Ausgang 45 Y1
genannt wird. Der Vergleich umfasst ferner eine Bereichsversatzspannung
VOFF in Reihe mit D_IN(–).
Durch Variieren von VOFF kann Y1 eine Funktion eines gewünschten
Spannungspegels sein.
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Relativ
zu einem Taktsignal aus dem zu testenden System (SUT_CLK 70)
erzeugt eine Variable-Verzögerung-Schaltung 71 ein
Signal X1. Wenn die optionalen Vorwärtsverzögerungen 57 und 58 ignoriert
werden, zeichnet ein Latch A 59, das durch X1 getaktet
wird und das Y1 erfasst, auf, ob das Eingangssignal 50 VOFF
bei X1 überschreitet.
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VOFF
ist ein Ende eines Spannungsbereichs, genannt ΔV, dessen anderes Ende durch
eine Spannungsquelle 52 erhalten wird, auf die als der (–)-Eingang
des Komparators 53 Bezug genommen wird. Der kombinierte
Versatz von VOFF und ΔV
wird an den (–)-Eingang
des Komparators 54 angelegt, dessen Ausgangssignal 56 Y2
genannt wird. Werden die optionalen Vorwärtsverzögerungen 57 und 58 ignoriert,
zeichnet ein Latch C 60, das durch X1 getaktet wird und
Y2 erfasst, auf, ob das Eingangssignal 50 VOFF + ΔV bei X1 überschreitet.
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Nach
kurzem Überdenken
erkennt der Leser, dass nach X1 bestimmte Kombinationen von A und
C nützliche
Bedeutung haben. Zum Beispiel kann A und nicht C interpretiert werden
als der Spannungswert von D_IN, der zwischen den zwei Schwellen liegt,
dargestellt durch Y1 und Y2, zur Zeit X1, was heißt, entlang
der Linie AC in dem Diagramm 49.
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Auf ähnliche
Weise erfasst die Schaltung mit den Latches B 61 und D 62 die
Werte von Y1 und Y2 zur Zeit X2 (74).
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Nach
der nächsten
Instanz von X1 werden die vier Werte für A, B, C und D in einen zweiten
Satz von Latches A' (63),
B' (64),
C' (65)
und D' (66)
getaktet. Jetzt sind diese Werte ein Taktsignal hinter der Realität, aber
alle vier sind gleichzeitig und es ist ein ganzer Taktzyklus vorhanden,
um zu entscheiden, was ihre Kombination bedeutet. Diese Teilzykluslatenzzeit
kann für
bestimmte Anwendungen zu langsam sein, sie ist jedoch auf keinen
Fall zu langsam für
alle, und ist mit Sicherheit schnell genug z. B. zur Verwendung
bei einem EDA. Dementsprechend werden die Werte der vier Latches
A' (63),
B' (64),
C' (65) und
D' (66)
an die Erfassungslogikschaltung 67 angelegt, die Ausgangssignale
erzeugt, die nützliche Kombinationen
dieser Latches anzeigen. Diese angezeigten Kombinationen werden
nach dem nächsten
X1 in entsprechende Latches 68 und 69 zwischengespeichert,
woraufhin sie von einem System erkannt und bearbeitet werden (nicht
gezeigt, das jedoch Teil eines ETA sein kann), das daran interessiert
ist. Es wird ferner darauf hingewiesen, dass die Leitung BD ähnlich zu
Leitung AC ist, außer
dass es für
das Ende von ΔT
steht, wo AC der Start von ΔT ist.
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Ferner,
so wie über
die Kombinationen von A und C angefordert wurde, kann dies auch
für B und
D und ebenfalls für
die gesamte Sammlung von A und B und C und D durchgeführt werden.
Zum Beispiel, wenn A und nicht B beobachtet wird, dann besteht ein
guter Grund zu glauben, dass D_IN gefallen ist und die Leitung AB
während ΔT überkreuzte.
Da jedoch in diesem Fall vier bestimmte Ausdrücke berücksichtigt werden müssen, kann
durch ein wenig Nachdenken bestätigt
werden, dass nicht alle Kombinationen für diese bestimmten Ausdrücke möglich sind.
Zum Beispiel ist es nicht logisch, dass die Eingangsspannung sowohl über als
auch unter derselben Schwellenspannung gleichzeitig sein kann. Somit
ist eine Kombination, die C UND NICHT A umfasst, verdächtig. 6 enthält ein Diagramm 75, das
die Umstände
für jede
der 16 Möglichkeiten
für die
vier Ausdrücke
A, B, C und D aus 5 anzeigt. Die Erfassungslogik,
die das Diagramm 75 implementiert (oder ein Unterschiedliches
für eine
unterschiedliche Anwendung), kann eine Sammlung aus Gattern sein,
die eine kombinatorische Logik ausführen, oder wenn die Anzahl
von Eingangssignalen hoch ist, möglicherweise
eine Nachschlagtabelle, die durch einen kleinen ROM implementiert
ist.
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Es
wird darauf hingewiesen, dass A und B (oder A' und B') dieselbe Spannung VOFF zur Zeit ΔT darstellen,
beginnend bei TOFF, dass C und D (oder C' und D') dieselbe Spannung VOFF + ΔV zur Zeit ΔT entfernt
darstellen, beginnend bei TOFF, und dass diese Bedingungen in dem
Diagramm 49 durch die Leitungssegmente AB bzw. CD dargestellt
sind. Auf ähnliche
Weise stellt das Leitungssegment AC einen Bereich von Spannungen ΔV entfernt
zur Zeit X1 dar, während
das Leitungssegment BD denselben Spannungsbereich zur Zeit X2 darstellt.
Die vier Scheitelpunkte A, B, C und D bilden eine geschlossene Figur, und
innerhalb bestimmter Grenzen ist es möglich, derselben bestimmte
Eigenschaften zuzuweisen, wie durch das Diagramm in 6 durchgeführt wird.
Es gibt jedoch Grenzen, wie z. B. Signale, deren Zeitabwei chungsspuren
Wendepunkte aufweisen, die innerhalb der Figur liegen, die durch
die Scheitelpunkte gebildet wird. So wird z. B. ein Signal, das
CD von außerhalb
des Kastens ABCD überkreuzt,
seine Richtung ändert
und zurück
nach außen
durch erneutes Überkreuzen
von CD von innen kehrt, nicht derart erfasst, dass es den Kasten
getroffen hat. Es gibt eine Reihe solcher Umstände, und sie führen zu
der gut bekannten Situation, in der Hochgeschwindigkeitsphänomene häufig ungenau
durch eine langsame Abtastung beschrieben werden.
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Um
hierbei fortzufahren, wird darauf hingewiesen, dass das „Überkreuzen" eines vertikalen
Leitungssegments (wie z. B. AC), wobei „Überkreuzen" bedeutet, dass ein Auftreten jeglicher
Spannung auf dem Leitungssegment zur Zeit von Interesse vorlag, tatsächlich als
eine Kombination von Ausdrücken
erfasst werden kann. Die bestimmte Hardware jedoch, die gezeigt
wurde, führt
nicht das gleiche für
horizontale Leitungen durch: „War
das Signal jemals auf dieser Spannung während dieses Zeitintervalls?" Eine Hardware zum
Durchführen
hiervon kann erdacht werden und führt zu folgendem: (1) dass „auf dieser Spannung" „gleich" bedeutet; (2) dass eine vorliegende
praktische Toleranzfrage vorliegt, dass die rein mathematische Gleichheitswahrnehmung
nicht erforderlich ist, mit der Implikation, dass für eine gegebene
Auflösung
dieselbe ein Bereich von Werten ist, der tatsächlich erfasst wird, und nicht
eine exakte Spannung; und (3) dass der Zeitbetrag, der an der Spannung
von Interesse verbracht wird, einem Punkt und nicht einem Intervall
entsprechen könnte.
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Wenn
nun ein „Istgleich-Komparator" vorläge, der
eine Exaktheit besäße und eine
Null-Dauer zum Hochladen tolerierte, würde einfach vorgesehen werden,
dass sein Ausgangssignal (falls vorhanden) während des Zeitintervalls von
Interesse „verriegelt" werden würde. Aber
es gibt keine Komparatoren und wird sie wahrscheinlich nie geben,
die tatsächlich
den „Istgleich"-Vergleich durchführen. Ohne einen
solchen Komparator ist es nicht möglich, die angegebene Aufgabe
zu erreichen. Statt dessen antworten tatsächliche Komparatoren für analoge
Quantitäten
auf einen Bereich, wenn sie „Gleichheits-Detektoren" sind, oder haben
ansonsten ≤ oder ≥ als ihre
Funktion (Schwellenvergleich). Eine Lösung ist das Kombinieren von
zwei Schwellenvergleichern, um einen kleinen Bereich zu identifizieren,
der als die praktische Entsprechung eines Punkts genommen werden kann.
Es verbleibt die Operationsgeschwindigkeitsfrage, die betrifft,
wie schnell Dinge erkannt und aufgezeichnet werden können. Es
besteht ein ähnlicher Satz
von philosophischen Beobachtungen, die die Operationsgeschwindigkeit
betreffen, die als bekannt weggelassen werden können, und für die die übliche Lösung ist, das dv/dt des Eingangssignals
auf eine Grenze einzuschränken,
die behandelt werden kann. Dementsprechend wird angenommen, dass
das Eingangssignal bandbreitenmäßig darauf
eingeschränkt wurde,
was durch die verfügbaren
Komparatoren und Latches behandelt werden kann.
-
Um
zu der korrekten Interpretation der horizontalen Leitungssegmente
zurückzukehren,
ist es nun möglich
zu fragen, ob sie die überarbeitete
Frage darstellen: „War
das Signal jemals ausreichend nahe an einem bestimmten Wert während des
Zeitintervalls?" Dies
ist die strengste Frage, von der erwartet werden kann, dass unsere
Hardware sie beantwortet.
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All
diese Ideen zusammengenommen ist die Operation an einer besser informierten
Position, wo jetzt nur gefragt wird: „War das Eingangssignal innerhalb
eines Bereichs von Spannungen während
eines bestimmten Zeitintervalls?" Die
Frage muss praktikabel sein und nicht ideal. Nach Überlegung
wird z. B. darauf hingewiesen, dass der Begrenzungskasten ABCD eine
praktische Darstellung eines solchen Spannungsbereichs während eines
Zeitintervalls ist, und dass, während
tatsächlich
Einschränkungen
darüber
vorliegen, was es bedeutet, AB zu „kreuzen", AB zusammen mit CD definitiv ist,
vorausgesetzt, die Einschränkungen
der Auflösung
werden akzeptiert. Als physische Lebewesen in einem physischen Universum
scheint es, als ob wir keinen physischen Zugriff auf das Ideal der
exakten Gleichheit oder auf augenblickliches Verhalten hätten, und
arrangieren uns mit guten Näherungen.
Folgendes wird erhalten, wenn der Begrenzungskasten ABCD klein genug
gemacht wird, und der Begrenzungskasten dann als eine Einheit behandelt
wird. Somit wird die gesamte Kombination der zwischengespeicherten
Zustände A', B', C' und D' als ein Einheitsresultat
betrachtet und es wird fortgefahren. Anders ausgedrückt kann
ein ausreichend kleiner Begrenzungskasten als ein korrekter Ersatz
dafür genommen
werden, dass man nicht in der Lage ist, anzugeben, ob der Wert eines Signals „tatsächlich" eine horizontale
Leitung während
eines Intervalls überkreuzt
hat: Der Begrenzungskasten wirkt anstelle der Leitung und man verlässt sich
darauf, dass zwei parallele horizontale Leitungen in dem Begrenzungskasten
vorliegen, dessen Vorhandensein die Frage der Exaktheit sozusagen lockert.
Bandbreitenbegrenzung des Eingangssignals und schnelle Abtastung
decken die Geschwindigkeitsfrage ab.
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Somit
ist es eine Möglichkeit
des Verwendens der Schaltungsanordnung aus 5, den Begrenzungskasten
ABCD zu einem kleinen Rechteck zu machen und dann VOFF und TOFF
zu variieren, um sie durch eine (Zeit-, Spannungs-) Ebene oder einen
Raum zu bewegen, je nach Wunsch. Bei einer EDA-Anwendung z. B. würde die Größe des Begrenzungskastens gemäß den Auflösungsanforderungen des
Benutzers ausgewählt
werden, und dürfte
an verschiedenen Positionen (Werte für VOFF und TOFF) für ausreichende
Zeitspannen verweilen, und die Anzahl von aufgezeichneten Treffern,
etc.
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Wenn
es möglich
ist, mehr Komparatoren und/oder Taktsignale hinzuzufügen, können mehr Scheitelpunkte
zu einem Begrenzungskasten hinzugefügt werden, um mehr Ausdrücke zu liefern,
die an die Erfassungslogik angewendet werden können. Zum Beispiel könnte die
Seite eines Begrenzungskastens eine Treppenform haben.
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Es
ist deutlich aus der philosophischen Erörterung oben ersichtlich, dass
Scheitelpunkte, deren Verbindungslinien nicht vertikal oder horizontal
sind, Ergebnisse erzeugen, die lockerer interpretiert werden müssen. Zum
Beispiel kann eine Linie, die aufwärts und nach rechts geneigt
ist, nur bedeuten, dass das Eingangssignal über einer Schwelle zu Beginn eines
Zeitintervalls und unter einer höheren
Schwelle am Ende dieses Zeitintervalls war. Wenn eine Kontinuität des Eingangssignals
vorliegen soll (ein vernünftiger
Glaube), besteht eine Kombination von Ausdrücken, die impliziert, dass
die Neigungslinie überkreuzt
wurde, aber nicht bekannt ist, wann innerhalb des Intervalls oder
bei welcher Spannung innerhalb der Differenz der zwei Schwellen.
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Eine
andere Möglichkeit
zum Verwenden des Begrenzungskastens ist, denselben groß herzustellen,
z. B. so, dass er gerade in eine erwartungsgemäß ordnungsgemäße Augenbeschreibung
einpasst. Nun kann derselbe als ein Augenverletzungsdetektor funktionieren,
der ebenfalls im allgemeinen anzeigt, wie viele Verletzungen aufgetreten
sind.
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Zusammenfassend
werden einige Erweiterungen der oben ausgeführten Ideen betrachtet. Zuerst,
zurück
zu 5 und unter Berücksichtigungen der optionalen
Vorwärtsverzögerungen 57 und 58. Wenn
dieselben vorliegen, ermöglichen
dieselben, dass der Begrenzungskastendetektor „verankert" wird, im Hinblick auf X1. Somit, wenn
die Vorwärtsverzögerung auf
einen Wert δ eingestellt
ist (und es sei hier angenommen, dass δ klein ist; ein Bruchteil eines
Taktzyklus), dann stellen die Eingangssignale in die Latches A und
C Zeitpositionen früher
als X1 dar, während
die Latches B und D weiterhin ΔT
nach X1 getaktet werden. Somit könnte δ auf einen
minimalen Einstellwert eingestellt werden, während ΔT auf einen minimalen Haltewert
eingestellt ist. Auf diese Weise, mit korrekten Werten für die Bereichsversätze und
die geeignete logische Funktion in der Erfassungslogik, wird ein
Signal erhalten, das einen Einstell-/Halte- und Rauschspannenauslöser darstellt,
der ebenfalls ein taktzentrierter Augenverletzungsauslöser genannt
werden kann.
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7 stellt
eine Erweiterung 76 des Blockdiagramms 46 aus 5 dar.
Es fügt
die zusätzlichen Ausdrücke E, F
und G hinzu, wie durch das Diagramm 77 angezeigt wird.
Zu diesem Zweck werden die Latches E, F und G durch ein Signal X1.5
(90) getaktet, das durch eine Verzögerungsschaltung 88 erhalten
wird, getrieben durch X1. Das Signal X1.5 tritt zwischen den Instanzen
X1 und X2 auf. Das Signal X2 fährt
dort fort, wo es war, aber wird nun durch eine andere (kürzere) Verzögerungsschaltung 89 erzeugt. X1
wird verwendet, um die Latches E, F und G in die Latches E', F' und G' zu takten. Die Latches
E und F sprechen auf Spannungsvergleiche Y1 und Y2 an, so wie die
Latches A bzw. C. Das Latch G spricht auf einen neuen Ausdruck Y3
an, der eine Schwelle darstellt, die z. B. ½ von VDIFF ist oder ΔV/2. Die
Erfassungslogik (vorher 67, jetzt 87) wird natürlich erhöht, um mit
den zusätzlichen
Ausdrücken
E', F' und G' umzugehen. Es wird
darauf hingewiesen, dass G' als der
logische Wert des Signals D_IN genommen werden kann, das zur Zeit
existierte, die jedem der anderen Ausdrücke A' – F' entspricht. Ferner
ist es deutlich, dass der Sechspunkt-Begrenzungskasten (76 mit 46)
mit den Ausdrücken
A' bis G' als eine Einheit für sich selbst
verstanden werden kann, oder als zwei individuelle Vierpunkt-Begrenzungskästen AECF und
EBFD, die EGF als eine gemeinsame Seite verwenden.