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HINTERGRUND
DER ERFINDUNG
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Die
vorliegende Erfindung betrifft eine Analog/Digital- bzw. (A/D-Wandlervorrichtung
zum Wandeln eines analogen Eingangssignals zu numerischen Daten
unter Verwendung einer Pulsverzögerungsschaltung,
die eine Mehrzahl von Verzögerungseinheiten
aufweist, die zueinander in Reihe geschaltet sind, wobei jede der
Verzögerungseinheiten ein
Pulssignal aufnimmt, verzögert
und ausgibt.
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Wie
es in 5A gezeigt ist,
ist eine A/D-Wandlervorrichtung 500 eines Pulsverzögerungstyps
bekannt, welche eine Pulsverzögerungsschaltung 100,
einen Taktgenerator 110, "m" Pulspositionsbenummerungseinheiten 120 und
einen Addierer 14 aufweist. Eine derartige A/D-Wandlervorrichtung
eines Pulsverzögerungstyps
ist zum Beispiel in der japanischen Patentoffenlegungsschrift JP 2004-7385
offenbart. Bei der herkömmlichen A/D-Wandlervorrichtung 500 des
Pulsverzögerungstyps
beinhaltet die Pulsverzögerungsschaltung 100 eine
Mehrzahl von Verzögerungseinheiten 102, welche
zueinander in Reihe geschaltet sind, wobei jede Verzögerungseinheit 102 ein
Pulssignal aufnimmt, verzögert
und ausgibt. Der Taktgenerator 110 erzeugt "m" Abtasttakte CK1 bis CKm von zueinander
unterschiedlichen Phasen. Die "m" Pulspositionsbenummerungseinheiten 120 erfassen
die Anzahl der Verzögerungseinheiten 102,
durch welche das Pulssignal PA während
einer Zeitdauer, die auf der Grundlage von sowohl einem Referenztakt
CK0 als auch einem der Abtasttakte CK1 bis CKm bestimmt wird, die
von dem Taktgenerator 110 erzeugt werden, durch die Pulsverzögerungsschaltung 100 gegangen ist.
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Die "m" Pulspositionsbenummerungseinheiten 120 geben
dann numerische Daten DT1 bis DTm von n Bits als das Erfassungsergebnis
aus. Der Addierer 14 addiert die "m" numerischen
Daten DT1 bis DTm von n Bits, die von jeder der "m" Pulspositionsbenummerungseinheiten 120 ausgegeben
werden, und liefert dann numerische Daten DAT von "n + log2 m
Bits".
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Bei
der A/D-Wandlervorrichtung 500 besteht jede Verzögerungseinheit 102,
die die Pulsverzögerungsschaltung 100 ausbildet,
aus einer Gatterschaltung, wie zum Beispiel einem Inverter, und
ein analoges Eingangssignal (Spannung) Vin, das ein Ziel für eine A/D-Wandlung
wird, das zu verarbeiten ist, wird an jeder Verzögerungseinheit 102 vorgesehen.
Die Verzögerungszeit
jeder Verzögerungseinheit 102 wird
in Übereinstimmung
mit dem Signalpegel (Spannungspegel) des analogen Eingangssignals
Vin geändert
und wird in Übereinstimmung
mit dem Erhöhen
des analogen Eingangssignals Vin verringert.
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Wenn
das Pulssignal PA in der Pulsverzögerungsschaltung 100 eingegeben
und durch diese übertragen
wird, werden die numerischen Daten DT1 bis DTm, die bei einem Synchronisieren
zu dem analogen Takt CK1 bis CKm in jeder Pulspositionsbenummerungseinheit 120 erzeugt
werden, in Übereinstimmung
mit dem Signalpegel des analogen Eingangssignals Vin geändert. Der
Signalpegel des analogen Eingangssignals Vin wird in Übereinstimmung mit
dem Erhöhen
der numerischen Daten DT1 bis DTm erhöht. Das heißt, jede Pulspositionsbenummerungseinheit 120 führt die
A/D-Wandlung des
analogen Eingangssignals Vin durch, erzeugt die numerischen Daten
und gibt diese aus.
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Wie
es in 6 gezeigt ist,
wird eine Zeitdauer des Referenztakts CK0 auf eine konstante Zeitlänge Ts eingestellt,
die ausreichend länger
als die Verzögerungszeit
von jeder Verzögerungseinheit 102 ist
(zum Beispiel mehr als mehrere zehn Male der Verzögerungszeit
jeder Verzögerungseinheit 102).
Die Anzahl der Stufen für
die Verzögerungseinheiten 102 in
der Pulsverzögerungsschaltung 100 wird
auf die Anzahl eingestellt, die ausreichend länger als die Zeitdauer Ts des
Referenztakts CK0 ist, so dass jede Pulspositionsbenummerungseinheit 120 das
Benummerungsverfahren mehr als eine gegebene Zeit beim Synchronisieren
des Referenztakts CK0 durchführen
kann.
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Jeder
Abtasttakt CK1 bis CKm wird durch Verzögern des Referenztakts CK0
erzeugt und die Phase von jedem Abtasttakt CK1 bis CKm wird um eine
Einheitszeit ΔT
(=Td/m) verzögert,
welche durch Teilen der Verzögerungszeit
Td der Verzögerungseinheit 102,
die die Pulsverzögerungsschaltung 100 ausbildet,
durch die Anzahl "m" der Abtasttakte
CK1 bis CKm erzielt wird. Das heißt, jeder der Abtasttakte CK2
bis CKm wird ganzzahlige Male der Einheitszeit ΔT, wie zum Beispiel 1 × ΔT, 2 × ΔT, 3 × ΔT, ..., (m – 1) × ΔT, auf der
Grundlage des Abtasttakts CK1 verzögert.
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Jede
Pulspositionsbenummerungseinheit 120 führt das Benummerungsverfahren
der Anzahl der Verzögerungseinheiten 102 der
Pulsverzögerungsschaltung 100 durch,
durch welche das Pulssignal PA während
der Abtastzeitdauer (Ts + ΔT,
Ts + 2 × ΔT, Ts + 3 × ΔT, ..., Ts
+ (m – 1) × ΔT) gegangen ist
und gibt das Ergebnis der Benummerung zu dem Addieren 14 aus.
Die Abtastzeitdauer (Ts + ΔT,
Ts + 2 × ΔT, Ts + 3 × ΔT, ..., Ts
+ (m – 1) × ΔT, ist eine
Zeit, bis eine Anstiegsflanke (oder Abfallflanke) von jedem Abtasttakt
(CK1 bis CKm) nach dem Verstreichen der Zeitdauer Ts von einem gemeinsamen
Initialisierungszeitpunkt t0 zum Initialisieren des Benummerungsverfahrens
gezählt
worden ist, der eine Anstiegsflanke (oder Abfallflanke) des Abtasttaktsignals CK1
ist.
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Auch
dann, wenn der Spannungspegel des analogen Eingangssignals Vin eine
Konstante ist, bewirkt eine unterschiedliche Empfindlichkeit, das heißt eine
unterschiedliche Spannungsauflösung
von jeder Positionsbenummerungseinheit 120, unterschiedliche
Ausgangswerte DT1 bis DTm aus denjenigen Einheiten 120.
Dies kann die A/D-Wandlung mit einer hohen Genauigkeit durchführen.
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Das
heißt,
die Pulspositionsbenummerungseinheiten 120 in der A/D-Wandlervorrichtung 500 weisen
unterschiedliche Abtastzeiten auf, und die benachbarten von denjenigen
Einheiten 120 weisen die unterschiedlichen Abtastzeiten
auf, die um eine Einheitszeit ΔT
voneinander verschoben sind. Jede Pulspositionsbenummerungseinheit 120 führt die A/D-Wandlung
von dem analogen Eingangssignal Vin zu den numerischen Daten DTi
(i = 1 bis m) durch und liefert als ein Ergebnis die numerischen
Daten DTi, die um Vd/m verschoben sind, wobei das Bezugszeichen
Vd eine Spannung pro LSB bzw. niederwertigstes Bit der numerischen
Daten DTi bezeichnet, wie es in 7A gezeigt
ist.
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Der
Addieren 14 empfängt
derartige numerische Datenstücke
DTi (i = 1 bis m), die von jeder der Pulspositionsbenummerungseinheiten 120 übertragen
werden, und addiert diese und gibt numerische Daten DTA aus. Wie
es in 7B gezeigt ist,
weisen die numerischen Daten DTA, das heißt die Ausgangsdaten DTA des
Addierers 14 eine Charakteristik auf, den Pegel der Ausgangsdaten
DTA um ein LSB bei jeder Erhöhung
Vd/m des Signalpegels des analogen Eingangssignals Vin zu erhöhen.
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Das
heißt,
die numerischen Daten DTA, die durch Addieren der numerischen Daten
DT1 bis DTm erzielt werden, weisen eine Spannungsauflösung und
einen dynamischen Bereich von m Malen auf, wenn sie mit denjenigen
der numerischen Daten DTi vor der Addition verglichen werden. Anders
ausgedrückt
wird die Spannungsauflösung
durch die Anzahl von Bits (log2m) erhöht, die
durch die Addition erhöht
werden, so dass die A/D-Wandlung
für das analoge
Eingangssignal Vin mit einer hohen Genauigkeit durchgeführt werden
kann.
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Jedoch
erzeugt, wie es in 5B gezeigt
ist, die A/D-Wandlervorrichtung 500,
die in der japanischen Patentoffenlegungsschrift JP 2004-7385 offenbart
ist, die m Abtasttakte CK1 bis CKm durch Verzögern des Referenztakts CK0
unter Verwendung des Inverters INV0 einer vorhergehenden Stufe und
des Inverters INVm einer folgenden Stufe. Weiterhin werden, um die
Phasen der Abtasttakte CK1 bis CKm um Td/m zueinander zu verschieben,
folgende Parameter Lp, Ln, WP und WPn eingestellt: Gatterlängen Lp und
Ln und Transistorbreiten Wp und Wn in einem P-Kanaltransistor und einem N-Transistor
(wie zum Beispiel einen FET: bzw. Feldeffekttransistor, die jeden
Inverter INV1 bis INVm von folgenden Stufen ausbilden.
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Das
heißt,
die Verzögerungszeit,
die der Phasendifferenz des Abtasttakts CK1 bis CKm entspricht,
wird durch Einstellen des Pegels erzielt, der für den Invertierungsvorgang
eines Inverters erforderlich ist, der durch Einstellen der Transistorabmessung
(durch die vorhergehenden Parameter bestimmt) von derartigen N-
und P-Kanaltransistoren erzielt wird.
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Jedoch
verursacht die vorhergehende herkömmliche Weise eines Einstellens
des Betrags einer Verzögerungszeit
des Taktgenerators 110, das heißt eine analoge Weise, um die
Verzögerungszeit von
jedem Inverter INV1 bis INVm durch Ändern der Transistorabmessung
einzustellen, die die Inverter INV1 bis INVm ausbilden, einen Nachteil
oder ein Problem, dass es schwierig ist, jeden Transistor mit einer
Solllänge
auszubilden, und es dadurch schwierig ist, den Betrag der Verzögerung in
jedem Inverter INV1 bis INVm um ΔT
mit einer hohen Genauigkeit zu verschieben, da im Allgemeinen ein Ätzfehler während einer
IC-Herstellung auftritt. Als Ergebnis wird es schwierig, die Wandlungscharakteristik
eines Wandelns eines analogen Ein gangssignals Vin zu numerischen
Daten DT1 bis DTm in jeder Pulspositionsbenummerungseinheit 120 mit
einem genau verschobenen Vd/m zu erzielen, und es tritt weiterhin eine Änderung
der Amplitude von einem LSB in den numerischen Daten DTA auf, die
durch Addieren der numerischen Daten DT1 bis DTm erzielt werden.
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Dies
verursacht ebenso den Nachteil, dass es schwierig ist, die hoch
genauen numerischen Daten aus der A/D-Wandlervorrichtung zu erzielen.
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KURZFASSUNG
DER ERFINDUNG
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Es
ist eine Aufgabe der vorliegenden Erfindung, eine A/D-Wandlervorrichtung
zu schalten, die eine verbesserte Spannungsauflösung aufweist, die im Stande
ist, hoch genaue A/D-Wandlerdaten durch Einstellen einer gleichmäßigen Abmessung
eines LSB bzw. niederwertigsten Bit der numerischen Daten nach einem
Beenden eines Addierens von mehreren numerischen Datenstücken (als
das Ergebnis der A/D-Wandlung) auszugeben, die unter Verwendung
von Abtasttakten von zueinander unterschiedlichen Phasen erzielt
werden.
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Diese
Aufgabe wird mit den in Anspruch 1 angegebenen Maßnahmen
gelöst.
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Weitere
vorteilhafte Ausgestaltungen der vorliegenden Erfindung sind Gegenstand
der abhängigen
Ansprüche.
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Um
die vorhergehende Aufgabe zu lösen, schafft
die vorliegende Erfindung eine Analog/Digital- bzw. A/D-Wandlervorrichtung,
die eine Pulsverzögerungsschaltung,
einen Taktgenerator, m Pulspositionsbenummerungseinheiten und einen
Addieren aufweist. Die Pulsverzögerungsschaltung
weist eine Mehrzahl von Verzögerungseinheiten
auf, die in Reihe geschaltet sind.
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Jede
Verzögerungseinheit
ist derart aufgebaut, dass sie ein analoges Eingangssignal aufnimmt und
das analoge Eingangssignal um eine Verzögerungszeit verzögert, die
einem Spannungspegel des analogen Eingangssignals entspricht. Jede
Verzögerungseinheit
weist Invertierungsschaltungen von m × n Stufen (m, n sind positive
Ganzzahlen) auf. Der Taktgenerator ist derart aufgebaut, dass er
m Abtasttakte einer um Td/m zueinander unterschiedlichen Phase erzeugt,
wobei Td eine Verzögerungszeit
von jeder der Verzögerungseinheiten
ist und m eine Ganzzahl von nicht weniger als 2 ist. Der Taktgenerator
weist m Verzögerungsleitungen
auf, die Invertierungsschaltungen von i × n Stufen (i = 1, 2, ...,
und m) auf, die derart aufgebaut sind, dass sie die m Abtasttakte
ausgeben. Jede der n Pulspositionsbenummerungseinheiten ist derart
aufgebaut, dass sie eine Position des Pulssignals in der Pulsverzögerungsschaltung
zu einem Zeitpunkt von einem einer Anstiegsflanke und einer Abfallflanke
der Abtasttakte erfasst, die von dem Taktgenerator erzeugt werden.
Jede der Pulspositionsbenummerungseinheiten ist derart aufgebaut,
dass sie numerisch die erfasste Position des Pulssignals ausdrückt und
numerische Daten ausgibt, die die erfasste Position ausdrücken. Der
Addierer ist derart aufgebaut, dass er die numerischen Daten addiert,
die aus den m Pulspositionsbenummerungseinheiten ausgegeben werden,
und die addierten Daten als numerische Daten ausgibt, die das analoge
Eingangssignal ausdrücken.
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KURZE BESCHREIBUNG
DER ZEICHNUNG
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Die
vorliegende Erfindung wird nachstehend anhand eines Ausführungsbeispiels
unter Bezugnahme auf die beiliegende Zeichnung näher erläutert.
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Es
zeigt:
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1A ein
Blockschaltbild eines Aufbaus einer A/D-Wandlerschaltung gemäß einem
Ausführungsbeispiel
der vorliegenden Erfindung;
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1B eine
erläuternde
Darstellung eines Aufbaus einer Pulsverzögerungsschaltung, die in der in 1A gezeigten
A/D-Wandlerschaltung enthalten ist;
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1C eine
erläuternde
Darstellung eines Aufbaus eines Taktgenerators, der in der in 1A gezeigten
A/D-Wandlerschaltung enthalten ist;
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2A und 2B Zeitablaufdiagramme eines
Abtasttakts und eines Abtastzeitpunkts von allen Pulspositionsbenummerungseinheiten,
die in der in 1A gezeigten A/D-Wandlerschaltung
enthalten sind;
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3 ein
Blockschaltbild eines Aufbaus von jeder Pulspositionsbenummerungseinheit,
die in der in 1A gezeigten A/D-Wandlervorrichtung
des Ausführungsbeispiels
enthalten ist;
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4A einen
Stromlaufplan eines Aufbaus einer Master/Slave-Verriegelungsschaltung;
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4B ein
Blockschaltbild eines anderen Aufbaus der Pulsverzögerungsschaltung,
die in der A/D-Wandlervorrichtung gemäß dem Ausführungsbeispiel der vorliegenden
Erfindung enthalten ist;
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5A ein
Blockschaltbild eines Aufbaus einer herkömmlichen A/D-Wandlervorrichtung;
-
5B eine
erläuternde
Darstellung eines Aufbaus eines Taktgenerators in der in 5A gezeigten
herkömmlichen
A/D-Wandlerschaltung enthalten ist;
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6 ein
Zeitablaufsdiagramm des Betriebs der in 5A gezeigten
herkömmlichen
A/D-Wandlervorrichtung; und
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7A und 7B Darstellungen
von Zeitablaufsdiagrammen einer A/D-Wandlercharakteristik der gesamten herkömmlichen
in 5A gezeigten A/D-Wandlervorrichtung.
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DETAILLIERTE
BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSBEISPIELE
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Hier
im weiteren Verlauf werden verschiedene Ausführungsbeispiele der vorliegenden
Erfindung unter Bezugnahme auf die beiliegende Zeichnung beschrieben.
In der vorliegenden Beschreibung der verschiedenen Ausführungsbeispiele
bezeichnen gleiche Bezugszeichen gleiche oder äquivalente Komponententeile
durchgängig
durch die mehreren Ansichten.
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Nachstehend
erfolgt die Beschreibung eines Ausführungsbeispiels der vorliegenden
Erfindung.
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1A zeigt
ein Blockschaltbild eines Aufbaus der A/D-Wandlervorrichtung 1 gemäß einem Ausführungsbeispiel
der vorliegenden Erfindung. 1B zeigt
eine erläuternde
Darstellung eines Aufbaus der Pulsverzögerungsschaltung 10,
die in der in 1A gezeigten A/D-Wandlervorrichtung 1 enthalten
ist, und 1C zeigt eine erläuternde
Darstellung eines Aufbaus des Taktgenerators 11, der in
der in 1A gezeigten A/D-Wandlerschaltung 1 enthalten ist.
Weiterhin zeigen 2A und 2B Zeitablaufsdiagramme
eines Abtasttakts und einen Abtastzeitpunkt von allen Pulspositionsbenummerungseinheiten 10,
die in der in 1A gezeigten A/D-Wandlervorrichtung
enthalten sind.
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Wie
es in 1A gezeigt ist, weist die A/D-Wandlervorrichtung
1 des Ausführungsbeispiels eine
Pulsverzögerungsschaltung 10,
einen Taktgenerator 11, "m" Pulspositionsbenummerungseinheiten 12 und
einen Addierer 14 auf. In der A/D-Wandlervorrichtung 1 weist
die Pulsverzögerungsschaltung 10 2n Verzögerungseinheiten 2 auf.
Wie es in 1B gezeigt ist, weist jede Verzögerungseinheit 2 m × n Inverter
INV (als Invertierungsschaltungen, n = 1 in dem Ausführungsbeispiel)
einer gleichen Charakteristik oder Fähigkeit auf, welche in Reihe
geschaltet sind.
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Wie
es in 1C gezeigt ist, weist der Taktgenerator 11 einen
Inverter INV0 und m Verzögerungsleitungen
DL1 bis DLm auf. Ein Referenztakt CK0 einer Periode Ts wird in den
Inverter INV0 eingegeben. Die m Verzögerungsleitungen DL1 bis DLm nehmen
das Ausgangssignal des Inverters INV0 auf und geben m verzögerte Abtasttakte
CK1 bis CKm aus, die durch Verzögern
des Ausgangssignals des Inverters INV0 um eine jeweilige entsprechende
gegebene Verzögerungszeit
erzielt werden.
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Jede
Verzögerungsleitung
DLi (i = 1 bis n) besteht aus Verzögerungseinheiten einer gegebenen Anzahl,
die in Reihe geschaltet sind, wobei jede Verzögerungseinheit in jeder Verzögerungsleitung
die gleiche Charakteristik der Verzögerungseinheit 2 aufweist,
die die Pulsverzögerungseinheit 12 ausbildet.
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Wie
es in den 2A und 2B gezeigt ist,
weisen die Abtasttakte CK1 bis CKm, die in dem Taktgenerator 11 erzeugt
werden, der den vorhergehenden Aufbau aufweist, eine zueinander
unterschiedliche Phase auf, die um die Einheitszeit ΔT (= Td/m)
zueinander verzögert
ist. Die Einheitszeit ΔT (=
Td/m) wird durch Teilen der Verzögerungszeit
Td der Verzögerungseinheit 2 durch
die Anzahl der Abtasttakte CK1 bis CKm, das heißt durch die Anzahl der Pulspositionsbenummerungseinheiten 12,
erzielt. Da die Variable "n" in dem Ausführungsbeispiel 1
ist, wird die Einheitszeit ΔT
gleich der Verzögerungszeit
Tp des Inverters INV.
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Zwischen
den Abtasttakten CKj und CKj+1, die zueinander eine unterschiedliche
Phase der Einheitszeit ΔT
aufweisen, wird eine Zeitdauer zwischen unterschiedlichen Flanken,
wie zum Beispiel einer ansteigenden Flanke und einer abfallenden
Flanke oder zwischen einer abfallenden Flanke und einer ansteigenden
Flanke, die Einheitszeit ΔT. 2A zeigt
das Zeitablaufsdiagramm auf der Grundlage der ansteigenden Flanke
des Abtasttakts CK1 und 2B zeigt
das Zeitablaufsdiagramm auf der Grundlage der abfallenden Flanke
des Abtasttakts CK1. Sowohl 2A als
auch 2B zeigen die Fälle einer ungeraden Anzahl
M.
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3 zeigt
ein Blockschaltbild eines Aufbaus jeder Pulspositionsbenummerungseinheit 10, die
in der A/D-Wandlervorrichtung 1 des in 1A gezeigten
Ausführungsbeispiels
enthalten ist.
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Es
wird nun eine Beschreibung des Betriebs auf der Grundlage der ansteigenden
Flanke des Abtasttakts CK1 gegeben. Wie es in 3 gezeigt
ist, weist jede der m Pulspositionsbenummerungseinheiten 12 eine
Verriegelungsschaltung 22, eine Pulsauswahleinrichtung 24,
einen Kodierer 26, eine Verriegelungsschaltung 36,
einen Subtrahierer 38 und eine Verriegelungsschaltung 39 auf.
Die Verriegelungsschaltung 22 verriegelt das Ausgangssignal
von jeder Verzögerungseinheit 2 in
der Pulsverzögerungsschaltung 10 synchron
zu dem Zeitpunkt einer vorbestimmten Flanke des entsprechenden Abtasttakts CKi.
Die vorbestimmte Flanke ist eine ansteigende Flanke, wenn die Variable "i" eine ungerade Zahl ist, und eine abfallende
Flanke, wenn sie eine gerade Zahl ist. Die Pulsauswahleinrichtung 24 erfasst
die Position, um sich von einem hohen Pegel zu einem niedrigen Pegel
des Ausgangssignals der Verzögerungseinheit 2 in
der Pulsverzögerungseinheit 10 zu ändern, auf
der Grundlage des Ausgangssignals von jeder Verzögerungseinheit 2,
die von der Verriegelungsschaltung 22 verriegelt wird.
Das heißt,
die Position, zu der das Ausgangssignal der Verzögerungseinheit 2 von
dem hohen Pegel zu dem niedrigen Pegel geändert wird, meint die Position,
an welcher das Pulssignal in der Pulsverzögerungsschaltung 10 angekommen
ist. Der Kodierer 26 wandelt die numerischen n-Bit-Daten
des Erfassungsergebnisses (die Position, an welcher das Pulssignal
in der Pulsverzögerungsschaltung 10 angekommen
ist) der Pulsauswahleinrichtung 24. Die Verriegelungsschaltung 26 verriegelt
das Ausgangssignal des Kodierers 26 in der Pulspositionsbenummerungseinheit 12 an
der ansteigenden Flanke des Abtasttakts CK1 (oder des Referenztakts
CK0). Der Kodierer in der Pulspositionsbenummerungseinheit 12 arbeitet
auf der Grundlage des Abtasttakts CK1 als Betriebstakt. Der Subtrahierer 38 berechnet
eine Abweichung zwischen den numerischen Daten, die aus dem Kodieren 26 ausgegeben
werden, und den numerischen Daten, die in der Verriegelungsschaltung 36 verriegelt
werden. Die Verriegelungsschaltung 39 verriegelt das Ausgangssignal
aus dem Subtrahieren 38 an der ansteigenden Flanke des
Abtasttakts CK1 (oder des Referenztakts CK0) und gibt dann die verriegelten Daten
als die numerischen n-Bit-Daten DT1 bis DTm aus.
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4 zeigt eine Stromlaufbahn eines Aufbaus
einer Master/Slave-Verriegelungsschaltung. Die
Verriegelungsschaltung 22, wie sie in 4 gezeigt
ist, besteht aus vier Invertern und vier analogen Schaltern, wie
sie im Allgemeinen als die Master/Slave-Verriegelungsschaltung bezeichnet
werden, und ist derart aufgebaut, dass sie ihren Betrieb wie folgt durchführt. Wenn
die Verriegelungsschaltung 22 Daten zu dem Zeitpunkt einer
ansteigenden Flanke des Abtasttakts CKi verriegelt, erreicht ein
Schalter SW1 einen eingeschalteten Zustand und fällt ein Schalter SW2 an der
ansteigenden Flanke des Abtasttakts CKi zu einem ausgeschalteten
Zustand, und fällt
der Schalter SW1 an der abfallenden Flanke von diesem zu einem ausgeschalteten
Zustand und erreicht der Schalter SW2 einen eingeschalteten Zustand.
Im Gegensatz dazu erreicht, wenn die Verriegelungsschaltung 22 Daten
zu dem Zeitpunkt der abfallenden Flanke des Abtasttakts CKi verriegelt,
der Schalter SW1 einen eingeschalteten Zustand und fällt der Schalter
SW2 an der abfallenden Flanke des Abtasttakts CKi zu einem ausgeschalteten
Zustand und fällt der
Schalter SW1 an der ansteigenden Flanke von diesem zu einem ausgeschalteten
Zustand und erreicht der Schalter SW2 einen eingeschalteten Zustand.
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In
der Pulspositionsbenummerungseinheit 12, die den vorhergehenden
Aufbau aufweist, verriegelt die Verriegelungsschaltung 22 das
Ausgangssignal aus jeder Verzögerungseinheit 2,
die die Pulsverzögerungsschaltung 10 ausbildet
zu dem Zeitpunkt einer gegebenen Flanke des Abtasttakts CKi. Weiterhin
verriegelt die Verriegelungsschaltung 36 die numerischen
Daten an der ansteigenden Flanke des Abtasttakts CK1 (oder des Referenztakts
CK0), in welchem die vorhergehenden numerischen Daten, die von der
Verriegelungsschaltung 36 verriegelt werden, durch die
Pulsauswahleinrichtung 24 und den Kodieren erzielt werden,
die zu der ansteigenden Flanke des Abtasttakts zu CK1 eines vorhergehenden
Zyklus verriegelt worden sind.
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Als
Ergebnis führen
die Pulspositionsbenummerungseinheiten 12, wie es in 2B gezeigt
ist, die numerisch ausgedrückte
Operation für
die Anzahl der Verzögerungseinheiten 2 in
der Pulsverzögerungsschaltung 10 durch,
durch welche das Pulssignal PA für
die Abtastzeit (Ts, Ts + ΔT,
Ts + 2 × ΔT, Ts + 3 × ΔT,..., Ts
+ m × ΔT) gegangen
ist, bis die vorbestimmte Flanke jedes Abtasttakts CKi zu einem
Zeitpunkt nach dem Verstreichen der Periode Ts auftritt, die von
dem gemeinsamen Zeitpunkt t0 gezählt
wird, wobei t0 die Anstiegsflanke des Abtasttakts CK1 als einen
gemeinsamen Initialisierungszeitpunkt für die numerisch ausgedrückte Operation
meint. Die Pulspositionsbenummerungseinheiten 12 geben
die numerischen Daten DT1 bis DTm aus, die erzielt worden sind.
Der Addierer 14 nimmt dann diese numerischen Daten DT1
bis DTm auf, die auf die vorhergehende Weise erzielt worden sind.
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Der
Addierer 14 addiert die numerischen Daten DT1 bis DTm,
um die numerischen Daten DTA als das Ergebnis der A/D-Wandlung zu
erzeugen und gibt die numerischen Daten DTA nach außerhalb
des A/D-Wandlers 1 aus.
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Wie
es zuvor im Detail beschrieben worden ist, weist die A/D-Wandlervorrichtung 1 des
Ausführungsbeispiels
gemäß der vorliegenden
Erfindung das Merkmal auf, dass die A/D-Wandlercharakteristik oder
-fähigkeit
jeder Pulspositionsbenummerungseinheit 12 die um Vd/m zueinander
verschobene Phase aufweist. Dieses Merkmal kann durch Verschieben
der Phase des Abtasttakts CK1 bis CKm, das heißt der Abtastzeit in jeder
Pulspositionsbenummerungseinheit 12 um die Referenzzeit ΔT erzielt oder
realisiert werden, um die A/D-Wandlercharakteristik oder -fähigkeit
von jeder Pulspositionsbenummerungseinheit 12 um Vd/m zueinander
zu verschieben, wobei die Referenzzeit ΔT durch Teilen der Verzögerungszeit
Td der Verzögerungseinheit 2 durch die
Anzahl "m" der Pulspositionsbenummerungseinheit 12 erzielt
wird.
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Demgemäß weisen
die numerischen Daten DAT, die durch Addieren der numerischen Datenstücke DT1
bis DTm von jeder Pulspositionsbenummerungseinheit 12 erzielt
werden, die Spannungsauflösung
um den dynamischen Bereich auf, die das m-fache von denjenigen der
numerischen Daten DT1 bis DTm vor der Addition durch den Addieren 14 sind.
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Daher
kann die A/D-Wandlervorrichtung des Ausführungsbeispiels die A/D-Wandlung
mit einer hohen Genauigkeit durchführen.
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Weiterhin
besteht in der A/D-Wandlervorrichtung 1 des Ausführungsbeispiels
die Verzögerungseinheit 2 aus
m × n
Invertern INV (in diesem Ausführungsbeispiel
ist n = 1) und besteht der Taktgenerator 11 aus m Verzögerungsleitungen
DL1 bis DLm, von denen jede i × n
(i = 1, 2, ..., m) Inverter INV aufweist, und die Ausgangssignale
der Verzögerungsleitungen DL1
bis DLm werden als jeweilige der Abtasttakte CK1 bis CKm verwendet.
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Im
Gegensatz dazu muss die in 5A gezeigte
herkömmliche
A/D-Wandlervorrichtung
die Abmessung von jedem Transistor einstellen, der den Inverter
ausbildet. Es ist schwierig, die Transistoren durch genaues Einstellen
der Abmessung von ihnen herzustellen, und deshalb schwierig, dieses
Erfordernis zu erfüllen.
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Andererseits
erfordert die vorliegende Erfindung nicht, die Abmessung von jedem
Transistor, der den Inverter INV ausbildet, einzustellen, sondern stellt
die Abmessung der Verzögerung
in jeder Verzögerungsleitung
DL1 bis DLm durch Ändern
lediglich der Anzahl von Invertern INV, von denen jeder eine gleiche
Charakteristik oder Fähigkeit
aufweist, und dadurch auf der Grundlage der Änderung der Phasendifferenz
des Abtasttakts ein. Deshalb kann die A/D-Wandlervorrichtung gemäß der vorliegenden
Erfindung die m Abtasttakte CK1 bis CKm erzeugen und verwenden,
deren Phasen um ΔT
(Td/m) genau zueinander verschoben sind.
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Als
Ergebnis weist jede Pulspositionsbenummerungseinheit 12 die
A/D-Wandlercharakteristik oder
-fähigkeit
auf, um die Daten genau um Vd/m zu verschieben, wobei Vd eine Spannung
pro LSB der numerischen Daten ist, die aus der Pulspositionsbenummerungseinheit 12 ausgegeben
werden. Weiterhin kann die gesamte A/D-Wandlercharakteristik oder
-fähigkeit
der A/D-Wandlervorrichtung 1 die numerischen Daten DTA
ausgeben, die durch Addieren der Daten DT1 bis DTm erzielt werden,
und ein LSB wird zu jeder Spannungsänderung Vd/m genau erhöht.
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Das
heißt,
gemäß der A/D-Wandlervorrichtung 1 des
Ausführungsbeispiels
weisen die numerischen Daten DAT mit einer hohen Auflösung, die durch
Addieren der numerischen Daten DT1 bis DTm erzielt werden, die aus
den mehreren Pulspositionsbenummerungseinheiten 12 ausgegeben
wer den, das LSB einer gleichen Amplitude oder Abmessung auf, so
dass es möglich
ist, die A/D-Wandlung mit einer hohen Genauigkeit zu realisieren
und durchzuführen.
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Die
Beziehung zwischen den Elementen der A/D-Wandlervorrichtung gemäß dem Ausführungsbeispiel
und Einrichtungen, die in den Ansprüchen definiert sind, ist wie
folgt. Die m Pulspositionsbenummerungseinheiten 12 entsprechen
m Pulspositionsbenummerungseinrichtungen, der Addierer 14 entspricht
einer Addiereinrichtung und die Verriegelungsschaltung 22 entspricht
einer Halteschaltung.
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In
der Erklärung
des zuvor beschriebenen Ausführungsbeispiels
besteht die Pulsverzögerungsschaltung 10 aus
den mehreren Verzögerungseinheiten 2,
die in dem Ausführungsbeispiel
in Reihe geschaltet sind. Jedoch ist die vorliegende Erfindung nicht
auf dieses Beispiel beschränkt.
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4B zeigt
ein Blockschaltbild eines anderen Aufbaus der Pulsverzögerungsschaltung
in der A/D-Wandlervorrichtung gemäß dem Ausführungsbeispiel. Zum Beispiel
ist es, wie es in 4B gezeigt ist, möglich, die
Pulsverzögerungsschaltung 10a unter
Verwendung einer Ringverzögerungsleitung
(RDL) auszubilden, in welcher mehrere Verzögerungseinheiten 2s, 2,
..., und 2e in Reihe geschaltet sind, und die Verzögerungseinheit 2s der
Anfangsstufe ist mit der Verzögerungseinheit 2e der Endstufe
verbunden, um die Zirkulationssignalleitung auszubilden. Die Ringverzögerungsleitung
(RDL) muss einen Zirkulationsanzahlzähler 27 zum Zählen der
Anzahl einer Zirkulation des Signals durch die Ringverzögerungsleitung
einer Ringverbindung aufweisen. Weiterhin ist es zulässig, dass
jede Pulspositionsbenummerungseinheit 12 das Ausgangssignal des
Zirkulationsanzahlzählers 27 als
Datenstücke
eines höherwertigen
Bits aufnimmt.
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In
diesem Fall ist es möglich,
die Anzahl von Stufen, die die Pulsverzö gerungsschaltung 10a ausbilden,
um jedes halbe Inkrement des Zirkulationsanzahlzählers 27 um ein Bit
zu verringern, wenn die Anzahl von Bits von numerischen Daten DT1
bis DTm konstant eingestellt wird. Dies kann die Schaltungsabmessung
stark verringern und sieht die A/D-Wandlervorrichtung mit einer kleinen
Abmessung vor.
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Noch
weiterhin wird in der Beschreibung des zuvor beschriebenen Ausführungsbeispiels
der Parameter "n" von "m × n" auf 1 (n = 1) eingestellt,
wobei "n" die Zahl der Inverter
INV ist, die die Pulsverzögerungsschaltung
und die Verzögerungsleitungen
DL1 bis DLm ausbilden. Jedoch ist die vorliegende Erfindung nicht
auf dieses Beispiel beschränkt.
Zum Beispiel ist es möglich,
den Parameter "n" auf 2 oder mehr
einzustellen. Insbesondere kann ein Einstellen des Parameters "n" auf eine ungerade Zahl den Aufbau einer
derartigen Pulsverzögerungsschaltung
und der Verzögerungsleitungen
DL1 bis DLm vereinfachen, da die Komponenten und Einheiten lediglich
an der ansteigenden Flanke oder an der abfallenden Flanke des Abtasttakts
CKi arbeiten.
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Nachstehend
erfolgt die Beschreibung von Merkmalen und Wirkungen gemäß der vorliegenden Erfindung.
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Wie
es zuvor im Detail beschrieben worden ist, weist gemäß der vorliegenden
Erfindung die Analog/Digital-Wandlervorrichtung die Pulsverzögerungsschaltung
auf, die aus mehreren Verzögerungseinheiten
besteht, die in Reihe geschaltet sind, wobei jede Verzögerungseinheit
das analoge Eingangssignal aufnimmt und es dann um eine Verzögerungszeit verzögert, die
einem Spannungspegel des analogen Eingangssignals entspricht. Der
Taktgenerator erzeugt m Abtasttakte einer um Td/m zueinander unterschiedlichen
Phase, wobei Td eine Verzögerungszeit von
jeder Verzögerungseinheit
ist und m eine Ganzzahl von nicht weniger als 2 ist.
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Jede
der m Pulspositionsbenummerungseinrichtungen erfasst die Position
des Pulssignals in der Pulsverzögerungsschaltung
an der ansteigenden Flanke oder der abfallenden Flanke der entsprechenden
Abtasttakte in den m Abtasttakten, die von dem Taktgenerator erzeugt
werden, und führt
dann dem numerischen Ausdruck für
die erfasste Position des Pulssignals durch. Der Addierer addiert
die numerischen Daten aus jeder Pulspositionsbenummerungseinrichtung
und gibt das Ergebnis der Addition als numerische Daten aus, die
das analoge Eingangssignal ausdrücken.
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Die
Verzögerungseinheit
besteht aus den m × n
(m, n sind positive Ganzzahlen) Inverterschaltungen. Der Taktgenerator
besteht aus den m Verzögerungsleitungen,
die aus den Invertern von i × n
(i = 1, 2, ..., und m) Stufen. Die Abtasttakte werden aus den m
Verzögerungsleitungen
ausgegeben. Wenn eine Inverterschaltung eine Verzögerungszeit
Tp aufweist, wird die gesamte Verzögerungszeit der Pulsverzögerungsschaltung
m × n × Tp. Weiterhin
ist die Einheitszeit ΔT
= Td/m, und wird die Verzögerungszeit
der Verzögerungsleitung,
die den Taktgenerator ausbildet, ΔT
(=n × Tp),
2 × ΔT (=2 × n × Tp), ...,
mΔT (=m × n × Tp).
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Das
heißt,
die vorliegende Erfindung stellt nicht die Abmessung von jedem Transistor
ein, der die Inverter ausbildet, sondern stellt die Höhe der Verschiebung
von jeder Verzögerungsleitung
durch ledigliches Ändern
der Anzahl von Inverterschaltungen ein, von denen jeder eine gleiche
Charakteristik oder Fähigkeit
aufweist, und die vorliegende Erfindung ändert dadurch die Phasendifferenz
des Abtasttakts. Deshalb kann die A/D-Wandlervorrichtung gemäß der vorliegenden
Erfindung die m Abtasttakte erzeugen und verwenden, deren Phasen
um ΔT (Td/m)
vorhergehend voneinander verschoben werden.
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Als
Ergebnis weist jede Pulspositionsbenummerungseinrichtung die A/D-Wandlercharakteristik oder
-fähigkeit
auf, Daten genau um Vd/m zu ver schieben, wobei Vd eine Spannung
pro LSB der numerischen Daten ist, die aus der Pulspositionsbenummerungseinrichtung
ausgegeben werden. Weiterhin kann die gesamte A/D-Wandlercharakteristik oder
-fähigkeit
der A/D-Wandlervorrichtung
die numerischen Daten DAT ausgeben, die genau zu jeder Spannungsänderung
Vd/m erhöht
werden.
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Das
heißt,
gemäß der A/D-Wandlervorrichtung 1 der
vorliegenden Erfindung weisen die numerischen Daten DAT mit einer
hohen Auflösung,
die durch Addieren der numerischen Daten DT1 bis DTm erzielt werden,
die aus den mehreren Pulspositionsbenummerungseinrichtungen 12 ausgegeben
werden, das LSB einer gleichen Amplitude oder Abmessung auf, so
dass es möglich
ist, die A/D-Wandlung mit einer hohen Genauigkeit zu realisieren
und durchzuführen.
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Gemäß der A/D-Wandlervorrichtung
der vorliegenden Erfindung weisen die numerischen Daten DAT mit
einer hohen Auflösung,
die durch Addieren der numerischen Daten erzielt werden, die aus
den mehreren Pulspositionsbenummerungseinrichtungen ausgegeben werden,
das LSB einer gleichen Amplitude oder Abmessung auf, so dass es
möglich ist,
die A/D-Wandlung mit einer hohen Genauigkeit durchzuführen.
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Noch
weiterhin ist es gemäß. der vorliegenden
Erfindung möglich,
die Genauigkeit der Spannungsauflösung unter verschiedenen Anwendungen zu
erhöhen,
da ein Erhöhen
der Anzahl von numerischen Datenstücken, die zu addieren sind,
die Genauigkeit ohne Verwendung eines Dither-Effekts während des
Additionsverfahrens erhöhen
kann.
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Noch
weiterhin ist es gemäß der vorliegenden
Erfindung möglich,
eine erwünschte
oder optimale Spannungsauflösung
und einen dynamischen Bereich durch Einstellen der Anzahl von Stufen
der Pulspositionsbenummerungseinrichtung auf einen optionalen Wert
zu erzielen.
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Die
A/D-Wandlervorrichtung gemäß der vorliegenden
Erfindung wird bei verschiedenen Anwendungen wirkungsvoller angewendet,
die Verzögerungseinheiten
durch mehrere Inverterschaltungen mit einer verringerten Verzögerungszeit
ausbilden müssen,
die durch das Verfahren eines mikroelektronischen Herstellungsverfahrens
erzielt werden. Es ist ebenso möglich,
die Spannungsauflösung
der A/D-Wandlervorrichtung ohne Erhöhen der Anzahl von Verzögerungseinheiten
zu erhöhen.
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Noch
weiterhin ist es in der A/D-Wandlervorrichtung gemäß der vorliegenden
Erfindung bevorzugt, dass die Invertierungsschaltungen, die die
Verzögerungseinheiten
und den Taktgenerator ausbilden, auf der Grundlage eines analogen
Eingangssignals als eine Ansteuerspannung arbeiten. In diesem Fall
werden, da die Verzögerungszeit
der Invertierungsschaltung, die den Taktgenerator ausbildet, auch
dann geändert
wird, wenn die Verzögerungszeit (Tp)
der Invertierungsschaltung die Verzögerungszeit (Td) der gesamten
Verzögerungseinheit
durch Ändern
des Spannungspegels des analogen Eingangssignals geändert werden,
die Höhe
der Verzögerungszeit
von jeder Verzögerungsleitung
ein positiv ganzzahliges der Einheitszeit ΔT (Td/m), wobei Td die Verzögerungszeit
der Verzögerungseinrichtung ist.
Es ist deshalb möglich,
sicher ein Auftreten einer Änderung
der Amplitude eines LSB zu verhindern.
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Im
Allgemeinen ist die Pulspositionsbenummerungseinrichtung mit einer
Halteschaltung zum Halten des Ausgangssignals von jeder Verzögerungseinheit,
die die Pulsverzögerungsschaltung ausbildet,
synchron zu dem Abtasttakt ausgestattet. Wenn der Parameter "n", der die Anzahl der Invertierungsschaltungen
bestimmt, die die Verzögerungseinheit
ausbilden, eine ungerade Anzahl ist, nimmt der Abtasttakt, dessen
Phase um die Einheitszeit ΔT (=
Td/m) verschoben ist, das Zeitintervall ΔT zwischen den unterschiedlichen
Flanken, wie zum Beispiel einer ansteigenden Flanke und einer abfallenden
Flanke, oder zwischen einer abfallenden Flanke und einer ansteigenden
Flanke des Abtasttakts an. Demgemäß ist es, um die m Pulspositionsnummerierungseinrichtungen
(insbesondere die Halteschaltung, die in jeder derartigen Einrichtung
enthalten ist) durch Verschieben um ΔT zueinander unter Verwendung
der m Abtasttakte auszuführen,
die das vorhergehende Merkmal oder die vorhergehende Beziehung aufweisen,
erforderlich, beide Typen der Invertierungsschaltungen zu verwenden
oder einzuschließen,
von denen eine an der ansteigenden Flanke betrieben wird und die
andere an der abfallenden Flanke des Abtasttakts betrieben wird.
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Noch
weiterhin nimmt, wenn der Parameter "n",
der die Anzahl der Invertierungsschaltungen bestimmt, die die Verzögerungseinheit
ausbilden, eine gerade Anzahl ist, der Abtasttakt, dessen Phase
um die Einheitszeit ΔT
(= Td/m) verschoben ist, das Zeitintervall ΔT zwischen gleichen Flanken,
wie zum Beispiel einer ansteigenden Flanke und einer folgenden ansteigenden
Flanke oder zwischen einer abfallenden Flanke und einer folgenden
abfallenden Flanke des Abtasttakts ein. Um die m Pulspositionsbenummerungseinrichtung
(insbesondere die Halteschaltung, die in jeder derartigen Einrichtung
enthalten ist) durch Verschieben um ΔT zueinander unter Verwendung
der m Abtasttakte auszuführen,
die das vorhergehende Merkmal oder die vorhergehende Beziehung aufweisen,
ist es erforderlich, den gleichen Typ der Invertierungsschaltungen
zu verwenden oder einzuschließen,
die beide an der ansteigenden Flanke oder an der abfallenden Flanke
des Abtasttakts arbeiten.
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Es
ist möglich,
eine Master/Slave-Verriegelungsschaltung als die Halteschaltung
zu verwenden, wobei die Master/Slave-Verriegelungsschaltung auf der
Grundlage von beiden Takten, das heißt an der ansteigenden Flanke
und der abfallenden Flanke des Abtasttakts, arbeitet.
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Noch
weiterhin ist es zulässig,
eine Ringverzögerungsleitung
als die Pulsverzögerungsleitung
zu verwenden, bei welcher die Verzögerungseinheiten in einer Ringform
verbunden sind, um die Pulsverzögerungsschaltung
auszubilden, und weiterhin den Zirkulationsanzahlzähler zum
Zählen
der Anzahl von Zirkulationen des Pulseingangssignals durch die Ringverzögerungsleitung
hinzuzufügen.
Bei diesem Aufbau erfasst die Pulspositionsbenummerungseinrichtung
die Position des Pulssignals in der Pulsverzögerungsschaltung und den Zählwert des
Zirkulationszählers
und erzeugt numerische Daten, von denen niederwertige Daten numerische
Daten der Position des Pulssignals sind und von denen die höherwertigen
Daten der erfasste Zellwert sind.
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Es
ist deshalb möglich,
die Schaltungsabmessung der A/D-Wandlervorrichtung
stark zu verringern, da die Anzahl der Stufen der Verzögerungseinheiten,
die die Pulsverzögerungsschaltung
bilden, pro Erhöhung
um ein Bit des Zirkulationzählers
um die Hälfte
(1/2) verringert werden kann, wenn die Anzahl von Bits der numerischen
Daten als ein konstanter Wert eingestellt ist.
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In
einer zuvor beschriebenen erfindungsgemäßen Analog/Digital-Wandlervorrichtung
weist jede Verzögerungseinheit
in einer Pulsverzögerungsschaltung
Inverter von m × n
Stufen auf, wobei m, n positive Ganzzahlen sind, weist ein Taktgenerator
m Verzögerungsleitungen
auf und weist jede Verzögerungsleitung
Inverter von i × n
Stufen auf, wobei i = 1, 2, ..., m ist. Derartige m Verzögerungsleitungen
geben m Abtasttakte aus. Jeder von derartigen Invertern weist eine
gleiche Charakteristik auf. In der Analog/Digital-Wandlervorrichtung
wird die Verzögerungszeit
in jeder der m Verzögerungsleitungen durch
die Anzahl der Inverter eingestellt. Es ist deshalb möglich, die
m Abtasttakte einer zueinander unterschiedlichen Phase ΔT vorzusehen,
das heißt, derartige
Phasen sind um ΔT
voneinander verschoben.