JP7151260B2 - Ａ／ｄ変換回路 - Google Patents

Description

本発明は、パルス信号を遅延して出力する遅延ユニットを複数個直列接続してなるパルス遅延回路を用いて、アナログ入力信号を数値データに変換するＡ／Ｄ変換回路に関する。

Ａ／Ｄ変換回路は、その構成を簡単化しながら高分解能のデジタル値を取得できるように開発が進められている（例えば、特許文献１参照）。特許文献１記載のＡ／Ｄ変換装置は、各種ゲート回路からなる複数の遅延ユニットを直列接続してなるパルス遅延回路を備える。このＡ／Ｄ変換装置は、Ａ／Ｄ変換対象となるアナログ入力信号をパルス遅延回路の電源電圧として供給すると同時に、伝送用のパルス信号（スタートパルス）を入力するように構成されている。

そしてパルス遅延回路は、各遅延ユニットの前記電源電圧に依存する遅延時間に対応した速度でパルス信号を遅延させることになり、そのパルス信号が伝達する間、所定のサンプリング時間内にパルス信号が通過した遅延ユニットの個数をカウントすることでアナログ入力信号を数値データに変換している。このＡ／Ｄ変換装置は、１つのパルス遅延回路と、複数のパルス位置数値化部と、サンプリングクロック発生回路とを用いて構成され、クロックエッジシフト（ＣＫＥＳ）型のＡ／Ｄ変換回路と称されている。

ところで、特許文献１におけるサンプリングクロック発生回路は、Ｐチャネルトランジスタとｎチャネルトランジスタを用いたインバータを２段縦続接続して構成されている（特許文献１の図１７）。これらのインバータは、そのスイッチングレベル（閾値電圧）を互いに異なるように構成することで遅延時間を互いに異なるように設定している。これらのインバータを、一般的な平面型のＭＯＳＦＥＴ（Planar-TypeFET）を用いて構成するときには、各インバータ毎に異なるサイズ（ゲート長Ｌ、ゲート幅Ｗ）に設定する。

特開２００４－００７３８５号公報（図４、図１７、「０１８５」－「０１８７」段落） 特開平５－２５９９０７号公報

近年、ＣＭＯＳ製造プロセスの設計ルールが急速に微細化されており、例えば所謂立体型トランジスタを用いることが検討されている。設計ルールが微細化されると、この種の原理を用いたＡ／Ｄ変換回路は、前述の遅延ユニット（インバータ）の遅延時間を大幅に減少させることができる。このため、遅延ユニットの個数も増加させることができ、この結果、微細化の恩恵を受けて性能良く構成できる。

より性能を上げるためには、パルス位置数値化部の個数を増加させることが考えられるが、この場合、サンプリングクロック発生回路による隣り合うサンプリングクロックのクロックエッジの時間間隔が短くなり、サンプリングクロックが多数必要になる。

しかしながら、前述のような微細化設計ルールを用いてトランジスタを構成すると設計に制約を生じる。例えばトランジスタとしてＦｉｎＦＥＴを用いると、このトランジスタのゲート幅は概ね一定となり、トランジスタのゲート幅を連続的に変更できない。トランジスタのゲート幅を連続的に変更できないため、特にサンプリングクロック発生回路を構成しにくくなる。なお、平面型のトランジスタを用いたとしても微細化が進めば同様の課題を生じてしまう。

本発明の目的は、設計ルールの微細化が進んだとしても多数のサンプリングクロックを発生させるクロック発生回路を容易に構成できるようにしたＡ／Ｄ変換回路を提供することにある。

請求項１記載の発明は、パルス信号を正転又は反転遅延して出力する遅延ユニットを複数個直列接続してなるパルス遅延回路を用いて、アナログ入力信号を数値データに変換するＡ／Ｄ変換回路を対象としている。複数のパルス位置数値化部は、パルス遅延回路が遅延ユニットを通じてパルス信号を伝送するときに当該パルス信号の位置を互いに異なるタイミングにて数値化するように構成されている。クロック発生回路は、少なくとも一段以上の複数接続されたインバータを備え、入力されるクロック基準信号に基づいて複数の互いに異なるタイミングのクロックエッジを有する複数のサンプリングクロックを出力する。

複数のインバータは、１又は複数のｎチャネルトランジスタ、及び、１又は複数のｐチャネルトランジスタを備え、ｎチャネルトランジスタのゲート共通並列接続個数と、ｐチャネルトランジスタのゲート共通並列接続個数との個数比率が互いに異なるように構成されている。

すると、複数のパルス位置数値化部のラッチ回路は、パルス遅延回路のパルス信号をサンプリングクロックのクロックエッジによりそれぞれ互いに異なるタイミングにてラッチすることができ、当該互いに異なるタイミングにてパルス信号の位置を数値化できる。このため処理部が、複数のパルス位置数値化部による数値化結果に基づいてＡ／Ｄ変換に係る数値データを出力することでＡ／Ｄ変換処理を実行できるようになる。

この場合、インバータのｎチャネルトランジスタ及びｐチャネルトランジスタの個数比率が調整されることにより、互いに異なるタイミングのクロックエッジを発生させることができるようになるため、たとえ設計ルールの微細化が進んだとしても多数のサンプリングクロックを発生させるクロック発生回路を容易に構成できる。複数のインバータは、ｎチャネルトランジスタ及びｐチャネルトランジスタの最大個数を同一の個数にして構成されている。

第１実施形態に係るＡ／Ｄ変換回路の電気的構成図 インバータの電気的構成図（その１） クロック発生回路の電気的構成図 パルス位置数値化部の電気的構成図 インバータの電気的構成図（その２） インバータの電気的構成図（その３） インバータの電気的構成図（その４） インバータの電気的構成図（その５） インバータの電気的構成図（その６） インバータの電気的構成図（その７） インバータの電気的構成図（その８） インバータの電気的構成図（その９） インバータの電気的構成図（その１０） ＦｉｎＦＥＴ構造を模式的に示す斜視図 遅延したパルス信号とサンプリングクロックのクロックエッジの時間的関係を示す説明図 第２実施形態に係るＡ／Ｄ変換回路の電気的構成図 クロック発生回路の電気的構成図 遅延したパルス信号とサンプリングクロックのクロックエッジの時間的関係を示す図 第３実施形態に係るナノワイヤＦＥＴ構造を模式的に示す斜視図 カーボンナノチューブＦＥＴ構造を模式的に示す斜視図 トンネルＦＥＴ構造を模式的に示す斜視図 平面型ＭＯＳＦＥＴ構造を模式的に示す斜視図

以下、Ａ／Ｄ変換装置の幾つかの実施形態について図面を参照しながら説明する。各実施形態において実質的に同一又は類似部分には同一符号又は類似符号（例えば一及び十の位に同一符号を付すと共に百の位に他の符号）を付して必要に応じて説明を省略し、各実施形態では特徴部分を中心に説明する。

（第１実施形態）
図１から図１５は、第１実施形態の説明図を示している。図１は、時間Ａ／Ｄ（ＴＡＤ：Time Analog to Digital Converter）方式のＡ／Ｄ変換回路１を概略的に示す。このＡ／Ｄ変換回路１は、例えば自動車の電子制御ユニット（以下、ＥＣＵ）に搭載されたマイクロコンピュータやＥＣＵとのデジタル通信機能を有するセンサ製品などの半導体集積回路装置の内部にＣＭＯＳ製造プロセスを用いて構成される。このＡ／Ｄ変換回路１は、センサ等から出力されたアナログ入力信号Ｖinを入力し、このアナログ入力信号Ｖinをデジタル値となる数値データＤＴに変換して出力する。

Ａ／Ｄ変換回路１は、リング状パルス遅延回路（以下、単にパルス遅延回路と称す）２と、クロック発生回路３と、複数のパルス位置数値化部（Ｌ＆Ｅ／Ｓ: Latch-&-Encoder and Subtractor）４１…４８と、処理部としての加算器５とを備える。

＜パルス遅延回路２の構成説明＞
パルス遅延回路２は、パルス信号ＰＡを反転遅延して出力する遅延ユニットＤＵ（Ｇ１～Ｇ１５）を複数個直列接続して例えばリング状に構成される。遅延ユニットＤＵは、それぞれパルス信号ＰＡを所定の遅延時間Ｔｄだけそれぞれ遅延させて出力するゲート回路Ｇ１～Ｇ１５により構成されている。このため、以下の説明では、１又は複数の遅延ユニットを「ＤＵ」と表記したり、または「Ｇ１」…「Ｇ１５」と表記することにする。パルス遅延回路２は、各遅延ユニットＤＵ（Ｇ１～Ｇ１５）の出力をパルス位置数値化部４１…４８に出力するように構成されている。

各ゲート回路Ｇ１～Ｇ１５には、Ａ／Ｄ変換の対象となるアナログ入力信号Ｖinが電源電圧（駆動電圧）として入力され、各ゲート回路Ｇ１～Ｇ１５がこのアナログ入力信号Ｖinに応じて信号出力する。各ゲート回路Ｇ１～Ｇ１５は、アナログ入力信号Ｖinによりその遅延時間Ｔｄが変化するゲート回路であればどのようなものでも用いることができるが、図１に示すように、ＮＡＮＤゲートＧ１、ＮＯＴゲートＧ２～Ｇ１５を組み合わせて遅延ユニットＤＵを構成することが望ましい。

図１に示すパルス遅延回路２は、初段のＮＡＮＤゲートＧ１とその後段の偶数個のＮＯＴゲートＧ２～Ｇ１５とを用いて構成される。偶数個のＮＯＴゲートＧ２～Ｇ１５は縦続接続されており、ＮＡＮＤゲートＧ１はパルス信号ＰＡを入力すると共に、最後段のＮＯＴゲートＧ１５の出力を入力して構成されている。これにより、パルス信号ＰＡがパルス遅延回路２に入力されると、パルス遅延回路２は、このパルス信号ＰＡを伝送し、そして周回させる。

ＮＯＴゲートＧ２～Ｇ１５は、その回路構成をより簡単化し遅延時間Ｔｄを極力短縮して時間分解能を高めるため、例えば図２に示すようなＣＭＯＳインバータ６を用いて構成することが望ましい。ＣＭＯＳインバータ６は、例えば図２に示すように、アナログ入力信号Ｖinの供給ノードとグランドノードとの間にｐチャネルトランジスタＭｐのソースドレイン間とｎチャネルトランジスタＭｎのドレインソース間とを直列接続すると共に、当該ｐチャネルトランジスタＭｐのゲートとｎチャネルトランジスタＭｎのゲートとが共通接続して構成される。ｐチャネルトランジスタＭｐ及びｎチャネルトランジスタＭｎのゲート共通接続ノードは入力端子Ｉｎとなり、ｎチャネルトランジスタＭｎ及びｐチャネルトランジスタＭｐの共通接続ドレインノードは出力端子Ｏｕｔとなる。

ＮＯＴゲートＧ２～Ｇ１５が、このようなＣＭＯＳインバータ６により構成されていれば、これらのＮＯＴゲートＧ２～Ｇ１５をそれぞれ２個のトランジスタにより構成できるようになる。ＮＯＴゲートＧ２～Ｇ１５が、１段のＣＭＯＳインバータ６により構成されているときには、パルス遅延回路２に入力されるパルス信号ＰＡをＬレベルからＨレベルに切替えると、奇数段目ではＨレベルからＬレベルに切り替わると共に、偶数段目ではＬレベルからＨレベルに切り替わる。ＮＯＴゲートＧ２～Ｇ１５が１段のＣＭＯＳインバータ６により構成されている場合には、遅延時間Ｔｄを短くでき、より高速にＡ／Ｄ変換結果を得られる。

＜クロック発生回路３の構成＞
図３はクロック発生回路３の電気的構成図を示している。図３に示すように、クロック発生回路３は、インバータＭ１～Ｍ４を複数段（例えば４段）に備えると共に、さらにインバータＭ４の後段に接続されたバッファＢ１～Ｂｍを通じて複数のサンプリングクロックＣＫ１～ＣＫｍを出力する。この図３の構成では、インバータＭ１を１段目、インバータＭ２を２段目、インバータＭ３を３段目、インバータＭ４を４段目としている。なお、本実施形態ではｍ＝８の形態を示している。

これらの複数段のインバータＭ１～Ｍ４にはアナログ入力信号Ｖinが電源電圧（駆動電圧）として与えられており、パルス遅延回路２のパルス信号ＰＡの遅延時間Ｔｄに合わせて、サンプリングクロックＣＫ１～ＣＫ８の遅延時間を調整するように構成されている。このときクロック発生回路３は、基準として入力されるクロック基準信号ＣＫｓに基づいて複数のサンプリングクロックＣＫ１～ＣＫ８を生成する。このクロック基準信号ＣＫｓは、出力Ｐ１に同期して生成される基準信号である。

複数のインバータＭ３は、その入力端子Ｉｎが同一ノードに複数接続されている（Inv1～Inv8参照）。このため、以下の説明では、必要に応じて、このインバータＭ３について「Ｍ３（Inv1～Inv8）」、「Inv1～Inv8」と表記して説明する。この図３に示す例では、１段目、２段目にそれぞれ１つのインバータＭ１、Ｍ２が縦続接続されており、その２段目のインバータＭ２の出力端子Ｏｕｔが３段目の複数のインバータＭ３（Inv1～Inv8）の入力端子Ｉｎに接続されている。

１段目のインバータＭ１は、クロック基準信号ＣＫｓを入力してパルスを伝達し２段目のインバータＭ２に出力する。２段目のインバータＭ２もまたパルスを伝達し３段目の複数のインバータＭ３（Inv1～Inv8）に出力する。この２段目のインバータＭ２による出力をクロック基準信号ＣＫｓａとする。３段目の複数のインバータＭ３（Inv1～Inv8）は、クロックエッジの立上り遅延時間差ΔＴを相対的に変化させる。

これらの３段目の複数のインバータＭ３（Inv1～Inv8）の後段の４段目には、それぞれさらに複数のインバータＭ４がそれぞれ接続されている。これらの４段目のインバータＭ４の後段には、パルス位置数値化部４１…４８のラッチ回路１２を駆動するため、バッファＢ１～Ｂ８が接続されている。

１段目、２段目、４段目のインバータＭ１、Ｍ２、Ｍ４は、図２に示すｐチャネルトランジスタＭｐ及びｎチャネルトランジスタＭｎを組み合わせてなるＣＭＯＳインバータ６を用いて構成されている。例えば、１段目、４段目のインバータＭ１、Ｍ４は、遅延時間ＴｄのＣＭＯＳインバータ６を用いて構成され、２段目のインバータＭ２は、その２倍の駆動能力を備えるように構成され、遅延ユニットＤＵのゲート回路Ｇ２～Ｇ１５の遅延時間Ｔｄに比較して例えば１／２の立上り／立下り時間の遅延時間Ｔｄ／２の特性を備える。

また３段目の複数のインバータＭ３（Inv1～Inv8）は、互いに異なる構成となっている。これらの３段目の複数のインバータＭ３（Inv1～Inv8）は、図２のＣＭＯＳインバータ６の構成を用いても良いが、その他にも図５～図１３のインバータ１０６…９０６の構成を用いても良い。

図５～図１３に示すインバータ１０６…９０６は、図２に示すＣＭＯＳインバータ６の構成を基本構成とし、ｐチャネルトランジスタＭｐのゲート共通並列接続個数、及び、ｎチャネルトランジスタＭｎのゲート共通並列接続個数の何れかが異なる構成となっている。このため以下では、３段目のインバータInv1～Inv8の構成を、必要に応じてｐチャネルトランジスタＭｐとｎチャネルトランジスタＭｎのゲート共通並列接続個数を用いて表記する。

図２に示すＣＭＯＳインバータ６は、ｐチャネルトランジスタＭｐが１個、ｎチャネルトランジスタＭｎが１個であるため、（ｐ、ｎ）＝（１、１）と表記できる。同様に、図５から図１３に示すＣＭＯＳインバータ１０６…９０６は、それぞれ、図５→（ｐ、ｎ）＝（３、１）、図６→（ｐ、ｎ）＝（３、２）、図７→（ｐ、ｎ）＝（４、２）、図８→（ｐ、ｎ）＝（５、２）、図９→（ｐ、ｎ）＝（１、２）、図１０→（ｐ、ｎ）＝（１、３）、図１１→（ｐ、ｎ）＝（２、３）、図１２→（ｐ、ｎ）＝（２、４）、図１３→（ｐ、ｎ）＝（２、５）と表記できる。

このような図５～図１３に示すインバータ１０６…９０６は、微細化されたプロセスを用いて構成することで、従来より用いられている平面型（Planar-type）のＣＭＯＳインバータに比較してより集積度を増すことができる。このプロセスを用いて構成可能なトランジスタ構造としては、図１４に斜視図を示すＦｉｎＦＥＴ構造７がある。

このＦｉｎＦＥＴ構造７は、シリコン基板８の表面に必要な不純物（例えばｐ型、ｎ型）をドーピングした後、ある一方向の並行線状に素子分離溝を形成し、素子分離溝内に酸化物９を堆積して素子分離すると共にフィン１０を構成し、このフィン１０及び酸化物９の上からシリコン等の導電物を堆積することでゲート構造１１を構成する。このＦｉｎＦＥＴ構造７は、例えば７ｎｍ程度の設計ルールにより形成される。このＦｉｎＦＥＴ構造７は、素子分離領域により分離されたフィン１０をソース／ドレインとして備える。

この図１４に示すように、フィン１０は複数離間して一方向に並設され、ゲート構造１１がこれらの複数のフィン１０を覆うように構成されている。このため、ゲート構造１１が複数のフィン１０を覆う複数個のトランジスタＭｐ（又はＭｎ）を容易に構成できる。このようなＦｉｎＦＥＴ構造７を採用することで単位体積当たりのトランジスタＭｐ、Ｍｎのゲート共通並列接続個数を多くできる。ドーピングする不純物が変更されることで、ｐチャネルトランジスタＭｐ、ｎチャネルトランジスタＭｎを作り分けることができる。したがって、このようなＦｉｎＦＥＴ構造７を用いることで図５～図１３に示すインバータ１０６…９０６を容易に構成できる。

次に、３段目の各インバータＭ３（Inv1～Inv8）におけるｎチャネルトランジスタＭｎの個数、ｐチャネルトランジスタＭｐの個数の設定方法について説明する。

ｎチャネルトランジスタＭｎにおける電子移動度はｐチャネルトランジスタＭｐにおける正孔移動度より大きい。このため、ｎチャネルトランジスタＭｎはｐチャネルトランジスタＭｐより高速動作する。したがってｐチャネルトランジスタＭｐのゲート共通並列接続個数をｎチャネルトランジスタＭｎのゲート共通接続個数に比較して多くすることで、クロックエッジの立上り遅延時間差ΔＴを長くできる。また逆にｐチャネルトランジスタＭｐのゲート共通並列接続個数をｎチャネルトランジスタＭｎのゲート共通並列接続個数に比較して少なくすることでクロックエッジの立上り遅延時間差ΔＴを短くできる。

言い換えれば、インバータＭ３（Inv1～Inv8）を構成するｎチャネルトランジスタＭｎの個数が１であり、ｐチャネルトランジスタＭｐの個数が２以上となっていれば、クロックエッジの立上り遅延時間差ΔＴを大きくできる。またｎチャネルトランジスタＭｎの個数を１以上とすれば、設計の自由度を増すことができる。

またさらに言い換えれば、インバータＭ３（Inv1～Inv8）を構成するｎチャネルトランジスタＭｎの個数が２以上であり、ｐチャネルトランジスタＭｐの個数が１となっていれば、クロックエッジの立上り遅延時間差ΔＴを小さくできる。またｐチャネルトランジスタＭｐの個数を１以上とすれば、設計の自由度を増すことができる。

さらに言い換えると、各インバータＭ３（Inv1～Inv8）は、これらのｐチャネルトランジスタＭｐ及びｎチャネルトランジスタＭｎの個数をそれぞれ変化させることで当該インバータＭ３（Inv1～Inv8）のスイッチングレベル（閾値電圧）を変更できる。

例えば図１５に示すように、サンプリングクロックＣＫ１のクロックエッジの立上り遅延時間差ΔＴを最短にするためには、インバータInv1におけるｐチャネルトランジスタＭｐ及びｎチャネルトランジスタＭｎのゲート共通接続個数の個数比率ｐ／ｎを最小とすることが望ましい。また図１５に示すように、サンプリングクロックＣＫ８のクロックエッジの立上り遅延時間差ΔＴを最長にするためには、インバータInv8におけるｐチャネルトランジスタＭｐ及びｎチャネルトランジスタＭｎのゲート共通接続個数の個数比率ｐ／ｎを最大とすることが望ましい。そして、これらの間のインバータInv2～Inv7の個数比率ｐ／ｎをインバータInv2からインバータInv7にかけて徐々に大きくすると良い。

各インバータInv1～Inv8におけるｐチャネルトランジスタＭｐ及びｎチャネルトランジスタＭｎのゲート共通接続個数の組合せ例を挙げると、以下の（Ａ１）のように設定することが望ましい。

（Ａ１）組合せ例Ａ１
インバータInv1：（ｐ、ｎ）＝（１、５）（個数比率ｐ／ｎ＝０．２）
インバータInv2：（ｐ、ｎ）＝（２、５）（個数比率ｐ／ｎ＝０．４）
インバータInv3：（ｐ、ｎ）＝（３、５）（個数比率ｐ／ｎ＝０．６）
インバータInv4：（ｐ、ｎ）＝（４、５）（個数比率ｐ／ｎ＝０．８）
インバータInv5：（ｐ、ｎ）＝（５、５）（個数比率ｐ／ｎ＝１．０）
インバータInv6：（ｐ、ｎ）＝（５、４）（個数比率ｐ／ｎ＝１．２５）
インバータInv7：（ｐ、ｎ）＝（５、３）（個数比率ｐ／ｎ＝１．６６…）
インバータInv8：（ｐ、ｎ）＝（５、２）（個数比率ｐ／ｎ＝２．５）

また、個数比率ｐ／ｎが合致していれば、立上り遅延時間差ΔＴが概ね同一となる。このため、例えば、インバータInv5のｐチャネルトランジスタＭｐ及びｎチャネルトランジスタＭｎの各個数＝５を減らすことで、以下の（Ａ２）のように設定しても良い。

（Ａ２）組合せ例Ａ２
インバータInv1：（ｐ、ｎ）＝（１、５）（個数比率ｐ／ｎ＝０．２）
インバータInv2：（ｐ、ｎ）＝（２、５）（個数比率ｐ／ｎ＝０．４）
インバータInv3：（ｐ、ｎ）＝（３、５）（個数比率ｐ／ｎ＝０．６）
インバータInv4：（ｐ、ｎ）＝（４、５）（個数比率ｐ／ｎ＝０．８）
インバータInv5：（ｐ、ｎ）＝（１、１）（個数比率ｐ／ｎ＝１．０）
インバータInv6：（ｐ、ｎ）＝（５、４）（個数比率ｐ／ｎ＝１．２５）
インバータInv7：（ｐ、ｎ）＝（５、３）（個数比率ｐ／ｎ＝１．６６…）
インバータInv8：（ｐ、ｎ）＝（５、２）（個数比率ｐ／ｎ＝２．５）

（Ａ１）の例では、インバータInv5～Inv8におけるｐチャネルトランジスタＭｐの個数、インバータInv1～Inv5におけるｎチャネルトランジスタＭｎの個数、をそれぞれ最大個数である同一個数＝５に揃えることができるため、プロセスに起因した特性ばらつきを抑制できる。すなわち、各インバータInv1～Inv8は、ｐチャネルトランジスタＭｐ及びｎチャネルトランジスタＭｎの何れかの個数を同一の最大個数＝５にしているため、プロセスに起因した特性ばらつきを抑制できる。

他方（Ａ２）に示したように、インバータInv5は、ｎチャネルトランジスタＭｎの個数とｐチャネルトランジスタＭｐの個数は、その一方の個数を他方の個数により割り切った条件を満たす個数となっているため、（Ａ１）と概ね同等の特性としながら、（Ａ１）の例に比較してインバータInv5のｐチャネルトランジスタＭｐ及びｎチャネルトランジスタＭｎの個数をそれぞれ少なくできる。この結果、構成サイズを削減できる。このため、設計事情に合わせて、前述のインバータInv1～Inv8を構成するｐチャネルトランジスタＭｐ及びｎチャネルトランジスタＭｎの個数の組合せを選択すると良い。

またその他、下記の（Ａ３）のように、ｎチャネルトランジスタＭｎの個数を合わせて設定しても良い。
（Ａ３）組合せ例Ａ３
インバータInv1：（ｐ、ｎ）＝（１、８）（個数比率ｐ／ｎ＝１／８）
インバータInv2：（ｐ、ｎ）＝（２、８）（個数比率ｐ／ｎ＝１／４）
インバータInv3：（ｐ、ｎ）＝（３、８）（個数比率ｐ／ｎ＝３／８）
インバータInv4：（ｐ、ｎ）＝（４、８）（個数比率ｐ／ｎ＝１／２）
インバータInv5：（ｐ、ｎ）＝（５、８）（個数比率ｐ／ｎ＝５／８）
インバータInv6：（ｐ、ｎ）＝（６、８）（個数比率ｐ／ｎ＝３／４）
インバータInv7：（ｐ、ｎ）＝（７、８）（個数比率ｐ／ｎ＝７／８）
インバータInv8：（ｐ、ｎ）＝（８、８）（個数比率ｐ／ｎ＝１）

また、個数比率ｐ／ｎが一致していれば遅延時間も概ね同一となるため、インバータInv8：（ｐ、ｎ）＝（１、１）としても良いし、インバータInv2：（ｐ、ｎ）＝（１、４）、インバータInv4：（ｐ、ｎ）＝（１、２）、インバータInv6：（ｐ、ｎ）＝（３、４）のように個数を設定しても良い。

また以下の（Ａ４）の例のように、ｐチャネルトランジスタＭｐの個数を合わせて設定しても良い。
（Ａ４）組合せ例Ａ４
インバータInv1：（ｐ、ｎ）＝（８、８）（個数比率ｐ／ｎ＝１）
インバータInv2：（ｐ、ｎ）＝（８、７）（個数比率ｐ／ｎ＝８／７）
インバータInv3：（ｐ、ｎ）＝（８、６）（個数比率ｐ／ｎ＝４／３）
インバータInv4：（ｐ、ｎ）＝（８、５）（個数比率ｐ／ｎ＝８／５）
インバータInv5：（ｐ、ｎ）＝（８、４）（個数比率ｐ／ｎ＝２）
インバータInv6：（ｐ、ｎ）＝（８、３）（個数比率ｐ／ｎ＝８／３）
インバータInv7：（ｐ、ｎ）＝（８、２）（個数比率ｐ／ｎ＝４）
インバータInv8：（ｐ、ｎ）＝（８、１）（個数比率ｐ／ｎ＝８）

また、個数比率ｐ／ｎが一致していれば遅延時間も概ね同一となるため、インバータInv1：（ｐ、ｎ）＝（１、１）としても良いし、インバータInv3：（ｐ、ｎ）＝（４、３）、インバータInv5：（ｐ、ｎ）＝（２、１）、インバータInv7：（ｐ、ｎ）＝（４、１）としても良い。

各インバータInv1～Inv8の間において、ｎチャネルトランジスタＭｎのゲート共通並列接続個数とｐチャネルトランジスタＭｐのゲート共通並列接続個数との個数比率ｐ／ｎが互いに異なるように構成されていれば、どのように個数を設定しても良い。各インバータInv1～Inv8のｐチャネルトランジスタＭｐとｎチャネルトランジスタＭｎの個数比率ｐ／ｎが、（Ａ１）～（Ａ４）のように順に大きくなるように設定されていると、インバータInv1～Inv8のクロックエッジの立上り遅延時間差ΔＴを順に大きくできる。

クロック発生回路３が、複数のパルス位置数値化部４１…４８に出力するサンプリングクロックＣＫ１～ＣＫ８の周期Ｔｓは、遅延ユニットＤＵ（Ｇ１～Ｇ１５）の各遅延時間Ｔｄに比較して十分長い所定時間に設定されている。

このとき図１５に示すように、各サンプリングクロックＣＫ１～ＣＫ８は、その隣り合うクロックエッジの時間差Δｔが、遅延時間Ｔｄを１／８（＝１／ｍ）した一定時間となるように、各インバータInv1～Inv8のｐチャネルトランジスタＭｐ及びｎチャネルトランジスタＭｎの個数が設定されていることが望ましい。このクロック発生回路３は所定の時間差Δtを単位として、位相シフトされたサンプリングクロックＣＫ１～ＣＫ８を発生できる。

パルス遅延回路２の各遅延ユニットＤＵの立上り／立下りの時間は、図１５に示すように各サンプリングクロックＣＫ１～ＣＫ８の立上り／立下りの時間より長くなる。これは、クロック発生回路３の最後段におけるドライバ用のバッファＢ１～Ｂ８の駆動能力が、パルス遅延回路２を構成するゲート回路Ｇ２～Ｇ１５の駆動能力より高いためである。

またパルス遅延回路２の遅延ユニットＤＵの接続段数は、各パルス位置数値化部４１…４８が入力するサンプリングクロックＣＫ１～ＣＫ８の周期Ｔｓに同期して所定回数の数値化動作を実行できるように、サンプリングクロックＣＫ１～ＣＫ８の周期Ｔｓに比較して十分に長い時間だけパルス信号ＰＡを伝送可能な段数に設定されている。

＜パルス位置数値化部４１…４８の構成＞
図１に参照図面を戻して全体構成説明を続ける。複数のパルス位置数値化部４１…４８は、サンプリングクロックＣＫ１～ＣＫ８の立上り（又は立下り）のクロックエッジのタイミングに同期して、そのサンプリングクロックＣＫ１～ＣＫ８の一周期内にパルス遅延回路２の内部にてパルス信号ＰＡが通過した遅延ユニットＤＣの個数を検出し、その検出結果を表す数値データＤＴＡを出力する。

特に、複数のパルス位置数値化部４１…４８は、数値化したパルス信号ＰＡの位置の前回値と今回値との偏差に基づいて、各サンプリングクロックＣＫ１～ＣＫ８の一周期内にパルス遅延回路２の内部にてパルス信号ＰＡが通過した遅延ユニットＤＵの個数を算出することで数値データＤＴ（ＤＴ１～ＤＴｍ）を生成出力する。

図４は、各パルス位置数値化部４１…４８の内部の電気的構成を概略的に示す。各パルス位置数値化部４１…４８は、ラッチ回路１２と、パルスセレクタ１３と、エンコーダ１４と、ラッチ回路１５と、減算器１６とを備えており、互いに同一構成である。

ラッチ回路１２は、それぞれ対応したサンプリングクロックＣＫ１～ＣＫ８のクロックエッジのタイミングに同期して、パルス遅延回路２の各遅延ユニットＤＵの出力のＨ／Ｌレベルをラッチする。パルスセレクタ１３は、ラッチ回路１２によりラッチされた各遅延ユニットＤＵの出力に基づいて、遅延ユニットＤＵの出力が、ＨレベルからＬレベル、または、ＬレベルからＨレベル、に変化する位置を検出する。これにより、パルスセレクタ１３は、パルス遅延回路２を周回するパルス信号ＰＡの到達位置を検出できる。パルス位置数値化部４１…４８のパルスセレクタ１３は、パルス遅延回路２内で隣接する遅延ユニットＤＵの出力が同レベルとなるタイミング（位置）をパルス信号ＰＡの到達位置として検出する。

エンコーダ１４は、パルスセレクタ１３による検出結果を数値データＤＴに変換するように構成され、これによりパルス遅延回路２の内部のパルス信号ＰＡの到達位置を数値化する。ラッチ回路１５は、エンコーダ１４から出力されるデータをラッチすることで前回値として格納する。減算器１６は、エンコーダ１４から出力されるデータの現在値から、ラッチ回路１５に格納されたデータの前回値を減算し、この減算データを数値データＤＴ（ＤＴ１～ＤＴ８）として出力する。

加算器５は、複数のパルス位置数値化部４１…４８により出力されるｍ個の数値化結果である数値データＤＴ１～ＤＴｍを加算することで「ｎ＋ｌｏｇ_２ｍ」ビットの数値データＤＴＡを生成する。加算器５に代えて各種の処理部を設けても良く、この処理部は、複数のパルス位置数値化部４１…４８の数値化結果に基づいて数値データＤＴＡを出力するようになっていれば良い。

このように構成されたＡ／Ｄ変換回路１は、各遅延ユニットＤＵの遅延時間Ｔｄがアナログ入力信号Ｖinの信号電圧レベルの大きさに応じて変化する。アナログ入力信号Ｖinの信号電圧レベルが高いほど、各遅延ユニットＤＵを構成するトランジスタＭｐ、Ｍｎのオン抵抗が低下するため、遅延時間Ｔｄが短くなる。逆に、アナログ入力信号Ｖinの信号電圧レベルが低いほど、各遅延ユニットＤＵを構成するトランジスタＭｐ、Ｍｎのオン抵抗が高くなるため、遅延時間Ｔｄが長くなる。したがって、アナログ入力信号Ｖinの信号電圧レベルの大きさに応じて、複数のパルス位置数値化部４１…４８が数値化する数値データＤＴ（ＤＴ１～ＤＴ８）も変化することになり、アナログ入力信号Ｖinに対応した数値データＤＴ１～ＤＴ８を加算した数値データＤＴＡをＡ／Ｄ変換データとして取得できる。

各パルス位置数値化部４１…４８は、それぞれ入力するサンプリングクロックＣＫ１～ＣＫｍのクロックエッジのタイミングに応じて動作する。図１５は、各遅延ユニットＤＵの出力Ｐ１～Ｐ１５の一部である出力Ｐ１～Ｐ４、クロック基準信号ＣＫｓａ、各サンプリングクロックＣＫ１～ＣＫ８のクロックエッジの一部を示している。

パルス位置数値化部４１…４８のラッチ回路１２は、サンプリングクロックＣＫ１～ＣＫ８のクロックエッジのタイミングにてラッチする。このためラッチ回路１２が、細分化されたサンプリングクロックＣＫ１～ＣＫｍのクロックエッジのタイミングにてラッチすることでＨ／Ｌレベルの何れかのレベルを検出し、パルスセレクタ１３が、このラッチ回路１２の出力について、ＨからＬレベル、ＬからＨレベルに変化する位置を検出することで、パルス信号ＰＡの到達タイミング（到達位置）を検出できる。

この結果、各パルス位置数値化部４１…４８から出力される数値データＤＴ１～ＤＴ８は、各サンプリングクロックＣＫ１～ＣＫ８に同期すると共に、互いに異なるタイミングにて更新される。そして加算器５は、これらの数値データＤＴ１～ＤＴ８を入力して加算するため、Ａ／Ｄ変換データＤＴＡは、各サンプリングクロックＣＫ１～ＣＫ８の一周期の時間Ｔｓの中で各パルス位置数値化部４１…４８により取得された数値データＤＴ１～ＤＴ８を平均化した値に対応して得られることになる。この数値データＤＴＡの分解能は、パルス位置数値化部４１…４８から得られる数値データＤＴ１～ＤＴ８の分解能に比較して高分解能になり、しかも、加算されるビット数ｍ（この場合８）に応じて高分解能になる。

本実施形態によれば、クロック発生回路３がインバータInv1～Inv8を備えているが、これらのインバータInv1～Inv8は、ｎチャネルトランジスタＭｎ及びｐチャネルトランジスタＭｐをＣＭＯＳインバータ６…９０６として備え、ｎチャネルトランジスタＭｎのゲート共通並列接続個数と、ｐチャネルトランジスタＭｐのゲート共通並列接続個数との個数比率ｐ／ｎが互いに異なるように構成されている。この結果、たとえ設計ルールが微細化されたとしてもクロック発生回路３を容易に構成できる。

また、インバータInv1～Inv8のｐチャネルトランジスタＭｐ及びｎチャネルトランジスタＭｎがＦｉｎＦＥＴ構造７を用いて構成されている。このため立体型トランジスタを用いて構成できる。

（第２実施形態）
図１６から図１８は、第２実施形態の説明図を示している。第１実施形態と同一部分には同一符号を付して説明を省略し、以下では異なる部分を説明する。図１６は図１に代わるＡ／Ｄ変換回路２０１の電気的構成図を示している。

図１６に示すように、Ａ／Ｄ変換回路２０１は、パルス遅延回路２と、クロック発生回路２０３と、複数のパルス位置数値化部４１…４１６と、処理部としての加算器５とを備える。パルス遅延回路２は、第１実施形態の構成と同様であるため説明を省略する。

図１７に示すように、クロック発生回路２０３は、インバータＭ１～Ｍ４を複数段（例えば４段）に備えると共に、さらにその後段のバッファＢ１～Ｂｍを通じて複数のサンプリングクロックＣＫ１～ＣＫｍを出力する。ここで、インバータＭ１を１段目、インバータＭ２を２段目、インバータＭ３を３段目、インバータＭ４を４段目として示している。なお本実施形態ではｍ＝１６の形態を示している。これらの複数段のインバータＭ１～Ｍ４にはアナログ入力信号Ｖinが電源電圧（駆動電圧）として与えられており、パルス遅延回路２のパルス信号ＰＡの遅延時間Ｔｄに合わせてサンプリングクロックＣＫ１～ＣＫ１６のクロックエッジの遅延時間を調整するように構成されている。このとき、クロック発生回路２０３は、基準として入力されるクロック基準信号ＣＫｓに基づいて複数のサンプリングクロックＣＫ１～ＣＫ１６を生成する。このクロック基準信号ＣＫｓは、出力Ｐ１に同期して生成される基準信号である。

複数のインバータＭ３は、その入力端子Ｉｎが同一ノードに複数接続されている（Inv1～Inv16参照）。このため、以下の説明では、必要に応じて、このインバータＭ３について「Ｍ３（Inv1～Inv16）」、「Inv1～Inv16」と表記して説明する。この図１７に示す例では、１段目、２段目にそれぞれ１つのインバータＭ１、Ｍ２が縦続接続されており、その２段目のインバータＭ２の出力端子Ｏｕｔが３段目の複数のインバータＭ３（Inv1～Inv16）の入力端子Ｉｎに接続されている。

次に、３段目の各インバータＭ３（Inv1～Inv16）を構成するｐチャネルトランジスタＭｐとｎチャネルトランジスタＭｎの各個数の設定方法について説明する。このとき、各インバータInv1～Inv16におけるｐチャネルトランジスタＭｐとｎチャネルトランジスタＭｎのゲート共通接続個数の組合せ例を挙げると、以下の（Ｂ１）のように設定することが望ましい。

（Ｂ１）組合せ例Ｂ１
インバータInv1：（ｐ、ｎ）＝（１、９）（個数比率ｐ／ｎ＝１／９）
インバータInv2：（ｐ、ｎ）＝（２、９）（個数比率ｐ／ｎ＝２／９）
インバータInv3：（ｐ、ｎ）＝（３、９）（個数比率ｐ／ｎ＝３／９）
インバータInv4：（ｐ、ｎ）＝（４、９）（個数比率ｐ／ｎ＝４／９）
インバータInv5：（ｐ、ｎ）＝（５、９）（個数比率ｐ／ｎ＝５／９）
インバータInv6：（ｐ、ｎ）＝（６、９）（個数比率ｐ／ｎ＝２／３）
インバータInv7：（ｐ、ｎ）＝（７、９）（個数比率ｐ／ｎ＝７／９）
インバータInv8：（ｐ、ｎ）＝（８、９）（個数比率ｐ／ｎ＝８／９）
インバータInv9：（ｐ、ｎ）＝（９、９）（個数比率ｐ／ｎ＝１．０）
インバータInv10：（ｐ、ｎ）＝（９、８）（個数比率ｐ／ｎ＝９／８）
インバータInv11：（ｐ、ｎ）＝（９、７）（個数比率ｐ／ｎ＝９／７）
インバータInv12：（ｐ、ｎ）＝（９、６）（個数比率ｐ／ｎ＝３／２）
インバータInv13：（ｐ、ｎ）＝（９、５）（個数比率ｐ／ｎ＝９／５）
インバータInv14：（ｐ、ｎ）＝（９、４）（個数比率ｐ／ｎ＝９／４）
インバータInv15：（ｐ、ｎ）＝（９、３）（個数比率ｐ／ｎ＝３．０）
インバータInv16：（ｐ、ｎ）＝（９、２）（個数比率ｐ／ｎ＝９／２）

また、個数比率ｐ／ｎが合致していれば、立上り遅延時間差ΔＴが概ね同一となる。このため、例えば、インバータInv9のｐチャネルトランジスタＭｐ及びｎチャネルトランジスタＭｎの各個数＝９を減らすことで、以下の（Ｂ２）のように設定しても良い。

（Ｂ２）組合せ例Ｂ２
インバータInv1：（ｐ、ｎ）＝（１、９）（個数比率ｐ／ｎ＝１／９）
インバータInv2：（ｐ、ｎ）＝（２、９）（個数比率ｐ／ｎ＝２／９）
インバータInv3：（ｐ、ｎ）＝（３、９）（個数比率ｐ／ｎ＝３／９）
インバータInv4：（ｐ、ｎ）＝（４、９）（個数比率ｐ／ｎ＝４／９）
インバータInv5：（ｐ、ｎ）＝（５、９）（個数比率ｐ／ｎ＝５／９）
インバータInv6：（ｐ、ｎ）＝（６、９）（個数比率ｐ／ｎ＝２／３）
インバータInv7：（ｐ、ｎ）＝（７、９）（個数比率ｐ／ｎ＝７／９）
インバータInv8：（ｐ、ｎ）＝（８、９）（個数比率ｐ／ｎ＝８／９）
インバータInv9：（ｐ、ｎ）＝（１、１）（個数比率ｐ／ｎ＝１．０）
インバータInv10：（ｐ、ｎ）＝（９、８）（個数比率ｐ／ｎ＝９／８）
インバータInv11：（ｐ、ｎ）＝（９、７）（個数比率ｐ／ｎ＝９／７）
インバータInv12：（ｐ、ｎ）＝（９、６）（個数比率ｐ／ｎ＝３／２）
インバータInv13：（ｐ、ｎ）＝（９、５）（個数比率ｐ／ｎ＝９／５）
インバータInv14：（ｐ、ｎ）＝（９、４）（個数比率ｐ／ｎ＝９／４）
インバータInv15：（ｐ、ｎ）＝（９、３）（個数比率ｐ／ｎ＝３．０）
インバータInv16：（ｐ、ｎ）＝（９、２）（個数比率ｐ／ｎ＝９／２）

（Ｂ１）の例では、インバータInv9～Inv16におけるｐチャネルトランジスタＭｐの個数、インバータInv1～Inv9におけるｎチャネルトランジスタＭｎの個数、をそれぞれ最大個数である同一個数＝９に揃えることができるため、プロセスに起因した特性ばらつきを抑制できる。すなわち、各インバータInv1～Inv16は、ｐチャネルトランジスタＭｐ及びｎチャネルトランジスタＭｎの何れかの個数を同一の最大個数＝９にしているため、プロセスに起因した特性ばらつきを抑制できる。

他方（Ｂ２）に示したように、インバータInv9におけるｎチャネルトランジスタＭｎの個数とｐチャネルトランジスタＭｐの個数は、その一方の個数を他方の個数により割り切った条件を満たす個数となっている。このため、（Ｂ１）と同等の特性としながらインバータInv9のｐチャネルトランジスタＭｐ及びｎチャネルトランジスタＭｎの個数をそれぞれ少なくできる。この結果、構成サイズを削減できる。このため、設計事情に合わせて、前述のインバータInv1～Inv16を構成するｐチャネルトランジスタＭｐ及びｎチャネルトランジスタＭｎの個数の組合せを選択すると良い。

また、その他、下記の（Ｂ３）のように、ｎチャネルトランジスタＭｎの個数を合わせて設定しても良い。
（Ｂ３）組合せ例Ｂ３
インバータInv1：（ｐ、ｎ）＝（１、１６）（個数比率ｐ／ｎ＝１／１６）
インバータInv2：（ｐ、ｎ）＝（２、１６）（個数比率ｐ／ｎ＝１／８）
インバータInv3：（ｐ、ｎ）＝（３、１６）（個数比率ｐ／ｎ＝３／１６）
インバータInv4：（ｐ、ｎ）＝（４、１６）（個数比率ｐ／ｎ＝１／４）
インバータInv5：（ｐ、ｎ）＝（５、１６）（個数比率ｐ／ｎ＝５／１６）
インバータInv6：（ｐ、ｎ）＝（６、１６）（個数比率ｐ／ｎ＝３／８）
インバータInv7：（ｐ、ｎ）＝（７、１６）（個数比率ｐ／ｎ＝７／１６）
インバータInv8：（ｐ、ｎ）＝（８、１６）（個数比率ｐ／ｎ＝１／２）
インバータInv9：（ｐ、ｎ）＝（９、１６）（個数比率ｐ／ｎ＝９／１６）
インバータInv10：（ｐ、ｎ）＝（１０、１６）（個数比率ｐ／ｎ＝５／８）
インバータInv11：（ｐ、ｎ）＝（１１、１６）（個数比率ｐ／ｎ＝１１／１６）
インバータInv12：（ｐ、ｎ）＝（１２、１６）（個数比率ｐ／ｎ＝３／４）
インバータInv13：（ｐ、ｎ）＝（１３、１６）（個数比率ｐ／ｎ＝１３／１６）
インバータInv14：（ｐ、ｎ）＝（１４、１６）（個数比率ｐ／ｎ＝７／８）
インバータInv15：（ｐ、ｎ）＝（１５、１６）（個数比率ｐ／ｎ＝１５／１６）
インバータInv16：（ｐ、ｎ）＝（１６、１６）（個数比率ｐ／ｎ＝１）

また、個数比率ｐ／ｎが一致していればインバータＭ３の遅延時間も概ね同一となるため、インバータInv16：（ｐ、ｎ）＝（１、１）の個数としても良いし、インバータInv2：（ｐ、ｎ）＝（１、８）、インバータInv4：（ｐ、ｎ）＝（１、４）、インバータInv6：（ｐ、ｎ）＝（３、８）、インバータInv8：（ｐ、ｎ）＝（１、２）、インバータInv10：（ｐ、ｎ）＝（５、８）、インバータInv12：（ｐ、ｎ）＝（１、４）、インバータInv14：（ｐ、ｎ）＝（７、８）のように個数を設定しても良い。

また以下の（Ｂ４）の例のように、ｐチャネルトランジスタＭｐの個数を合わせて設定しても良い。
（Ｂ４）組合せ例Ｂ４
インバータInv1：（ｐ、ｎ）＝（１６、１６）（個数比率ｐ／ｎ＝１）
インバータInv2：（ｐ、ｎ）＝（１６、１５）（個数比率ｐ／ｎ＝１６／１５）
インバータInv3：（ｐ、ｎ）＝（１６、１４）（個数比率ｐ／ｎ＝８／７）
インバータInv4：（ｐ、ｎ）＝（１６、１３）（個数比率ｐ／ｎ＝１６／１３）
インバータInv5：（ｐ、ｎ）＝（１６、１２）（個数比率ｐ／ｎ＝４／３）
インバータInv6：（ｐ、ｎ）＝（１６、１１）（個数比率ｐ／ｎ＝１６／１１）
インバータInv7：（ｐ、ｎ）＝（１６、１０）（個数比率ｐ／ｎ＝８／５）
インバータInv8：（ｐ、ｎ）＝（１６、９）（個数比率ｐ／ｎ＝１６／９）
インバータInv9：（ｐ、ｎ）＝（１６、８）（個数比率ｐ／ｎ＝２）
インバータInv10：（ｐ、ｎ）＝（１６、７）（個数比率ｐ／ｎ＝１６／７）
インバータInv11：（ｐ、ｎ）＝（１６、６）（個数比率ｐ／ｎ＝８／３）
インバータInv12：（ｐ、ｎ）＝（１６、５）（個数比率ｐ／ｎ＝１６／５）
インバータInv13：（ｐ、ｎ）＝（１６、４）（個数比率ｐ／ｎ＝４）
インバータInv14：（ｐ、ｎ）＝（１６、３）（個数比率ｐ／ｎ＝１６／３）
インバータInv15：（ｐ、ｎ）＝（１６、２）（個数比率ｐ／ｎ＝８）
インバータInv16：（ｐ、ｎ）＝（１６、１）（個数比率ｐ／ｎ＝１６）

また、個数比率ｐ／ｎが一致していれば遅延時間も概ね同一となるため、インバータInv1：（ｐ、ｎ）＝（１、１）としても良いし、インバータInv3：（ｐ、ｎ）＝（８、７）、インバータInv5：（ｐ、ｎ）＝（４、３）、インバータInv7：（ｐ、ｎ）＝（８、５）、インバータInv9：（ｐ、ｎ）＝（２、１）、インバータInv11：（ｐ、ｎ）＝（８、３）、インバータInv13：（ｐ、ｎ）、＝（４、１）、インバータInv15：（ｐ、ｎ）＝（８、１）としても良い。

このように、各インバータInv1～Inv16の間において、ｎチャネルトランジスタＭｎのゲート共通並列接続個数とｐチャネルトランジスタＭｐのゲート共通並列接続個数との個数比率ｐ／ｎが互いに異なるように構成されていれば、どのように個数を設定しても良い。各インバータInv1～Inv16のｐチャネルトランジスタＭｐとｎチャネルトランジスタＭｎの個数比率ｐ／ｎが、（Ｂ１）～（Ｂ４）のように順に大きくなるように設定されていると、インバータInv1～Inv16のクロックエッジの立上り遅延時間差ΔＴを順に大きくできる。

このとき図１８に示すように、各サンプリングクロックＣＫ１～ＣＫ１６は、その隣り合うクロックエッジの時間差Δｔが、遅延時間Ｔｄを１／１６（＝１／ｍ）した一定時間となるように、各インバータInv1～Inv16のｐチャネルトランジスタＭｐ及びｎチャネルトランジスタＭｎの個数が設定されていることが望ましい。

クロック発生回路２０３のその他の構成は、第１実施形態のクロック発生回路３と同様であるため説明を省略する。また、図１６に示したパルス位置数値化部４１…４１６の構成も第１実施形態のパルス位置数値化部４１…４８の構成と同様であるため説明を省略する。

このときｍ＝１６となるため、パルス位置数値化部４１…４１６のラッチ回路１２は、第１実施形態の構成に比較して、遅延時間Ｔｄをさらに短く分割したサンプリングクロックＣＫ１～ＣＫ１６のクロックエッジのタイミングにてラッチできるようになる。ビット数ｍが１６になるため、第１実施形態に比較してさらに高分解能にできる。

（第３実施形態）
図１９から図２２は、第３実施形態の説明図を示している。第３実施形態では、ＦｉｎＦＥＴ構造７に代わるトランジスタ構造を説明する。図１９は、ナノワイヤＦＥＴ構造３０７ａ、３０７ｂ及びこのナノワイヤＦＥＴ構造３０７ａ、３０７ｂを用いたインバータ１００６を示している。

この図１９に示すように、シリコン基板２１の上には絶縁膜（図示せず）を挟んで一対の下部配線層２２、２３がレイヤＬ１に離間して構成されている。一方の下部配線層２２の上方にはビア２４を通じてレイヤＬ３に配線層２５が構成されている。この配線層２５はグランド電位に接地される。他方の下部配線層２３の上方にはビア２６を通じてレイヤＬ３に配線層２７が構成されている。この配線層２７はアナログ入力信号Ｖinが印加される層である。これらの一対の下部配線層２２、２３の上には、それぞれナノワイヤＦＥＴ構造３０７ａ、３０７ｂが例えば縦方向に構成されている。

下部配線層２２の上方にはレイヤＬ３に上部配線層２８が構成されており、この上部配線層２８と下部配線層２２との間のレイヤＬ２に中間ゲート層２９を備えている。この図１９に示すナノワイヤＦＥＴ構造３０７ａは、上部配線層２８と一方の下部配線層２２との間に中間ゲート層２９を貫通するナノワイヤチャネル３０を備えている。

また上部配線層２８は下部配線層２３の直上方に構成されており、この上部配線層２８と下部配線層２３との間のレイヤＬ２に中間ゲート層３１を備えている。また、ナノワイヤＦＥＴ構造３０７ｂは、上部配線層２８と他方の下部配線層２３との間に中間ゲート層３１を貫通するナノワイヤチャネル３２を備えている。また中間ゲート層２９及び３１はレイヤＬ２において連結部３３にて結合されており、この連結部３３の上にはビア３４を通じて上部配線層３５がレイヤＬ３に構成されている。

レイヤＬ３の上部配線層２８は、インバータ１００６の出力端子Ｖｏｕｔに対応する層である。レイヤＬ３の上部配線層３５は、インバータ１００６のゲート電圧を入力する入力端子Ｉｎに対応する層である。これにより、ナノワイヤＦＥＴ構造３０７ａ、３０７ｂが構成されている。このようなナノワイヤＦＥＴ構造３０７ａ、３０７ｂを用いたインバータ１００６を、前述実施形態で説明したインバータ６…９０６に代えて用いることができる。

また図２０は、ＦｉｎＦＥＴ構造７に代わるカーボンナノチューブＦＥＴ構造５０７を模式的に示している。このカーボンナノチューブＦＥＴ構造５０７は、カーボンナノチューブ５０７ａをチャネル５０として利用した電界効果トランジスタである。カーボンナノチューブ５０７ａは、炭素原子（Ｃ）を網目のように結ぶことで筒状に構成されている。カーボンナノチューブ５０７ａの一部を覆うようにゲート電極５１が構成されており、このゲート電極５１の両脇に離間してソース／ドレイン電極５２、５３が構成されている。このようなカーボンナノチューブＦＥＴ構造５０７は、例えば他の配線層（図示せず）を用いてゲート電極５１の電位を共通にして複数接続することで、トランジスタＭｐ、Ｍｎのゲート共通並列接続個数を変化させることができる。しかもインバータ６…９０６は、このカーボンナノチューブＦＥＴ構造５０７を図示しない配線層を用いて接続することで構成できる。

図２１はトンネルＦＥＴ構造６０７を模式的に示す。このトンネルＦＥＴ構造６０７は、トンネル効果を利用した電界効果トランジスタである。トンネルＦＥＴ構造６０７は、シリコン基板２１の下に絶縁膜（図示せず）を介してソース電極層６１を備える。

また、シリコン基板２１の上部から上方に向けてチャネル６２が上部配線層６３まで延設されている。上部配線層６３はドレイン電極として用いられる。またチャネル６２の側部を覆うと共にシリコン基板２１の上の一部を覆うようにゲート電極６４が構成されている。ゲート電極６４とシリコン基板２１との間には絶縁膜６５が構成されている。図２１に示すように、このようなトンネルＦＥＴ構造６０７は、そのゲート電極６４の電位を共通にした構造を複数並設でき、トランジスタＭｐ、Ｍｎのゲート共通並列接続個数を変化させることができる。しかもインバータ６…９０６は、トンネルＦＥＴ構造６０７を用いて図示しない配線層を用いて接続することで構成できる。

また図２２は平面型トランジスタ構造７０７を模式的な斜視図により示している。この平面型トランジスタ構造７０７は、シリコン基板２１の上にゲート絶縁膜（図示せず）を介してゲート電極５１が構成されており、このゲート電極５１の両脇のシリコン基板２１の表層にソース／ドレイン７２、７３が構成されたＭＯＳＦＥＴである。このような平面型トランジスタ構造７０７は、図示しない配線層を用いてゲート電極７１の電位を共通にして複数個並設することができる。これにより、トランジスタＭｐ、Ｍｎのゲート共通並列接続個数を変化させることができる。しかもインバータ６…９０６は、平面型トランジスタ構造７０７を図示しない配線層を用いて接続することで構成できる。

たとえ設計ルールの微細化が進んだとしても、各種の構造３０７ａ、３０７ｂ、５０７、６０７、７０７を用いることで前述実施形態のクロック発生回路３、２０３を構成でき、この結果、多数のサンプリングクロックＣＫ１～ＣＫｍを発生させることができる。

（他の実施形態）
前述実施形態に限定されるものではなく、例えば、以下に示す変形又は拡張が可能である。
上述では、ゲート回路Ｇ２～Ｇ１５は１段のインバータ６により構成した例を示しているが、インバータ６を２段に縦続接続したＣＭＯＳインバータを用いても良い。すなわち「パルス遅延回路２」としては、パルス信号ＰＡを正転遅延して出力する遅延ユニットＤＵを複数個直列接続して構成されていても良い。この場合、１段のＣＭＯＳインバータ６を用いた構成に比較して、Ａ／Ｄ変換結果のばらつきを抑制できる。

インバータＭ３は、サンプリングクロックＣＫ１～ＣＫ８、ＣＫ１～ＣＫ１６のクロックエッジの発生タイミングを互いに異ならせる複数のインバータInv1～Inv8、Inv1～Inv16を一段だけで構成した形態を示したが、二段以上で構成しても良い。少なくとも一段以上構成すると良い。

クロック発生回路３、２０３のサンプリングクロックＣＫ１～ＣＫｍの数を８個、１６個とし、インバータＭ３（Inv1～Inv8、Inv1～Inv16）の個数を８個、１６個とした形態を示したが、これらは８個、１６個に限定されるものではなく、これらの個数は任意に設定できる。

パルス遅延回路２は、ＮＡＮＤゲートＧ１及びＮＯＴゲートＧ２～Ｇ１５からなる遅延ユニットＤＵをリング状に接続した形態を示したが、これに限定されるものではなく、遅延ユニットＤＵを直列接続して構成されていれば良く、リング状に接続していなくても良い。

前述した複数の実施形態の構成、機能を組み合わせても良い。前述実施形態の一部を、課題を解決できる限りにおいて省略した態様も実施形態と見做すことが可能である。また、特許請求の範囲に記載した文言によって特定される発明の本質を逸脱しない限度において考え得るあらゆる態様も実施形態と見做すことが可能である。

本開示は、前述した実施形態に準拠して記述したが、本開示は当該実施形態や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範畴や思想範囲に入るものである。

図面中、２はパルス遅延回路、３、２０３はクロック発生回路、５は加算部（処理部）、４１…４８、４１…４１６はパルス位置数値化部、ＣＫ１～ＣＫ８、ＣＫ１～ＣＫ１６はサンプリングクロック、ＤＵは遅延ユニット、７はＦｉｎＦＥＴ構造、３０７ａ、３０７ｂはナノワイヤＦＥＴ構造、５０７はカーボンナノチューブＦＥＴ構造、６０７はトンネルＦＥＴ構造、７０７は平面型トランジスタ構造、Ｍｐはｐチャネルトランジスタ、Ｍｎはｎチャネルトランジスタを示す。

Claims (9)

1. パルス信号を正転又は反転遅延して出力する遅延ユニット（ＤＵ）を複数個直列接続してなるパルス遅延回路（２）を用いて、アナログ入力信号（Ｖｉｎ）を数値データ（ＤＴＡ）に変換するＡ／Ｄ変換回路（１）であって、
   前記パルス遅延回路が前記遅延ユニットを通じて前記パルス信号を伝送するときに当該パルス信号の位置を互いに異なるタイミングにて数値化する複数のパルス位置数値化部（４１…４８；４１…４１６）と、
   少なくとも一段以上の複数接続されたインバータを備え、入力されるクロック基準信号に基づいて複数の互いに異なるタイミングのクロックエッジを有する複数のサンプリングクロック（ＣＫ１～ＣＫ８；ＣＫ１～ＣＫ１６）を出力するクロック発生回路（３；２０３）と、
   前記複数のパルス位置数値化部による数値化結果に基づいてＡ／Ｄ変換に係る前記数値データを出力する処理部（５）と、を備え、
   前記複数の前記インバータは、１又は複数のｎチャネルトランジスタ（Ｍｎ）及び１又は複数のｐチャネルトランジスタ（Ｍｐ）を備え、前記ｎチャネルトランジスタのゲート共通並列接続個数と、前記ｐチャネルトランジスタのゲート共通並列接続個数との個数比率が互いに異なるように構成され、
   前記複数のパルス位置数値化部は、前記パルス遅延回路の前記パルス信号を前記サンプリングクロックの前記クロックエッジによりそれぞれ前記互いに異なるタイミングにてラッチするラッチ回路（２１）を備え、当該互いに異なるタイミングにて前記パルス信号の位置を数値化し、
   前記複数の前記インバータは、前記ｎチャネルトランジスタ及び前記ｐチャネルトランジスタの最大個数を同一の個数にして構成されているＡ／Ｄ変換回路。
2. 前記ｎチャネルトランジスタの前記個数が１以上であり、前記ｐチャネルトランジスタの前記個数は２以上である請求項１記載のＡ／Ｄ変換回路。
3. 前記ｎチャネルトランジスタの前記個数が２以上であり、前記ｐチャネルトランジスタの前記個数は１以上である請求項１記載のＡ／Ｄ変換回路。
4. 前記ｎチャネルトランジスタの個数と前記ｐチャネルトランジスタの個数は、一方の前記個数を他方の前記個数により割り切った条件を満たす前記個数とされている請求項１から３の何れか一項に記載のＡ／Ｄ変換回路。
5. 前記ｎチャネルトランジスタ及び前記ｐチャネルトランジスタは、ＦｉｎＦＥＴ構造（７）を用いて構成されている請求項１から４の何れか一項に記載のＡ／Ｄ変換回路。
6. 前記ｎチャネルトランジスタ及び前記ｐチャネルトランジスタは、ナノワイヤＦＥＴ構造（３０７ａ、３０７ｂ）を用いて構成されている請求項１から４の何れか一項に記載のＡ／Ｄ変換回路。
7. 前記ｎチャネルトランジスタ及び前記ｐチャネルトランジスタは、トンネルＦＥＴ構造（６０７）を用いて構成されている請求項１から４の何れか一項に記載のＡ／Ｄ変換回路。
8. 前記ｎチャネルトランジスタ及び前記ｐチャネルトランジスタは、カーボンナノチューブＦＥＴ構造（５０７）を用いて構成されている請求項１から４の何れか一項に記載のＡ／Ｄ変換回路。
9. 前記ｎチャネルトランジスタ及び前記ｐチャネルトランジスタは、平面型トランジスタ構造（７０７）を用いて構成されている請求項１から４の何れか一項に記載のＡ／Ｄ変換回路。

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