JP4345854B2 - A/d変換回路 - Google Patents
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Description
その一つとして、アナログ入力信号の電圧レベルに応じた遅延量でパルス信号を遅延させて出力する遅延ユニットを、複数段縦続接続してなるパルス遅延回路を用いて構成され、パルス遅延回路内でのパル信号の位置に基づいて、予め設定された測定時間の間にパルス信号が通過した遅延ユニットの段数に対応する数値データを、A/D変換データとして出力するものが知られている(例えば、特許文献1参照。)。
従って、従来のA/D変換回路101では、符号化回路103の数を増やしてA/D変換データDTの精度を向上させるほど、加算回路110での演算に要する時間、ひいてはA/D変換結果を得るまでに要する時間が増大してしまうという問題があった。
従って、本発明のA/D変換回路によれば、請求項1に記載のA/D変換回路より更に高分解能なA/D変換データを簡易な構成によって得ることができる。
つまり、正常な保持データであれば、未通過レベルが連続しているビット領域の中に、通過レベルとなるビットが孤立して存在することはあり得ないため、そのようなビットを誤りであるとして検出し補正しているのである。但し、第1補正回路では、ビット誤りが2ビット連続している場合にも補正可能に構成されたものであり、第2補正回路では、ビット誤りが1ビットだけである場合のみ補正可能に構成されたものである。
そして、加算回路は、二つの数値データを加算する加算器及びその加算器の出力をラッチするラッチ回路からなる単位ユニットを、p段のバイナリツリー構造を有するように接続してなる演算部と、遅延ユニット1段分の遅延量未満に設定された規定遅延量ずつ異なるp種類の加算クロックを生成する加算クロック生成部とからなり、加算クロック生成部で生成された加算クロックを、遅延量の少ないものほど前段の単位ユニットに供給して、その単位ユニットを構成するラッチ回路を動作させる。
また、請求項11に記載のように、上述の請求項1乃至請求項10のいずれかに記載のA/D変換回路において、パルス遅延回路として、縦続接続された前記遅延ユニットをリング状に接続してなるリング遅延回路を用いると共に、リング遅延回路でのパルス信号の周回数を計測する周回数カウンタを備え、符号化回路は、リング遅延回路の出力及び周回数カウンタの出力をいずれもラッチし、そのラッチした出力を、数値データに変換するように構成してもよい。
[第1実施形態]
図1は本発明が適用されたA/D変換回路1の構成を示すブロック図である。
図1に示すように、A/D変換回路1は、パルス信号PAを遅延させて出力する遅延ユニットDUをm(mは2以上の整数,但し本実施形態では2の累乗)段縦続接続することにより構成されたパルス遅延回路2と、基準クロックCKSに従って動作し、パルス遅延回路2を構成する各遅延ユニットDUの出力D1〜Dmから、パルス遅延回路2を伝搬するパルス信号PAの位置に対応した値を有するA/D変換データDTを生成する符号化回路3とからなる。
パルス遅延回路2を構成する各遅延ユニットDUは、インバータ等からなるゲート回路により構成され、各遅延ユニットDUには、A/D変換の対象となるアナログ入力信号(電圧信号)Vinが駆動電圧として印加されている。
符号化回路3は、基準クロックCKSから単位時間ΔT=Td/n(nは2以上の整数)ずつタイミングが異なるn個のサンプリングクロックCK1〜CKnを発生させるクロック発生回路4と、パルス遅延回路2を構成する遅延ユニットDUのそれぞれに対応して設けられ、各遅延ユニットDUの出力Di(i=1,2,…m)を、クロック発生回路4が発生させたn個のサンプリングクロックCK1〜CKnを用いてそれぞれラッチすることでnビットのデータを保持するm個のデータ保持回路5とを備えている。
クロック発生回路4は、遅延量が単位時間ΔTずつ異なるn個の遅延回路により構成され、これらn個の遅延回路によって基準クロックCKSを遅延させることによって、サンプリングクロックCK1〜CKnを生成する。
<データ保持回路>
データ保持回路5は、図3に示すように、遅延ユニットDUの出力DiをサンプリングクロックCK1〜CKnのいずれかによりラッチするn個のフリップフロップ回路Fi1〜Finにより構成されている。以下では、遅延ユニットDUの出力Diを、サンプリングクロックCKj(j=1,2,…,n)でラッチしたデータをQijで表すものとする。
<パルスセレクタ&エンコーダ>
パルスセレクタ&エンコーダ6は、図6に示すように、保持データQのビット列の中から、隣合うビットで信号レベルが互いに異なっている位置、即ち、パルスの先頭に対応する位置を選択するパルスセレクタ部6aと、パルスセレクタ部6aでの選択結果に従って、符号化を行うエンコーダ部6bとからなる。
以上説明したようにA/D変換回路1では、パルス遅延回路2を構成する各遅延ユニットDUの出力D1〜Dmを、単位時間ΔT(=Td/n)ずつタイミングが異なったサンプリングクロックCK1〜CKnでそれぞれラッチし、そのラッチにより得られるm×n個のラッチデータを用いてA/D変換データDTを得るようにされているため、A/D変換データDTの分解能を、遅延ユニットDUの1段分の遅延時間に相当する電圧以下にすることができる。
次に第2実施形態について説明する。
図8は、第2実施形態のA/D変換回路10の全体構成を示すブロック図である。
図8に示すように、符号化回路30は、第1実施形態の符号化回路3と比較すると、クロック発生回路4が省略され、データ保持回路5の代わりに、各遅延ユニットDUの出力Di(i=1,2,…m)を、基準クロックCKSを用いて、単位時間ΔT(=Td/n)ずつ異なるn種類のタイミングでそれぞれラッチすることでnビットのデータを保持するデータ保持回路50が設けられている以外は、符号化回路3と全く同様に構成されている。
図9は、データ保持回路50の詳細な構成を示す回路図である。
図9に示すように、データ保持回路50は、それぞれ単位時間ΔTの整数倍の時間(1×ΔT,2×ΔT,…,(n−1)×ΔT)だけ遅延ユニットDUの出力Diを遅延させるn個の遅延回路DL1〜DLnと、遅延回路DL1〜DLnの出力を、サンプリングクロック(基準クロック)CKSによりそれぞれラッチするn個のフリップフロップ回路Fi1〜Finにより構成されている。以下では、遅延ユニットDUの出力Diを、サンプリングクロックCKj(j=1,2,…,n)でラッチしたデータをQijで表すものとする。
従って、A/D変換回路10によれば、A/D変換回路1と同様の作用効果を得ることができる。
次に第3実施形態について説明する。
図10は、第3実施形態のA/D変換回路11の全体構成を示すブロック図である。
図10に示すように、符号化回路31は、第1実施形態の符号化回路3と比較すると、m個のデータ保持回路5とパルスセレクタ&エンコーダ6との間に、保持データ補正回路9が挿入され、保持データ補正回路9が、データ保持回路5から供給される保持データQを補正することで生成される補正データSをパルスセレクタ&エンコーダ6に供給するように構成されている以外は、符号化回路3と全く同様に構成されている。
保持データ補正回路9は、データ保持回路5から供給される保持データQを補正する第1補正回路9aと、第1補正回路9aで補正された補正データRを更に補正する第2補正回路9bとからなり、この第2補正回路9bで補正された補正データSをパルスセレクタ&エンコーダ6に供給するように構成されている。
以上説明したように、A/D変換回路11では、保持データ補正回路9により保持データQを補正することにより、通過レベルとなるビットと未通過レベルとなるビットとの境界が一つだけ存在するように補正された補正データSをパルスセレクタ&エンコーダ6に供給するようにされている。
次に第4実施形態について説明する。
<全体構成>
図13は、第4実施形態のA/D変換回路12の全体構成を示すブロック図である。
符号化回路32は、パルス遅延回路2を構成するm個の遅延ユニットDUの出力D1〜Dmを、サンプリングクロックCKj(j=1,2,…,n)のタイミングで同時にラッチするデータ保持回路50と、データ保持回路50がラッチしたデータを、パルス遅延回路2内でのパルス信号PAの位置に対応した数値データに変換するパルスセレクタ&エンコーダ60と、パルスセレクタ&エンコーダ60の出力を基準クロックCKSのタイミングでラッチするラッチ回路70と、パルスセレクタ&エンコーダ60の出力から、ラッチ回路70に保持されている1サイクル前の出力を減算する減算器80とからなる。
図14は、加算回路91の構成を示すブロック図である。
図14に示すように、加算回路91は、二つのデータを加算する加算器ADD、及び加算器ADDの結果をラッチするラッチ回路LTからなる加算単位ユニットを、p段のバイナリツリー構造となるように接続してなる周知の構造を有するものである。
<加算クロック発生回路>
図15は、加算クロック発生回路92の構成を示す回路図である。
このように構成されたA/D変換回路12では、図16に示すように、加算回路91を構成する各段の加算処理が、基準クロックCKSの1クロックを要することなく、必要最小限の時間で処理されるため、加算回路91での処理時間を従来装置と比較して大幅に削減される。
次に第5実施形態について説明する。
図17は、第5実施形態のA/D変換回路13の構成を示すブロック図である。
図17に示すように、A/D変換回路13は、パルス信号PAを遅延させ且つ信号レベルを反転させて出力する遅延ユニットDUを、m(mは2の累乗)段縦続接続し且つリング状に接続してなるパルス遅延回路20と、パルス遅延回路20におけるパルス信号PAの周回数をカウントする周回数カウンタ25と、パルス遅延回路20を構成する各遅延ユニットDUの出力、及び周回数カウンタ25の出力に基づいて、遅延ユニットDUの駆動電圧として印加されるアナログ入力信号Vinの信号レベルに応じたA/D変換データDTを生成する符号化回路33とを備えている。
符号化回路33は、第1実施形態のものと同様に構成されたクロック発生回路4,データ保持回路5,ラッチ回路7,減算器8を備えていると共に、周回数カウンタ25の出力をラッチするラッチ回路55と、データ保持回路5からの保持データQ、及びラッチ回路55にて保持された上位保持データとに基づいて、パルス信号PAの移動量を数値化するパルスセレクタ&エンコーダ63とを備えている。
図18は、パルスセレクタ&エンコーダ63の構成を示す回路図である。
図18に示すように、パルスセレクタ&エンコーダ63は、パルスセレクタ部63aとエンコーダ部63bとからなる。
そして、パルスセレクタ&エンコーダ63は、エンコーダ部63bの出力を下位ビット、ラッチ回路55の出力を上位ビットとするデータを、ラッチ回路7及び減算器8に供給するように構成されている。
以上説明したように、A/D変換回路13では、周回数カウンタ25を設けたことにより、A/D変換の精度を低下させることなく、パルス遅延回路20を構成する遅延ユニットDUの接続段数を大幅に削減することができ、これに伴って、符号化回路33の回路規模も削減されるため、当該装置を小型に構成することができる。
次に、第6実施形態について説明する。
<構成>
図19は、第6実施形態のA/D変換回路14の全体構成を示すブロック図である。
このように構成されたA/D変換回路14によれば、各コア部23が第1実施形態のA/D変換回路1と同様に構成されているだけでなく、複数のコア部23からの出力を加算したものをA/D変換データDTとしているため、より分解能の高いA/D変換データを得ることができる。
[他の実施形態]
以上本発明のいくつかの実施形態について説明したが、本発明は上記実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において様々な態様にて実施することが可能である。
Claims (11)
- アナログ入力信号の電圧レベルに応じた遅延量でパルス信号を遅延させる遅延ユニットをm(mは2以上の整数)段縦続接続してなるパルス遅延回路と、
前記遅延ユニットの出力毎に設けられ、前記遅延ユニット1段分の遅延量をTdとして、Td/n(nは2以上の整数)ずつ異なるn種類のタイミングで、前記遅延ユニットの出力をそれぞれラッチするm個のデータ保持回路、及び前記各データ保持回路がn個ずつラッチしたデータを、前記パルス信号の伝送に従って信号レベルが変化する順番に並べてなるm×nビットのデータを保持データとして、該保持データを前記パルス遅延回路内での前記パルス信号の位置に対応した数値データに一括して変換するパルスセレクト&エンコーダからなる符号化回路と、
を備えることを特徴とするA/D変換回路。 - アナログ入力信号の電圧レベルに応じた遅延量でパルス信号を遅延させる遅延ユニットをm(mは2以上の整数)段縦続接続してなるパルス遅延回路と、前記遅延ユニットの出力毎に設けられ、前記遅延ユニット1段分の遅延量をTdとして、Td/n(nは2以上の整数)ずつ異なるn種類のタイミングで、前記遅延ユニットの出力をそれぞれラッチするm個のデータ保持回路、及び前記各データ保持回路がn個ずつラッチしたデータを、前記パルス信号の伝送に従って信号レベルが変化する順番に並べてなるm×nビットのデータを保持データとして、該保持データを前記パルス遅延回路内での前記パルス信号の位置に対応した数値データに一括して変換するパルスセレクト&エンコーダからなる符号化回路とを備えた複数のコア部と、
前記コア部のそれぞれが出力する数値データを加算し、その加算結果をA/D変換データとして出力する加算部と、
を備えることを特徴とするA/D変換回路。 - 前記データ保持回路は、
Td/nずつタイミングが異なるn種類のクロックを生成するクロック生成手段を備え、
同一の前記遅延ユニットの出力をラッチするn個のラッチ回路は、それぞれが前記クロック生成手段が生成するn種類のクロックのいずれかによって前記遅延ユニットの出力をラッチすることを特徴とする請求項1又は請求項2に記載のA/D変換回路。 - 前記データ保持回路は、
Td/nずつ遅延量が異なるn種類の遅延回路を備え、
同一の前記遅延ユニットの出力をラッチするn個のラッチ回路は、それぞれがn種類の前記遅延回路のいずれかを介して前記遅延ユニットの出力を入力し、且つ、全ての前記ラッチ回路は、同一クロックのタイミングで前記遅延ユニットの出力をラッチすることを特徴とする請求項1又は請求項2に記載のA/D変換回路。 - 前記遅延回路は入力信号を反転させて出力するインバータからなり、前記遅延量は、前記インバータの閾値レベルを異ならせることによって設定されていることを特徴とする請求項4に記載のA/D変換回路。
- 前記データ保持回路と前記パルスセレクト&エンコーダとの間に、前記保持データ中のビット誤りを補正する保持データ補正回路を設けたことを特徴とする請求項1乃至請求項5のいずれかに記載のA/D変換回路。
- 前記保持データ補正回路は、
前記保持データ中の一つのビットを着目ビットとして、該着目ビットに対して1ビットを空けて隣接する隣々接ビットが、いずれも前記パルス信号が通過済であることを示す通過レベルである場合には、前記着目ビットも前記通過レベルに設定し、前記隣々接ビットがいずれも前記パルス信号が未通過であることを示す未通過レベルである場合には、前記着目ビットも前記未通過レベルに設定する第1補正回路と、
前記第1補正回路から出力される補正された保持データ中の一つのビットを着目ビットとして、該着目ビットに隣接する隣接ビットがいずれも前記通過レベルである場合には、前記着目ビットも前記通過レベルに設定し、前記隣接ビットがいずれも前記未通過レベルである場合には、前記着目ビットも前記未通過レベルに設定する第2補正回路と、
からなることを特徴とする請求項6に記載のA/D変換回路。 - 前記保持データ補正回路は、
前記保持データ中の一つのビットを着目ビットとして、該着目ビットに隣接する隣接ビットがいずれも前記パルス信号が通過済であることを示す通過レベルである場合には、前記着目ビットも前記通過レベルに設定し、前記隣接ビットがいずれも前記パルス信号が未通過であることを示す未通過レベルである場合には、前記着目ビットも未通過レベルに設定する第2補正回路からなることを特徴とする請求項6に記載のA/D変換回路。 - アナログ入力信号の電圧レベルに応じた遅延量でパルス信号を遅延させる遅延ユニットを複数段縦続接続してなるパルス遅延回路と、
前記パルス遅延回路を構成する前記遅延ユニットの各出力をラッチし、そのラッチした出力を、前記パルス遅延回路内での前記パルス信号の位置に対応した数値データに変換するn(n=2p ,pは正整数)個の符号化回路と、
前記符号化回路が出力する数値データを加算し、その加算結果をA/D変換データとして出力する加算回路と、
を備えたA/D変換回路において、
前記加算回路は、
二つの数値データを加算する加算器及び該加算器の出力をラッチするラッチ回路からなる単位ユニットを、p段のバイナリツリー構造を有するように接続してなる演算部と、
前記遅延ユニット1段分の遅延量未満に設定された規定遅延量ずつ異なるp種類の加算クロックを生成する加算クロック生成部と、
からなり、前記加算クロック生成部で生成された前記加算クロックを、遅延量の少ないものほど前段に位置する前記単位ユニットに供給して、該単位ユニットを構成するラッチ回路を動作させることを特徴とするA/D変換回路。 - 前記規定遅延量は、前記加算器のクリティカルパスでの遅延量以上に設定されていることを特徴とする請求項9に記載のA/D変換回路。
- 前記パルス遅延回路として、縦続接続された前記遅延ユニットをリング状に接続してなるリング遅延回路を用いると共に、
前記リング遅延回路での前記パルス信号の周回数を計測する周回数カウンタを備え、
前記符号化回路は、前記リング遅延回路の出力及び前記周回数カウンタの出力をいずれもラッチし、そのラッチした出力を、前記数値データに変換することを特徴とする請求項1乃至請求項10のいずれかに記載のA/D変換回路。
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