JP5295844B2

JP5295844B2 - Ａ／ｄ変換装置

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Publication number: JP5295844B2
Application number: JP2009095011A
Authority: JP
Inventors: 秀一加藤
Original assignee: Denso Corp; Olympus Corp
Current assignee: Denso Corp; Olympus Corp
Priority date: 2009-04-09
Filing date: 2009-04-09
Publication date: 2013-09-18
Anticipated expiration: 2029-04-09
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Description

本発明は、アナログ入力電圧の大きさに応じた遅延時間でパルス信号を遅延させるパルス遅延回路を用いてアナログ入力電圧をデジタル値に変換するＡ／Ｄ変換装置に関する。

従来、簡単な構成で高分解能のデジタル値が得られるＡ／Ｄ変換装置として、図９に示すものが知られている（特許文献１参照）。図９に示すＡ／Ｄ変換装置４００において、パルス遅延回路１１は、それぞれが各種ゲート回路からなる複数の遅延ユニット（ＮＡＮＤ１，ＢＵＦ１，・・・，ＢＵＦ１５）をリング状に接続した構成を有している。各遅延ユニットの電源電圧として、Ａ／Ｄ変換の対象となるアナログ入力電圧Ｖｉｎが供給される。

このパルス遅延回路１１にサンプリングパルス（ＳＰ）が入力されると、ＳＰは、電源電圧に応じた遅延時間をかけて各遅延ユニットを順次通過し、パルス遅延回路１１内を周回する。ＳＰが通過した遅延ユニットの段数は、各遅延ユニットの遅延時間、すなわち、電源電圧として供給されたアナログ入力電圧Ｖｉｎによって決まる。パルス通過段数検出回路２１は、この通過段数（および周回数）を検出する。

演算出力回路３１は、ＳＰの入力が開始してからサンプリング時間が経過した後にラッチパルス（ＬＰ）が入力されるタイミングで、パルス通過段数検出回路２１による通過段数の検出結果を取り込む。さらに、演算出力回路３１は、その通過段数をエンコードした値を、Ａ／Ｄ変換後のデジタル値（ｏｕｔ）として出力する。

上記のＡ／Ｄ変換装置４００では、アナログ入力電圧Ｖｉｎが所定の入力電圧範囲（Ｖｍｉｎ〜Ｖｍａｘ）にある場合、図１０の実線Ｌ１０が示すように、Ｖｉｎとｏｕｔの関係が線形となる。

特開平５−２５９９０７号公報

しかしながら、上記のＡ／Ｄ変換装置４００では、温度等の環境要因や、素子の種類、素子のバラツキ等により、遅延ユニットの遅延時間が変動し、図１０の破線Ｌ１１が示すように、入出力特性の傾き（＝分解能）が大きく変動してしまい、安定した結果を得られないという問題がある。

具体的に説明すると、入出力特性が図１０の実線Ｌ１０で表される場合、所定の電圧範囲（Ｖｍｉｎ〜Ｖｍａｘ）に対するＡ／Ｄ変換結果がとりうる範囲はΔｏｕｔ０となる。一方、入出力特性が図１０の破線Ｌ１１で表される場合、所定の電圧範囲（Ｖｍｉｎ〜Ｖｍａｘ）に対するＡ／Ｄ変換結果がとりうる範囲はΔｏｕｔ１となる。ただし、サンプリング時間は同一とする。Ｖｍｉｎ〜Ｖｍａｘにおける実線Ｌ１０と破線Ｌ１１の傾きが異なるため、図１０に示すように、同一電圧範囲（Ｖｍｉｎ〜Ｖｍａｘ）に対するＡ／Ｄ変換結果の範囲であるΔｏｕｔ０とΔｏｕｔ１が異なってしまう。このため、安定したＡ／Ｄ変換結果が得られなくなる。

また、図１０の破線Ｌ１２が示すように、入出力特性の直線部をＶｉｎ＝０［Ｖ］の位置まで伸ばしても、出力ｏｕｔは０［段］にならず、切片ｂが残ってしまう。つまり、Ｖｉｎとｏｕｔの関係は、比例ではなく一次関数で表される関係となる。このため、上記のＡ／Ｄ変換装置では、Ａ／Ｄ変換の結果をそのまま演算に用いると、切片ｂが誤差要因となることがある。

例えば、入出力特性がｏｕｔ＝Ｖｉｎ×ａ＋ｂという一次関数で表される場合に、Ｖｉｎが２［Ｖ］の時の出力ｏｕｔ２と、Ｖｉｎが１［Ｖ］の時の出力ｏｕｔ１との比を演算すると、以下の（１）式となる。
ｏｕｔ２／ｏｕｔ１＝（２ａ＋ｂ）／（ａ＋ｂ）≠２・・・（１）
すなわち、Ａ／Ｄ変換前の比（＝２）と、Ａ／Ｄ変換後の比が一致しなくなる。また、切片ｂは、温度等の環境要因によって大きく変動することから、精度劣化の原因にもなっている。

本発明は、上述した課題に鑑みてなされたものであって、入出力特性の傾き（分解能）の変動を抑えると共に、原点基準の入出力特性（Ａ／Ｄ変換の対象となる電圧が０の時に出力も０となる特性）を有するＡ／Ｄ変換装置を提供することを目的とする。

本発明は、上記の課題を解決するためになされたもので、アナログ入力電圧をデジタル値に変換するＡ／Ｄ変換装置であって、第１のタイミングで第１のパルス信号が入力され、第１のアナログ電圧の大きさに応じた遅延時間で該第１のパルス信号を遅延させる遅延ユニットを複数段接続した第１のパルス遅延回路と、前記第１のパルス信号が前記第１のパルス遅延回路内の遅延ユニットを通過した第１の段数を検出する第１のパルス通過段数検出回路と、前記第１のタイミングと同一の第２のタイミングで第２のパルス信号が入力され、前記第１のアナログ電圧と異なる第２のアナログ電圧の大きさに応じた遅延時間で該第２のパルス信号を遅延させる遅延ユニットを複数段接続した第２のパルス遅延回路と、前記第２のパルス信号が前記第２のパルス遅延回路内の遅延ユニットを通過した第２の段数を検出する第２のパルス通過段数検出回路と、前記第１の段数と前記第２の段数との差が所定の段数となるタイミングを示すタイミング信号を出力するタイミング出力回路と、前記アナログ入力電圧の電圧レベルを前記第１のアナログ電圧のレベルだけシフトさせたレベルシフト電圧を出力するレベルシフト回路と、前記第１のタイミングおよび前記第２のタイミングと同一のタイミングで第３のパルス信号が入力され、前記レベルシフト電圧の大きさに応じた遅延時間で該第３のパルス信号を遅延させる遅延ユニットを複数段接続した第３のパルス遅延回路と、前記第３のパルス信号が前記第３のパルス遅延回路内の遅延ユニットを通過した第３の段数を検出する第３のパルス通過段数検出回路と、前記タイミング信号が示すタイミングで検出された前記第３の段数と前記第１の段数との差に関する情報を演算し、当該演算の結果を、前記アナログ入力電圧に対応する前記デジタル値として出力する出力回路と、を有するＡ／Ｄ変換装置である。

また、本発明のＡ／Ｄ変換装置は、前記タイミング信号が示すタイミングに対応するサンプリング時間を記憶するメモリ回路をさらに有し、前記第３のパルス遅延回路はさらに、前記第１のタイミング、前記第２のタイミング、および前記第３のタイミングよりも後の第４のタイミングで第４のパルス信号が入力され、前記第３のパルス通過段数検出回路はさらに、前記第４のパルス信号が入力されてから、前記メモリ回路に記憶された前記サンプリング時間が経過したタイミングで、前記第４のパルス信号が前記第３のパルス遅延回路内の遅延ユニットを通過した第４の段数を検出し、前記出力回路はさらに、前記第４の段数と前記第１の段数との差に関する情報を演算し、当該演算の結果を、前記アナログ入力電圧に対応する前記デジタル値として出力する。

また、本発明のＡ／Ｄ変換装置は、前記メモリ回路に前記サンプリング時間が記憶された後、前記第１のパルス遅延回路または／および前記第２のパルス遅延回路の動作を停止させる制御部をさらに有する。

本発明のＡ／Ｄ変換装置は、第１のアナログ電圧に応じた第１の段数と、第２のアナログ電圧に応じた第２の段数との差が所定の段数となるタイミングで、レベルシフト電圧に応じた第３の段数を検出する。このように、所定の電圧範囲に対するＡ／Ｄ変換結果が一定となる条件で第３の段数を検出するので、本発明のＡ／Ｄ変換装置によれば、入出力特性の傾き（分解能）の変動を抑えることができる。

また、本発明のＡ／Ｄ変換装置は、第１の段数と第３の段数との差に関する情報を演算し、当該演算の結果を、アナログ入力電圧に対応するデジタル値として出力する。アナログ入力電圧が第１のアナログ電圧のときに第１の段数と第３の段数との差は０になるので、本発明のＡ／Ｄ変換装置によれば、入出力特性を原点基準とすることができる。

本発明の第１の実施形態によるＡ／Ｄ変換装置の構成を示すブロック図である。本発明の第１の実施形態によるＡ／Ｄ変換装置の処理手順を示すフローチャートである。本発明第１の実施形態によるＡ／Ｄ変換装置の入出力特性を示す参考図である。本発明の第２の実施形態によるＡ／Ｄ変換装置の構成を示すブロック図である。本発明の第２の実施形態によるＡ／Ｄ変換装置の処理手順を示すフローチャートである。本発明の第２の実施形態におけるサンプリングパルスとラッチパルスの波形を示すタイミングチャートである。本発明の第３の実施形態によるＡ／Ｄ変換装置の構成を示すブロック図である。本発明の第３の実施形態によるＡ／Ｄ変換装置の処理手順を示すフローチャートである。従来のＡ／Ｄ変換装置の構成を示すブロック図である。従来のＡ／Ｄ変換装置の入出力特性を示す参考図である。

以下、図面を参照し、本発明の実施形態を説明する。

＜第１の実施形態＞
まず、本発明の第１の実施形態を説明する。図１は、本実施形態によるＡ／Ｄ変換装置の構成を示している。図１において、Ａ／Ｄ変換装置１００は、パルス遅延回路１１，１２，１３と、パルス通過段数検出回路２１，２２，２３と、演算出力回路３１と、タイミング出力回路４１と、レベルシフト回路５１から構成される。

パルス遅延回路１１は、Ｖｉｎ（アナログ入力電圧）＋Ｖｍｉｎ（Ｖｉｎのとりうる電圧範囲の最小値）の大きさに応じた遅延時間でサンプリングパルス（ＳＰ）を遅延させる遅延ユニットを複数段接続した構成を有する。パルス遅延回路１２は、Ｖｉｎのとりうる電圧範囲の最大値（Ｖｍａｘ）の大きさに応じた遅延時間でＳＰを遅延させる遅延ユニットを複数段接続した構成を有する。パルス遅延回路１３は、Ｖｉｎのとりうる電圧範囲の最小値（Ｖｍｉｎ）の大きさに応じた遅延時間でＳＰを遅延させる遅延ユニットを複数段接続した構成を有する。

パルス通過段数検出回路２１は、ＳＰがパルス遅延回路１１内の遅延ユニットを通過した段数を検出する。パルス通過段数検出回路２２は、ＳＰがパルス遅延回路１２内の遅延ユニットを通過した段数を検出する。パルス通過段数検出回路２３は、ＳＰがパルス遅延回路１３内の遅延ユニットを通過した段数を検出する。

タイミング出力回路４１は、パルス通過段数検出回路２２とパルス通過段数検出回路２３の出力信号に基づきラッチパルス（ＬＰ２）を生成し、演算出力回路３１に出力する。演算出力回路３１は、ＬＰ２に基づいて、パルス通過段数検出回路２１とパルス通過段数検出回路２３の出力信号をラッチし、各出力信号を演算して、Ｖｉｎに対応するデジタル値（ｏｕｔ）を出力する。レベルシフト回路５１は、ＶｉｎとＶｍｉｎを加算した電圧（Ｖｉｎ＋Ｖｍｉｎ）を出力する。

以下、パルス遅延回路１１の詳細な構成を説明する。パルス遅延回路１１は、電源電圧に応じた遅延量を入力信号に与える１６段の遅延ユニットがリング状に接続された構成を有し、この構成によりＳＰを周回させるリングディレイライン（ＲＤＬ）である。初段の遅延ユニットＮＡＮＤは２つの入力端子を有し、一方の入力端子にＳＰが入力され、もう一方の入力端子に１６段目の遅延ユニットＢＵＦ１５の出力が入力される。遅延ユニットＮＡＮＤは、パルス遅延回路１１が動作している時は常に１６段目の遅延ユニットＢＵＦ１５の出力の論理を反転する。

また、２段目の遅延ユニットＢＵＦ１から１６段目の遅延ユニットＢＵＦ１５までの各遅延ユニットは、入力端子に入力された値を出力端子に出力するゲート回路（例えば、ＮＯＴゲートを２段接続したバッファ回路）である。各遅延ユニット（ＮＡＮＤ１，ＢＵＦ１，・・・，ＢＵＦ１５）には、Ｖｉｎ＋Ｖｍｉｎが電源電圧として印加される。各遅延ユニットは、それぞれ前段の遅延ユニットから入力されたＳＰを、電源電圧（Ｖｉｎ＋Ｖｍｉｎ）の電圧レベルに応じた遅延時間だけ遅延させて次段の遅延ユニットに出力する。リング状に接続された各遅延ユニットが同様に動作し、ＳＰが前段から後段の遅延ユニットへ順次伝達されることにより、ＳＰがパルス遅延回路１１内を周回する。

ＳＰがパルス遅延回路１１内を周回する過程を具体的に説明すると次の通りである。初段の遅延ユニットＮＡＮＤの一方の入力端子にＳＰが入力されていない時（ＳＰが“Ｌ”レベルの時）、遅延ユニットＮＡＮＤの出力端子のレベルは、もう一方の入力端子の入力によらず、“Ｈ”レベルになる。２段目の遅延ユニットＢＵＦ１以降の各遅延ユニットの出力端子のレベルも、“Ｈ”レベルになる。

続いて、初段の遅延ユニットＮＡＮＤの一方の入力端子にＳＰが入力される（ＳＰが“Ｈ”レベルになる）。遅延ユニットＮＡＮＤのもう一方の入力端子のレベルは、最終段の遅延ユニットＢＵＦ１５から出力されたＳＰにより“Ｈ”レベルとなっているため、遅延ユニットＮＡＮＤの出力端子のレベルは、電源電圧（Ｖｉｎ＋Ｖｍｉｎ）の電圧レベルに応じた遅延時間をかけて“Ｌ”レベルに切り替わる。２段目の遅延ユニットＢＵＦ１以降の各遅延ユニットの出力端子のレベルも、電源電圧（Ｖｉｎ＋Ｖｍｉｎ）の電圧レベルに応じた遅延時間をかけて順次“Ｌ”レベルに切り替わる。

最終段の遅延ユニットＢＵＦ１５の出力端子のレベルが“Ｌ”レベルに切り替わると、初段の遅延ユニットＮＡＮＤの出力端子のレベルは、電源電圧（Ｖｉｎ＋Ｖｍｉｎ）の電圧レベルに応じた遅延時間をかけて“Ｈ”レベルに切り替わる。２段目の遅延ユニットＢＵＦ１以降の各遅延ユニットの出力端子のレベルも、電源電圧（Ｖｉｎ＋Ｖｍｉｎ）の電圧レベルに応じた遅延時間をかけて順次“Ｈ”レベルに切り替わる。

最終段の遅延ユニットＢＵＦ１５の出力端子のレベルが“Ｈ”レベルに切り替わると、次の周回では初段の遅延ユニットＮＡＮＤから順に出力端子のレベルが“Ｌ”レベルに切り替わる。以降、ＳＰが入力されている間、最終段の遅延ユニットＢＵＦ１５の出力端子のレベルが切り替わるごとに初段の遅延ユニットＮＡＮＤから順次出力端子のレベルが逆のレベルに切り替わるという動作が繰り返し行われる。この結果、ＳＰがパルス遅延回路１１内を周回し続ける。

各遅延ユニットの入力端子のレベルが切り替わってから出力端子のレベルが切り替わるまでに要する時間は、各遅延ユニットの電源電圧であるＶｉｎ＋Ｖｍｉｎに応じた遅延時間となる。このため、ある所定の時間内にＳＰが通過する遅延ユニットの段数は、アナログ電圧(Ｖｉｎ＋Ｖｍｉｎ）に依存することとなる。

パルス通過段数検出回路２１は、ＳＰがパルス遅延回路１１内の遅延ユニットを通過した段数を検出する回路である。パルス通過段数検出回路２１には、パルス遅延回路１２内の各遅延ユニットの出力信号が入力される。

パルス通過段数検出回路２１は、パルス遅延回路１１内の１６段目の遅延ユニットＢＵＦ１５の出力端子のレベルが“Ｈ”レベルから“Ｌ”レベル、または“Ｌ”レベルから“Ｈ”レベルに切り替わる回数をカウンタがカウントした結果を８ビットのカウント値として出力する。また、パルス通過段数検出回路２１は、パルス遅延回路１１の１６段の各遅延ユニットの出力端子のレベルがそれぞれ“Ｈ”レベルまたは“Ｌ”レベルとなっている状態を表す１６ビットのデータを出力する。

パルス通過段数検出回路２１から出力される上記の８ビットのカウント値と１６ビットのデータは、ＳＰがパルス遅延回路１１内を何周周回して何段目の遅延ユニットまで進んだかを示している。例えば、上記カウント値が４回であり、５段目の遅延ユニットＢＵＦ４の出力が“Ｌ”レベル、６段目の遅延ユニットＢＵＦ５の出力が“Ｈ”レベルであった場合、ＳＰが遅延ユニットを通過した段数は、１６段×４回＋５段＝６９段となる。

以上のように、パルス通過段数検出回路２１は、アナログ電圧（Ｖｉｎ＋Ｖｍｉｎ）が電源電圧として印加された遅延ユニットで構成されたパルス遅延回路１１をＳＰが通過した段数を８ビット＋１６ビットのデジタル信号で出力する。

なお、パルス遅延回路１２、パルス通過段数検出回路２２の構成はそれぞれ、上記のパルス遅延回路１１、パルス通過段数検出回路２１の構成と同じである。パルス通過段数検出回路２２は、アナログ電圧（Ｖｍａｘ）が電源電圧として印加された遅延ユニットで構成されたパルス遅延回路１２をＳＰが通過した段数を８ビット＋１６ビットのデジタル信号で出力する。

また、パルス遅延回路１３、パルス通過段数検出回路２３の構成もそれぞれ、上記のパルス遅延回路１１、パルス通過段数検出回路２１の構成と同じである。パルス通過段数検出回路２３は、アナログ電圧（Ｖｍｉｎ）が電源電圧として印加された遅延ユニットで構成されたパルス遅延回路１３をＳＰが通過した段数を８ビット＋１６ビットのデジタル信号で出力する。

次に、Ａ／Ｄ変換装置１００の処理手順について、図２を用いて説明する。まず、パルス遅延回路１１，１２，１３に同時にＳＰが入力される（ＳＰのレベルが“Ｌ”レベルから“Ｈ”レベルに切り替わる）（ステップＳ１）。ＳＰは、パルス遅延回路１１，１２，１３内を、それぞれ異なる遅延時間（パルス遅延回路１１内はＶｉｎ＋Ｖｍｉｎに基づく遅延時間、パルス遅延回路１２内はＶｍａｘに基づく遅延時間、パルス遅延回路１３内はＶｍｉｎに基づく遅延時間）で周回を開始する（ステップＳ２）。パルス通過段数検出回路２１，２２，２３は、ＳＰがそれぞれの遅延ユニットを通過する段数を検出する（ステップＳ３）。

ここで、ＳＰがパルス遅延回路１２内の遅延ユニットを通過する段数をＣｍａｘとし、ＳＰがパルス遅延回路１３内の遅延ユニットを通過する段数をＣｍｉｎとし、あらかじめ定められた所定の段数をΔｏｕｔとする。タイミング出力回路４１は、ＣｍａｘとＣｍｉｎの差がΔｏｕｔを超えたタイミング、つまり以下の（２）式の条件を満たしたタイミング（ステップＳ４）で、ラッチパルス（ＬＰ２）を出力する（ＬＰ２のレベルを“Ｌ”レベルから“Ｈ”レベルに切り替える）（ステップＳ５）。
Δｏｕｔ≧Ｃｍａｘ−Ｃｍｉｎ・・・（２）

演算出力回路３１は、ＬＰ２が入力されるタイミングで、パルス通過段数検出回路２１とパルス通過段数検出回路２３が検出した段数（カウント値と各遅延ユニットの出力値）をラッチし（ステップＳ６）、その段数の差を１２ｂｉｔにエンコードして最終的なＡ／Ｄ変換結果（ｏｕｔ）として出力する（ステップＳ７）。

例えば、パルス通過段数検出回路２１の出力（Ｃｌｉｎ）が１０００段（１〜１６段の各遅延ユニットの出力値＝“００００００００１１１１１１１１”，カウント値＝“００１１１１１０”）になり、パルス通過段数検出回路２３の出力（Ｃｌｍｉｎ）が１００段（１〜１６段の各遅延ユニットの出力値＝“００００１１１１１１１１１１１１”，カウント値＝“０００００１１０”)になった場合、出力ｏｕｔは（３）式のようになる。
ｏｕｔ＝Ｃｌｉｎ−Ｃｌｍｉｎ＝９００段（１０進数)=“００１１１００００００１”（２進数）・・・（３）
すなわち、演算出力回路３１は、１２ｂｉｔのデジタル信号“００１１１００００００１”を出力する。

このように動作するＡ／Ｄ変換装置１００においては、ＶｍａｘとＶｍｉｎの差（Ｖｍａｘ−Ｖｍｉｎ）が一定であり、所定の段数Δｏｕｔが一定である。また、Ｖｍａｘ、Ｖｍｉｎ、Ｖｉｎ＋Ｖｍｉｎのサンプリングが同時に開始され、Ｖｍａｘ−Ｖｍｉｎの差に対応する段数がΔｏｕｔとなるタイミングで、Ｖｉｎ＋ＶｍｉｎとＶｍｉｎに対応する段数がそれぞれラッチされ、それらの段数の差分（Ｖｉｎに対応する段数）がＡ／Ｄ変換結果（ｏｕｔ）として出力される。したがって、アナログ入力電圧Ｖｉｎに対する出力ｏｕｔの入出力特性が線形性を有する場合、その入出力特性の傾き（＝分解能）は一定になる。

例えば、前述した従来のＡ／Ｄ変換装置４００（図９）において、温度Ｔ１での入出力特性が図１０の直線Ｌ１０であり、温度Ｔ２での入出力特性が図１０の直線Ｌ１１であるとする。Ａ／Ｄ変換装置４００が有するパルス遅延回路１１と同じ特性のパルス遅延回路を用いて本実施形態によるＡ／Ｄ変換装置１００を構成した場合、温度変化による入出力特性の傾きの変化に関わらず、Δｏｕｔが一定となる（図１０のΔｏｕｔ０＝Δｏｕｔ１となる）ように、温度Ｔ２でのＬＰ２の出力タイミングが温度Ｔ１でのＬＰ２の出力タイミングよりも遅くなるようにＡ／Ｄ変換装置１００が動作する。このため、温度がＴ１の時もＴ２の時も、入出力特性の傾きは一致する。

また、以下で説明するように、本実施形態によるＡ／Ｄ変換装置１００の入出力特性は原点基準（入力が０の時に出力も０）となる。図３はＡ／Ｄ変換装置１００の入出力特性を示している。

Ｖｉｎが０の時、パルス遅延回路１１内の各遅延ユニットに印加される電源電圧（Ｖｉｎ＋Ｖｍｉｎ）と、パルス遅延回路１３内の各遅延ユニットに印加される電源電圧（Ｖｍｉｎ）とが等しくなる。このため、パルス通過段数検出回路２１とパルス通過段数検出回路２３が検出する段数が等しくなり、各段数の差であるＡ／Ｄ変換結果（ｏｕｔ）は０となる。したがって、図３に示すように、入出力特性（曲線Ｌ１）は原点基準（入力が０の時に出力も０）となる。

上述したように、本実施形態によれば、温度の変動や、パルス遅延回路を構成するトランジスタの特性の変動によらず、入出力特性の傾き（分解能）の変動を抑えることができる。さらに、Ａ／Ｄ変換装置の入出力特性を原点基準とすることができ、Ａ／Ｄ変換結果を直接演算に用いても切片が誤差要因にならないため、演算精度を向上することができる。

また、本実施形態によれば、パルス遅延回路１１，１２，１３に対して同時にＳＰが入力され、ＬＰ２の出力タイミングを決定するためのＶｍａｘ，Ｖｍｉｎのサンプリングと、Ｖｉｎ＋Ｖｍｉｎのサンプリングとが並行的に行われ、一度のサンプリングで入出力特性の傾き（分解能）の変動を抑えた結果を得ることができるので、Ａ／Ｄ変換結果を高速に得ることができる。例えば、本実施形態のように、Ｖｍａｘ，Ｖｍｉｎのサンプリング結果からリアルタイムにＶｉｎ＋Ｖｍｉｎのサンプリングを終了するタイミング（ＬＰ２の出力タイミング）を決定するのではなく、最初のサンプリングでＶｍａｘ，Ｖｍｉｎのサンプリングを一定時間（Ｔ１）行い、その結果から次のＶｉｎ＋Ｖｍｉｎのサンプリングの時間（Ｔｓ）を決定するような、２回以上のサンプリングによってＶｉｎ＋Ｖｍｉｎのサンプリング時間を決定し、入出力特性の傾き（分解能）の変動を抑える手法も考えられる。具体例で説明すると、１回目の一定時間Ｔ１のサンプリングにおいて、Ｖｍａｘのサンプリング結果とＶｍｉｎのサンプリング結果の差が、所定値に対して２倍の値であった場合に、２回目のサンプリングにおいて、Ｖｉｎ＋Ｖｍｉｎのサンプリング時間をＴ１の半分にする（Ｔｓ＝Ｔ／２）ようなフィードバックをかけることによって、Ｖｍａｘのサンプリング結果とＶｍｉｎのサンプリング結果の差が一定に近づくようなサンプリング時間でＶｉｎ＋Ｖｍｉｎのサンプリングを行い、結果として入出力特性の傾き（分解能）の変動を抑えることも可能性である。しかしながら、サンプリングを繰り返さないと所望の結果を得られないので、Ａ／Ｄ変換の高速化を実現できない。本実施形態によれば、一度のサンプリングで入出力特性の傾き（分解能）の変動を抑えた所望の結果を得ることができ、Ａ／Ｄ変換の高速化を実現することが可能である。

＜第２の実施形態＞
次に、本発明の第２の実施形態を説明する。図４は、本実施形態によるＡ／Ｄ変換装置の構成を示している。図４において、Ａ／Ｄ変換装置２００は、パルス遅延回路１１，１２，１３と、パルス通過段数検出回路２１，２２，２３と、演算出力回路３１と、タイミング出力回路４１と、レベルシフト回路５１と、メモリ回路６１と、制御回路７１から構成される。パルス遅延回路１１，１２，１３、パルス通過段数検出回路２１，２２，２３、演算出力回路３１、タイミング出力回路４１、レベルシフト回路５１の構成はそれぞれ、第１の実施形態によるＡ／Ｄ変換装置１００が有する各構成と同じである。ただし、タイミング出力回路４１は、ラッチパルスＬＰ２を演算出力回路３１とメモリ回路６１に出力する。

メモリ回路６１は、ＳＰとタイミング出力回路４１からのＬＰ２とに基づくサンプリング時間を記憶する。このサンプリング時間は、ＳＰがパルス遅延回路１１，１２，１３に入力されてから、ＬＰ２がタイミング出力回路４１から出力されるまでの時間である。また、制御回路７１はパルス遅延回路１２とパルス遅延回路１３を制御する。

次に、Ａ／Ｄ変換装置２００の処理手順について、図５を用いて説明する。図５に示すステップＳ１〜Ｓ５の処理手順は、図２に示すステップＳ１〜Ｓ５の処理手順と同じであるので、説明を省略する。なお、ステップＳ３において演算出力回路３１は、パルス通過段数検出回路２３が検出した段数（カウント値と各遅延ユニットの出力値）を記憶する。

ステップＳ５でタイミング出力回路４１からラッチパルス（ＬＰ２）が出力されると、メモリ回路６１は、ＳＰが入力されたステップＳ１のタイミングから、ＬＰ２が入力されたステップＳ５のタイミングまでの時間（サンプリング時間Ｔｓ：図６参照）を記憶する（ステップＳ８）。続いて、制御回路７１は、パルス遅延回路１２とパルス遅延回路１３の動作を停止させる（ステップＳ９）。

一方、演算出力回路３１は、タイミング出力回路４１からのＬＰ２が入力されるタイミング（ＬＰ２のレベルが“Ｌ”レベルから“Ｈ”レベルに切り替わるタイミング）で、パルス通過段数検出回路２１とパルス通過段数検出回路２３が検出した段数（カウント値と各遅延ユニットの出力値）をラッチし（ステップＳ６）、その段数の差を１２ｂｉｔにエンコードして最終的なＡ／Ｄ変換結果（ｏｕｔ）として出力する（ステップＳ７）。

上記のステップＳ７までの処理で１回分のＡ／Ｄ変換が完了する。これで処理を完了することもできるが、本実施形態においては、効率的に連続したＡ／Ｄ変換の処理を行うことが可能である。すなわち、連続処理を行わない（ステップＳ１０）場合、処理が完了するが、連続処理を行う（ステップＳ１０）場合、ステップＳ１１〜Ｓ１７の処理が行われる。以下、連続処理（ステップＳ１１〜Ｓ１７）について説明する。

連続処理を行う場合、まずＶｉｎの値が変更される（ステップＳ１１）。ただし、オーバーサンプリング等で同じ入力信号を複数回Ａ／Ｄ変換する場合には、このステップは不要となる。

続いて、ＳＰが再度入力される（ステップＳ１２）と、ＳＰは、Ｖｉｎ＋Ｖｍｉｎに基づく遅延時間でパルス遅延回路１１内の遅延ユニットの周回を開始する（ステップＳ１３）。メモリ回路６１は、ステップＳ１２でＳＰが再度入力されてから、ステップＳ８で記憶したサンプリング時間Ｔｓが経過した後にラッチパルス（ＬＰ２）を出力する（ステップＳ１４）。演算出力回路３１は、メモリ回路６１からのＬＰ２が入力される（ＬＰ２のレベルが“Ｌ”レベルから“Ｈ”レベルに切り替わる）タイミングで、パルス通過段数検出回路２１が検出した段数（カウント値と各遅延ユニットの出力値）をラッチする（ステップＳ１５）。さらに、演算出力回路３１は、パルス通過段数検出回路２１が検出した段数と、ステップＳ３でパルス通過段数検出回路２１が検出した段数との差を１２ｂｉｔにエンコードして最終的なＡ／Ｄ変換結果（ｏｕｔ）として出力する（ステップＳ１６）。

以後、連続処理を繰り返す場合には、ステップＳ１１〜Ｓ１６の処理が繰り返し行われる（ステップＳ１７）。

このように動作するＡ／Ｄ変換装置２００においても、入出力特性の傾きを一定にするとともに入出力特性を原点基準とすることができる。したがって、本実施形態によれば、安定したＡ／Ｄ変換結果を得ることができ、演算精度を向上することができる。

また、本実施形態においても、前述した第１の実施形態と同様に、パルス遅延回路１１，１２，１３に対して同時にＳＰが入力され、ＬＰ２の出力タイミングを決定するためのＶｍａｘ，Ｖｍｉｎのサンプリングと、Ｖｉｎ＋Ｖｍｉｎのサンプリングとが並行的に行われるので、１回目のＡ／Ｄ変換結果を高速に得ることができる。

さらに、連続してＡ／Ｄ変換を繰り返す場合に、ＬＰ２の出力タイミングをメモリ回路６１に記憶しておくことで、パルス遅延回路１２，１３を停止することができる。したがって、消費電力を低減することができる。なお、パルス遅延回路１２，１３のうちの一方のみを停止してもよく、この場合も消費電力を低減することができる。

＜第３の実施形態＞
次に、本発明の第３の実施形態を説明する。図７は、本実施形態によるＡ／Ｄ変換装置の構成を示している。図７において、Ａ／Ｄ変換装置３００は、パルス遅延回路１２，１４と、パルス通過段数検出回路２２，２４と、演算出力回路３１と、タイミング出力回路４１と、レベルシフト回路５１と、メモリ回路６２と、制御回路７１と、セレクタ８１から構成される。パルス遅延回路１２、パルス通過段数検出回路２２、演算出力回路３１、タイミング出力回路４１、レベルシフト回路５１、制御回路７１の構成はそれぞれ、第２の実施形態によるＡ／Ｄ変換装置２００が有する各構成と同じである。

パルス遅延回路１４、パルス通過段数検出回路２４の構成はそれぞれ、第１の実施形態に係るパルス遅延回路１１、パルス通過段数検出回路２１の構成と同じである。また、パルス通過段数検出回路２４は、セレクタ８１の出力電圧が電源電圧として印加された遅延ユニットで構成されたパルス遅延回路１４をＳＰが通過した段数を、８ビット＋１６ビットのデジタル信号で出力する。セレクタ８１は、出力する電圧を切り替えることが可能であり、ＶｉｎとＶｉｎ＋Ｖｍｉｎのうちいずれかを出力する。

メモリ回路６２は、ＳＰとタイミング出力回路４１からのＬＰ２とに基づくサンプリング時間を記憶するとともに、パルス通過段数検出回路２４が検出した段数（カウント値と各遅延ユニットの出力値）を記憶する。

次に、Ａ／Ｄ変換装置３００の処理手順について、図８を用いて説明する。まず、セレクタ８１の出力がＶｍｉｎに切り替えられる（ステップＳ０）。続いて、図５に示すステップＳ１〜Ｓ６の処理と同じ処理が行われる。ステップＳ６でタイミング出力回路４１がＬＰ２を出力した後、メモリ回路６２は、ＬＰ２が入力されるタイミングで、パルス通過段数検出回路２４が検出した段数（カウント値と各遅延ユニットの出力値）をラッチするとともにサンプリング時間Ｔｓを記憶する（ステップＳ１８）。続いて、制御回路７１は、パルス遅延回路１２の動作を停止させる（ステップＳ１９）。

続いて、セレクタ８１の出力がＶｉｎ＋Ｖｍｉｎに切り替えられる（ステップＳ２０）。この後、再度ＳＰが入力され、Ｖｉｎ＋Ｖｍｉｎに基づくＡ／Ｄ変換が行われる（ステップＳ１２〜Ｓ１６）。図８に示すステップＳ１２〜Ｓ１６の処理は、図５に示すステップＳ１２〜Ｓ１６の処理と同じである。なお、ステップＳ１６において演算出力回路３１は、パルス通過段数検出回路２４が検出した段数と、ステップＳ１８でメモリ回路６２が記憶した段数（ステップＳ３でパルス通過段数検出回路２４が検出した段数）との差を１２ｂｉｔにエンコードして最終的なＡ／Ｄ変換結果（ｏｕｔ）として出力する。

連続処理を繰り返す場合には（ステップＳ１７）、Ｖｉｎの値が変更され（ステップＳ２１）、ステップＳ１２〜Ｓ１７までの処理が繰り返される。

また、連続してＡ／Ｄ変換を繰り返す場合に、ＬＰ２の出力タイミングをメモリ回路６２に記憶しておくことで、パルス遅延回路１２を停止することができる。したがって、消費電力を低減することができる。

また、Ｖｉｎ＋Ｖｍｉｎに基づくサンプリングと、Ｖｍｉｎに基づくサンプリングとを同一のパルス遅延回路により行うため、誤差を低減することができる。例えば、図１に示すＡ／Ｄ変換装置１００において、パルス遅延回路１１とパルス遅延回路１３の特性が異なり、同じアナログ電圧を加えた時の遅延が異なっていると、それらの特性の差は誤差となって現れる。しかし、本実施形態によれば、２回のサンプリングで共通のパルス遅延回路を用いるため、この特性差による誤差は生じない。また、２回のサンプリングに用いるパルス遅延回路とパルス通過段数検出回路を共通化したことで、回路規模を縮小することができる。

なお、本実施形態では、パルス遅延回路１１とパルス遅延回路１３を共通化したパルス遅延回路１４を用いているが、パルス遅延回路１１とパルス遅延回路１２の特性が異なる場合にも、同様にそれらの特性の差は誤差となって現れるので、パルス遅延回路１１とパルス遅延回路１２を共通化してもよい。

本実施形態では、Ｖｉｎ＋Ｖｍｉｎに基づくサンプリングを行う前に、サンプリング時間を検出するため、Ｖｍａｘ，Ｖｍｉｎに基づくサンプリングを行う必要がある。このため、Ａ／Ｄ変換を開始してからＶｉｎ＋ＶｍｉｎのＡ／Ｄ変換結果が得られるまでの時間は、第１の実施形態および第２の実施形態よりも遅くなる。ただし、回路規模は第１の実施形態および第２の実施形態よりも小さくなる。

以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成は上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。例えば、上記では、ＶｉｎがＶｍａｘ〜Ｖｍｉｎの電圧範囲に含まれることを想定しているが、Ｖｍａｘ〜Ｖｍｉｎの電圧範囲に含まれないアナログ入力電圧を上記のＶｉｎとし、上記と同様にＡ／Ｄ変換を行ってもよい。また、上記では、Ｖｉｎ＋Ｖｍｉｎに対応する段数と、Ｖｍｉｎに対応する段数との差を最終的なＡ／Ｄ変換結果として出力しているが、Ｖｉｎ＋Ｖｍａｘに対応する段数と、Ｖｍａｘに対応する段数との差を最終的なＡ／Ｄ変換結果として出力してもよい。

１１，１２，１３，１４・・・パルス遅延回路、２１，２２，２３，２４・・・パルス通過段数検出回路、３１・・・演算出力回路、４１・・・タイミング出力回路、５１・・・レベルシフト回路、６１，６２・・・メモリ回路、７１・・・制御回路、８１・・・セレクタ、１００，２００，３００，４００・・・Ａ／Ｄ変換装置

Claims

アナログ入力電圧をデジタル値に変換するＡ／Ｄ変換装置であって、
第１のタイミングで第１のパルス信号が入力され、第１のアナログ電圧の大きさに応じた遅延時間で該第１のパルス信号を遅延させる遅延ユニットを複数段接続した第１のパルス遅延回路と、
前記第１のパルス信号が前記第１のパルス遅延回路内の遅延ユニットを通過した第１の段数を検出する第１のパルス通過段数検出回路と、
前記第１のタイミングと同一の第２のタイミングで第２のパルス信号が入力され、前記第１のアナログ電圧と異なる第２のアナログ電圧の大きさに応じた遅延時間で該第２のパルス信号を遅延させる遅延ユニットを複数段接続した第２のパルス遅延回路と、
前記第２のパルス信号が前記第２のパルス遅延回路内の遅延ユニットを通過した第２の段数を検出する第２のパルス通過段数検出回路と、
前記第１の段数と前記第２の段数との差が所定の段数となるタイミングを示すタイミング信号を出力するタイミング出力回路と、
前記アナログ入力電圧の電圧レベルを前記第１のアナログ電圧のレベルだけシフトさせたレベルシフト電圧を出力するレベルシフト回路と、
前記第１のタイミングおよび前記第２のタイミングと同一のタイミングで第３のパルス信号が入力され、前記レベルシフト電圧の大きさに応じた遅延時間で該第３のパルス信号を遅延させる遅延ユニットを複数段接続した第３のパルス遅延回路と、
前記第３のパルス信号が前記第３のパルス遅延回路内の遅延ユニットを通過した第３の段数を検出する第３のパルス通過段数検出回路と、
前記タイミング信号が示すタイミングで検出された前記第３の段数と前記第１の段数との差に関する情報を演算し、当該演算の結果を、前記アナログ入力電圧に対応する前記デジタル値として出力する出力回路と、
を有するＡ／Ｄ変換装置。
前記タイミング信号が示すタイミングに対応するサンプリング時間を記憶するメモリ回路をさらに有し、
前記第３のパルス遅延回路はさらに、前記第１のタイミング、前記第２のタイミング、および前記第３のタイミングよりも後の第４のタイミングで第４のパルス信号が入力され、
前記第３のパルス通過段数検出回路はさらに、前記第４のパルス信号が入力されてから、前記メモリ回路に記憶された前記サンプリング時間が経過したタイミングで、前記第４のパルス信号が前記第３のパルス遅延回路内の遅延ユニットを通過した第４の段数を検出し、
前記出力回路はさらに、前記第４の段数と前記第１の段数との差に関する情報を演算し、当該演算の結果を、前記アナログ入力電圧に対応する前記デジタル値として出力する請求項１に記載のＡ／Ｄ変換装置。
前記メモリ回路に前記サンプリング時間が記憶された後、前記第１のパルス遅延回路または／および前記第２のパルス遅延回路の動作を停止させる制御部をさらに有する請求項２に記載のＡ／Ｄ変換装置。