JP6724515B2 - Ad変換装置 - Google Patents
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[1.第1実施形態]
[1−1.構成]
図1に示すAD変換装置1は、第1AD変換部10(TAD1)と、第2AD変換部(TAD2)20と、電圧生成部30、補正部40と、セレクタ51,52,53と、減算器60とを備える。
ここで、第1AD変換部10および第2AD変換部20は、所謂パルス位相差符号化回路(換言すれば時間AD変換回路:TAD)を備えて構成されている。
DA変換器33は、周知のデジタルアナログコンバータであり、補正部40にて設定されたデジタル値である補正値を入力し、この補正値に対応する補正電圧をアナログ値で出力する。セレクタ31,32は、補正部40からの指令に応じて、電源DVDDおよびDA変換器33から出力された補正電圧のうちの一方を選択して出力する周知のスイッチである。セレクタ31からの出力は、第1AD変換部10の端子VBB_Pに入力され、セレクタ32からの出力は、第2AD変換部20の端子VBB_Pに入力される。
補正値計算部43は、後述する補正処理を実施することによって、バックゲートバイアスの補正値を設定したり、各セレクタ31,32,41,51,52,53を切り替えたりする。
補正値計算部43は、論理回路やアナログ回路等を組み合わせたハードウェアを用いて補正処理を実施する。
補正部40、特に補正値計算部43が実行する補正処理について、図4のフローチャートを用いて説明する。補正処理は、差動信号を入力しないとき、すなわち、キャリブレーションを実施する際に開始される処理である。ここでいうキャリブレーションとは、複数のAD変換部10,20の入出力特性が概ね一致するよう補正する処理を示す。
続いてS240にて、S120と同様に、第1AD変換部10および第2AD変換部20の入力VINに、テスト電圧のうちのVoを印加するようセレクタ51,52,53を切り替える。このとき、セレクタ41を補正値計算部43側に切り替える。
以上詳述した第1実施形態によれば、以下の効果が得られる。
(1a)上記のAD変換装置1は、複数の第1AD変換部10、第2AD変換部20と、補正部40と、を備える。複数の第1AD変換部10、第2AD変換部20の少なくとも1つは、バックゲートバイアス電圧を変更可能に構成された半導体回路を備える特定変換器である。
このようなAD変換装置1によれば、バックゲートバイアス電圧を、テスト差分が0に近づくように変更するので、製造工程において高度な技術を要することなく、複数の第1AD変換部10、第2AD変換部20の特性が均一に近づくよう補正することができる。
このようなAD変換装置1によれば、Nチャネルトランジスタにおけるバックゲートバイアス電圧を基準となるグランド電圧として、プラス側の電圧値を用いてPチャネルトランジスタにおけるバイアス電圧を管理することができる。
[2−1.第1実施形態との相違点]
第2実施形態は、基本的な構成は第1実施形態と同様であるため、共通する構成については説明を省略し、相違点を中心に説明する。なお、第1実施形態と同じ符号は、同一の構成を示すものであって、先行する説明を参照する。
第2実施形態においては、PチャネルトランジスタのバックゲートバイアスVBB_Pの特性に加えて、NチャネルトランジスタのバックゲートバイアスVBB_Nの特性も利用してキャリブレーションを行う。NチャネルトランジスタのバックゲートバイアスVBB_Nは、図11に示すように、バックゲートバイアスVBB_NがVBB_N=DGNDの状態から、VBB_N<DGNDとなるように変更すると、出力DTは減少し、VBB_NがVBB_P>DGNDとなるように変更すると、出力DTは増加する特性を有する。
以上詳述した第2実施形態によれば、前述した第1実施形態の効果(1a)に加え、以下の効果が得られる。
このようなAD変換装置2によれば、Nチャネルトランジスタにおけるバイアス電圧を用いて、第1AD変換部10および第2AD変換部20の特性が均一に近づくよう補正することができる。
以上、本発明を実施するための形態について説明したが、本発明は上述の実施形態に限定されることなく、種々変形して実施することができる。
上記実施形態において第1AD変換部10、第2AD変換部20は本発明でいうAD変換器の一例に相当し、上記実施形態においてNAND111、INV112は本発明でいう半導体回路の一例に相当する。また、上記実施形態において補正部40が実行する処理のうちのS120、S210、S220の処理は本発明でいうテスト入力部の一例に相当し、上記実施形態においてS130の処理は本発明でいう差分算出部の一例に相当する。
Claims (5)
- 差動信号を形成する二つの信号のいずれかがそれぞれ入力される二つのAD変換器(10、20)を備え、前記二つのAD変換器による出力の差分を前記差動信号に対するAD変換値として出力するように構成されたAD変換装置(1)であって、
前記二つのAD変換器の少なくとも1つは、バックゲートバイアス電圧を変更可能に構成された半導体回路(111、112)を備え、前記バックゲートバイアス電圧に応じて入出力間の変換特性が変化するように構成された特定変換器であり、
当該AD変換装置は、
前記二つのAD変換器に対して前記差動信号に換えてテスト電圧を入力させるように構成されたテスト入力部(S120、S210、S220)と、
前記テスト電圧が前記二つのAD変換器に入力されている際における前記二つのAD変換器による出力の差分を表すテスト差分を算出するように構成された差分算出部(S130)と、
前記特定変換器に備えられた半導体回路におけるバックゲートバイアス電圧を、前記テスト差分が0に近づくように変更するように構成されたバイアス変更部(S230、S250)と、
を備えたAD変換装置。 - 請求項1に記載のAD変換装置において、
前記バイアス変更部は、前記バックゲートバイアス電圧として、Pチャネルトランジスタにおけるバックゲートバイアス電圧を変更する
ように構成されたAD変換装置。 - 請求項2に記載のAD変換装置であって、
前記バイアス変更部は、前記バックゲートバイアス電圧として、Pチャネルトランジスタにおける電源電圧、または予め設定された電源補正電圧、の何れかを選択して設定する
ように構成されたAD変換装置。 - 請求項1〜請求項3の何れか1項に記載のAD変換装置において、
前記バイアス変更部は、前記バックゲートバイアス電圧として、Nチャネルトランジスタにおけるバックゲートバイアス電圧を変更する
ように構成されたAD変換装置。 - 請求項1〜請求項4の何れか1項に記載のAD変換装置であって、
前記二つのAD変換器は、いずれも前記特定変換器であり、
前記テスト入力部は、複数のテスト電圧を順次入力させるように構成され、
前記差分算出部は、前記複数のテスト電圧が入力される度に、前記テスト差分を算出するように構成され、
前記AD変換装置は、
複数のテスト差分を比較し、該複数のテスト差分の比較結果に応じて予め設定された特性変換器を選択する変換器選択部(S230)、をさらに備え、
前記バイアス変更部は、選択された特定変換器についてのバックゲートバイアス電圧を、前記テスト差分が0に近づくように変更する
ように構成されたAD変換装置。
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