JP2012060618A - 半導体集積回路装置 - Google Patents

Abstract

【課題】製造ばらつきによる出力電圧の精度劣化の補正のため、従来技術ではテストコストの増大や回路規模の増大化を招く問題が発生していた。
【解決手段】ｎ（２以上の正の整数）桁のデジタル信号を電圧信号に変換するＤＡコンバータを有する半導体集積回路装置であって、それぞれが前記デジタル信号の各ビット桁に対応し、前記デジタル信号に応じて前記電圧信号を生成するｎ個の電圧生成素子を有し、前記ｎ個の電圧生成素子のうちビット桁が最下位からｋ（ｋ≦ｎ）番目に対応する電圧生成素子の生成する電圧は、ビット桁が最下位からｋ−１番目に対応するｋ−１個の電圧生成素子の生成する電圧に第１の所定の値を足した電圧よりも低くなることを特徴とする半導体集積回路装置。
【選択図】図１

Description

本発明は、半導体集積回路装置に関するものである。

モバイル機器に使用される半導体ＬＳＩでは、製造プロセスの微細化、電源電圧の低電圧化が進むにつれ製造ばらつきの問題が顕在化している。例えば、その問題としてパス遅延のばらつき等がある。このパス遅延のばらつきは、電源電圧の制御で問題の発生を抑えることが可能である。但し、パス遅延のばらつきを可能な限り抑えようとすると、電源電圧の制御をできるだけ高精度、すなわちできるだけ細かいステップ幅で、制御する必要がある。

また、上述した電源電圧の制御に使用可能な半導体集積回路装置（ＤＡコンバータ）が特許文献１に開示されている。この特許文献１の技術は、デジタル信号のビット桁に対応して重み付けした複数の電流源を、それぞれスイッチで個別に制御し、抵抗Ｒに流し込む総電流Ｉを調整している。この総電流Ｉの調整により、アナログの出力電圧ＩＲを制御している。

但し、大きな電流を流す電流源、つまり上位ビットに対応する電流源の電流値が製造プロセスによりばらついた場合、上位ビットへの切り替わり時に出力電圧ＩＲが大きく変化してしまう可能性がある。このため、上位ビットへの切り替わり時の出力電圧の電圧ステップ幅が大きくなり、半導体集積回路装置が出力可能な電圧範囲内であるにもかかわらず、出力不可能な電圧範囲が存在してしまう。

これを防ぐために、特許文献１では、補正用の電流源（補正ビットに対応）を用意して対応している。具体的には、あらかじめ必要な補正量をテスト時に計測し、計測結果をメモリに保存しておく。そして、電流源の制御時に、上位ビットの切り替えに応じて、補正ビットを切り替え、半導体集積回路装置の出力電圧を高精度に制御する。

特開平９−２８９４５０号公報

しかし、上述した特許文献１では、出力電圧を高精度に制御可能であるが、必要な補正量をあらかじめ計測する必要があり、テスト工程の増加を招き、結果としてテストコストが増大する問題が発生する。更に、補正用のビットが追加されるため、電流補正用の電流源や計測結果を保持するメモリ等の回路が必要となり、回路規模の増大化を招く問題が発生する。

本発明は、ｎ（２以上の正の整数）桁のデジタル信号を電圧信号に変換するＤＡコンバータを有する半導体集積回路装置であって、それぞれが前記デジタル信号の各ビット桁に対応し、前記デジタル信号に応じて前記電圧信号を生成するｎ個の電圧生成素子を有し、前記ｎ個の電圧生成素子のうちビット桁が最下位からｋ（ｋ≦ｎ）番目に対応する電圧生成素子の生成する電圧は、ビット桁が最下位からｋ−１番目に対応するｋ−１個の電圧生成素子の生成する電圧に第１の所定の値を足した電圧よりも低くなることを特徴とする半導体集積回路装置である。

本発明にかかる半導体集積回路装置は、デジタル信号の各ビット桁に対応する電圧生成素子の生成する電圧が、当該半導体集積回路装置の製造プロセスによりばらついた場合であっても、デジタル信号に応じて半導体集積回路装置から出力される電圧信号に出力不可能な電圧範囲が発生することを防ぐことができる。

本発明にかかる半導体集積回路装置は、出力電圧を精度よく制御しつつ、テスト工程の増加、及び、回路規模の増加を抑制することが可能となる。

実施の形態１にかかる半導体集積回路装置が備えるＤＡコンバータ部の構成である。 実施の形態１にかかる半導体集積回路装置が備えるＤＡコンバータ部のより詳細な構成である。 製造ばらつきにより従来のＤＡコンバータ部に発生する問題を説明するグラフである。 実施の形態１にかかる半導体集積回路装置が備えるＤＡコンバータ部の出力電圧のグラフである。 実施の形態１にかかる半導体集積回路装置が備えるＤＡコンバータ部の出力電圧のグラフである。 実施の形態２にかかる半導体集積回路装置が備えるＤＡコンバータ部の構成である。 実施の形態３にかかる半導体集積回路装置の構成である。 実施の形態３にかかる半導体集積回路装置が備える電源電圧供給回路の構成である。 実施の形態４にかかる半導体集積回路装置の構成である。 実施の形態４にかかる半導体集積回路装置が備える制御回路の構成である。 実施の形態４にかかる半導体集積回路装置が備えるリファレンス電圧生成回路の構成である。 実施の形態４にかかるリファレンス電圧生成回路の出力電圧のグラフである。 実施の形態４にかかる制御回路が出力するデジタル信号の一例である。

＜発明の実施の形態１＞

以下、本発明を適用した具体的な実施の形態１について、図面を参照しながら詳細に説明する。この実施の形態１は、本発明を半導体集積回路装置のＤＡコンバータ部に適用したものである。なお、このＤＡコンバータ部は、後述する半導体集積回路装置のリファレンス電圧生成回路として用いられる。

図１に本実施の形態にかかる半導体集積回路装置のＤＡコンバータ部１００の構成の一例を示す。図１に示すように、ＤＡコンバータ部１００は、ｎ個（ｎは２以上の整数）の電流源ＩＤＣ１〜ＩＤＣｎと、ｎ個のスイッチ回路ＳＷ１〜ＳＷｎと、抵抗Ｒとを有する。

スイッチ回路ＳＷ１〜ＳＷｎは、それぞれ電流源ＩＤＣｎ〜ＩＤＣｎとノードＮ１との間に接続される。スイッチ回路ＳＷｎ、・・・、ＳＷ２、ＳＷ１は、それぞれデジタル入力信号ＶＩＮ１（Ｖｎ、・・・、Ｖ２、Ｖ１）に応じてオン状態、オフ状態が制御される。より詳細には、スイッチ回路ＳＷ１はデジタル入力信号Ｖ１が「１」の場合オン状態、「０」の場合オフ状態となる。スイッチ回路ＳＷ２も同様にデジタル入力信号Ｖ２が「１」の場合オン状態、「０」の場合オフ状態となる。以下スイッチ回路ＳＷｎまで同様に、デジタル入力信号Ｖｎが「１」の場合オン状態、「０」の場合オフ状態となる。

なお、デジタル入力信号ＶＩＮ１（Ｖｎ、・・・、Ｖ２、Ｖ１）は、ｎビットのデジタル信号であり、最上位ビット（ＭＳＢ）がＶｎ、最下位ビット（ＬＳＢ）がＶ１となる。

電流源ＩＤＣ１〜ＩＤＣｎは、それぞれ電圧供給端子ＶＨＩＧＨとスイッチ回路ＳＷ１〜ＳＷｎに接続される。電流源ＩＤＣ１〜ＩＤＣｎは、それぞれスイッチ回路ＳＷ１〜ＳＷｎの方向に電流Ｉ１〜Ｉｎを出力する。電流源ＩＤＣ１〜ＩＤＣｎが出力する電流Ｉ１〜Ｉｎは、それぞれデジタル入力信号Ｖ１〜Ｖｎのビット桁に応じた重み付けがされている。例えば、デジタル入力信号の最下位ビットのＶ１には電流源ＩＤＣ１が対応し、最上位ビットのＶｎには電流源ＩＤＣｎが対応する。この電流源ＩＤＣ１〜ＩＤＣｎが出力する電流Ｉ１〜Ｉｎの重み付けに関しては、後述する。

なお、電圧供給端子ＶＨＩＧＨが供給する電圧ＶＨＩＧＨは、ＤＡコンバータ部１００の外部から供給される。電圧ＶＨＩＧＨは、電源電圧ＶＤＤより高い電圧である。

抵抗Ｒは、ノードＮ１と接地端子ＧＮＤとの間に接続される。

電流源ＩＤＣ１〜ＩＤＣｎは、それぞれスイッチ回路ＳＷ１〜ＳＷｎと直列接続されている。電流源ＩＤＣ１〜ＩＤＣｎとスイッチ回路ＳＷ１〜ＳＷｎからなる直列回路を、それぞれ１０１〜１０ｎとし、電流生成素子１０１〜１０ｎと称す。電流生成素子１０１〜１０ｎは、電圧供給端子ＶＨＩＧＨとノードＮ１との間に並列接続されている。

デジタル入力信号ＶＩＮ１に応じてオン状態となった電流生成素子１０１〜１０ｎは、ノードＮ１に電流を供給する。このノードＮ１に供給される総電流をＩｔｏｔａｌとする。よって、ノードＮ１には、Ｉｔｏｔａｌ×Ｒで決まるＶＲＥＦが発生し、ＤＡコンバータ部１００からの出力電圧ＶＲＥＦとなる。

ここで、電流源ＩＤＣ１〜ＩＤＣｎのそれぞれが出力する電流値Ｉ１〜Ｉｎを説明する。電流源ＩＤＣ１〜ＩＤＣｎのうち任意の電流源をＩＤＣｉ（ｉ≦ｎ−１）とすると、電流源ＩＤＣｉが出力する電流値は、以下の式（１）〜（４）のように設定される。

上記式（１）〜（４）中のＶｓｔｅｐは、所定の出力電圧ステップ幅、Ａ_１は各電流源の電流値の最大ばらつき、α１はそのＡ_１によって決定される定数、Ｉｉは各電流源の設計出力電流値、Ｉ_Ｒｉは各電流源から実際に出力される出力電流値である。

上記Ａ_１の値は、製造プロセスにより当該半導体集積回路装置が製造される面内ばらつきによって決定される。そして、そのＡ_１によって決定されるα１、つまり式（３）は、面内ばらつきにより生じる電流源の設計出力電流値からのばらつき（正負側）を考慮したものとなっている。換言すると、式（４）に示すように、電流源ＩＤＣｉが実際に出力する電流値（Ｉ_Ｒｉ）は、最小で設計値Ｉ_ｉの１−Ａ_１倍、最大で１＋Ａ_１倍となる。

図２に、図１に示したＤＡコンバータ部１００の更に詳細な構成を示す。図２に示すように、ＤＡコンバータ部１００は、ＤＡコンバータ部１００は、電流源ＩＤＣ１〜ＩＤＣｎと、スイッチ回路ＳＷ１〜ＳＷｎと、抵抗Ｒと、ＰＭＯＳトランジスタＭＰ１０と、電流源ＩＤＣｒｅｆとを有している。

電流源ＩＤＣ１は式（２）を満たすような電流Ｉ１を出力するＰＭＯＳトランジスタを有する。電流源ＩＤＣ２は、式（１）を満たすような電流Ｉ２を出力するＰＭＯＳトランジスタを有する。電流源ＩＤＣ３は、式（１）を満たすような電流Ｉ３を出力するＰＭＯＳトランジスタを有する。以後、同様に、電流源ＩＤＣｎは、式（１）を満たすような電流Ｉｎを出力するＰＭＯＳトランジスタを有する。ここで、電流源ＩＤＣ１〜ＩＤＣｎは、それぞれＰＭＯＳトランジスタを有しているが、単体のＰＭＯＳトランジスタでなく、図２に示すように、複数の単位電流源を並列接続して、１つの電流源としてもよい。例えば、電流源ＩＤＣ１は単位電流源となるＰＭＯＳトランジスタ（以後、単に単位電流源と称す）を１個、電流源ＩＤＣ２は単位電流源を２個、電流源ＩＤＣ７は単位電流源を４７個、電流源ＩＤＣ７は単位電流源を８９個等有する。なお、上記式（１）〜（４）を満たすように設計されるため、電流源ＩＤＣ１〜ＩＤＣｎがそれぞれ有する単位電流源の数は、単にｎの数に従った等比級数的な増加をしないことに注意する。

また、ＰＭＯＳトランジスタＭＰ１０は、電圧供給端子ＶＨＩＧＨとノードＮ２との間に接続される。また、ＰＭＯＳトランジスタＭＰ１０のゲートがノードＮ２と接続される。電流源ＩＤＣｒｅｆは、ノードＮ２と接地端子ＧＮＤとの間に接続される。

上述した電流源ＩＤＣ１〜ＩＤＣｎを構成する全てのＰＭＯＳトランジスタのゲートが、ノードＮ２に接続される。つまり、電流源ＩＤＣ１〜ＩＤＣｎを構成する全てのＰＭＯＳトランジスタとＰＭＯＳトランジスタＭＰ１０とは、ＰＭＯＳトランジスタＭＰ１０を入力トランジスタとするカレントミラー回路を構成する。

スイッチ回路ＳＷ１〜ＳＷｎは、それぞれＮＭＯＳトランジスタＭＮ１〜ＭＮｎを有する。ＮＭＯＳトランジスタＭＮ１〜ＭＮｎのそれぞれのゲートには、デジタル入力信号ＶＩＮ１、つまりＶ１〜Ｖｎが入力される。

次に、本実施の形態１にかかる半導体集積回路装置の動作及び効果について説明する。

まず、面内ばらつきを考慮しない、つまり、上記式（１）、式（２）のようなα１を付加せず、各電流源の電流値が設計値通りの場合を想定する。この場合、電流源ＩＤＣｉの出力電流は設計値通り、Ｉ_ｉ＝Ｉ_Ｒｉとなる。例えば、Ｉ_Ｒ１＝Ｖｓｔｅｐ（ｉ＝１）かつＩ_ｉ＋１＝２×Ｉ_ｉとすることで、出力電圧ＶＲＥＦを所望の電圧ステップＶｓｔｅｐとすることができる。

例えば、デジタル入力信号が８ビット（ｎ＝８）として、ＶＩＮ１＝（０１１１１１１１）の場合、スイッチ回路ＳＷ１〜ＳＷ７までがオン状態となっており、電流源ＩＤＣ１〜ＩＤＣ７の総出力電流が抵抗Ｒに流れ、その電流に応じた出力電圧ＶＲＥＦ＝１２８Ｖｓｔｅｐが出力される。次に、デジタル入力信号が「１」増加し、ＶＩＮ１＝（１０００００００）にビット桁が上がるときは、スイッチ回路ＳＷ１〜ＳＷ７がオフ状態となり、スイッチ回路ＳＷ８がオン状態に切り替わる。このとき、面内ばらつきがない場合では、出力電圧ＶＲＥＦ＝１２９Ｖｓｔｅｐが出力される。

なお、１Ｖｓｔｅｐは、アナログ電圧である出力電圧ＶＲＥＦの最大許容電圧ステップである。この電圧ステップＶｓｔｅｐを実現する方法の一例として、電流源ＩＤＣ１の出力電流Ｉ１に応じた抵抗Ｒの電圧降下が１Ｖｓｔｅｐとなるよう、電流源ＩＤＣ１を構成するＰＭＯＳトランジスタのＷ／Ｌ比を調整する。なお、Ｌはゲート長、Ｗはゲート幅である。

このデジタル入力信号ＶＩＮ１に対する出力電圧ＶＲＥＦのグラフ（Ｉ１で規格化済み）を図３に示す。図３に示すように、ばらつきが無い場合、デジタル入力信号ＶＩＮ１が増加していくのに比例して、出力電圧ＶＲＥＦも増加する。

しかしながら、各電流源の出力電流に５％のばらつきがあり、例えば、ｉ＜８ではＩ_Ｒｉ＝０．９５Ｉ_ｉ、ｉ＝８ではＩ_Ｒｉ＝１．０５Ｉ_ｉとなる場合では、ＶＩＮ１＝（０１１１１１１１）からＶＩＮ１＝（１０００００００）に切り替わるときの電圧ステップは、１４Ｖｓｔｅｐとなってしまう。図３に、このばらつきがある場合のグラフも示す。図３に示すように、デジタル入力信号のビット桁の切り替わり時において、上述したばらつきの影響により、所望電圧ステップ（＝１×Ｖｓｔｅｐ）の１４倍ものステップ幅でアナログ出力電圧ＶＲＥＦが変化する。このように、製造ばらつきにより、ＤＡコンバータ部が出力不可能な電圧範囲Ｘが存在してしまうことになり、このＤＡコンバータ部の出力電圧ＶＲＥＦを利用する後段回路の処理に問題が発生する可能性がある。

ここで、本実施の形態１のＤＡコンバータ部１００では、上述した式（１）〜（４）を満たすように、各電流源が電流を出力するよう設計される。図４に、デジタル入力信号が８ビット、つまり、ｎ＝８の場合のデジタル入力信号ＶＩＮ１に対する出力電圧ＶＲＥＦのグラフを示す。また、図３と同じデジタル入力信号ＶＩＮ１の範囲でグラフを図５に示す。

本実施の形態１のＤＡコンバータ部１００では、式（１）〜（４）を満たすように、各電流源が電流を出力するよう設計されており、図５に示すように、デジタル入力信号ＶＩＮ１が任意の値（ここでは、ＶＩＮ１＝（０１１１１１１１））から１つ増加する時（ＶＩＮ１＝（１０００００００））に、出力電圧ＶＲＥＦと電圧ステップ幅が、Ｖｓｔｅｐ以下に抑制される。つまり、ビット桁が切り替えられるときのデジタル入力信号ＶＩＮ１の下位ビットの電流源の出力電流値の総和よりも、上位ビットに対応する電流源の出力電流が小さいため、ビット桁が切り替わった際に一旦デジタル入力信号の増減に対して逆方向に出力電圧が変化することにより実現される。このため、図３からもわかるように、ビット桁が切り替えられる際、下位ビットの変化方向に対してのみ出力電圧ＶＲＥＦが重なるため、任意の電圧範囲において、出力電圧のステップ幅は上位ビットに対応する電流源のばらつきの影響によらず、下位ビットの精度のみで決定される。このため、図３で説明したように、デジタル入力信号のビット桁の切り替わり時に発生していた製造ばらつきによるＤＡコンバータ部が出力不可能な電圧範囲が生じることがない。

ここで、従来技術である特許文献１では、上位ビットに対応する電流源の電流値が製造プロセスによりばらついた場合、上位ビットへの切り替わり時に出力電圧ＩＲが大きく変化し、出力電圧の電圧ステップ幅が大きくなり、その結果、出力不可能な電圧範囲が存在してしまう問題を防ぐため、補正用の電流源（補正ビットに対応）を用意して対応していた。しかし、この技術では、出力電圧を高精度に制御可能であるが、必要な補正量をあらかじめ計測する必要があり、テスト工程の増加を招き、結果としてテストコストが増大する問題が発生していた。更に、補正用のビットが追加されるため、電流補正用の電流源や計測結果を保持するメモリ等の回路が必要となり、回路規模の増大化を招く問題が発生していた。

ここで、本実施の形態１のＤＡコンバータ部１００では、出力不可能な電圧範囲の発生を防ぐことが可能であり、かつ、特許文献１のように、補正用のビットが追加する必要も無く、電流補正用の電流源や計測結果を保持するメモリ等の回路を追加しなくてもよいため、回路規模が増加する問題が発生しない。また、必要な補正量をあらかじめ計測する必要もなく、テスト工程が増加することがないため、テストコストの増大化の問題が発生しないメリットを有する。

また、従来技術として公開特許公報特開２０００−３１５９５１に抵抗値にばらつきを考慮した重み付けをしたＲ−２Ｒ型のＤＡコンバータが開示されている。しかし、この従来技術では、基準電圧を抵抗分圧して出力電圧として取り出すため、多数の抵抗素子を必要とし、回路面積の増加を招く問題がある。しかし、本実施の形態１のＤＡコンバータでは、ＭＯＳトランジスタを用いており、抵抗を多用する上記従来技術に対して小面積で作成することができ、回路規模の増大化を防ぐことができるメリットがある。

発明の実施の形態２

以下、本発明を適用した具体的な実施の形態２について、図面を参照しながら詳細に説明する。この実施の形態２は、実施の形態１と同様、本発明を半導体集積回路装置のＤＡコンバータ部に適用したものである。なお、このＤＡコンバータ部も、後述する半導体集積回路装置のリファレンス電圧生成回路として用いられる。

図６に本実施の形態２にかかるＤＡコンバータ部２００の構成の一例を示す。図６に示すように、実施の形態２のＤＡコンバータ部２００は、ｎ個（ｎは２以上の整数）の抵抗Ｒ１〜Ｒｎと、ｎ個のスイッチ回路ＳＷ１〜ＳＷｎと、電流源ＩＤＣｒｅｆとを有する。

スイッチ回路ＳＷ１〜ＳＷｎは、それぞれ抵抗Ｒ１〜Ｒｎに対して並列接続されている。スイッチ回路ＳＷｎ、・・・、ＳＷ２、ＳＷ１は、それぞれデジタル入力信号ＶＩＮ１（Ｖｎ、・・・、Ｖ２、Ｖ１）に応じてオン状態、オフ状態が制御される。より詳細には、スイッチ回路ＳＷ１はデジタル入力信号Ｖ１が「１」の場合オフ状態、「０」の場合オン状態となる。スイッチ回路ＳＷ２も同様にデジタル入力信号Ｖ２が「１」の場合オフ状態、「０」の場合オン状態となる。以下スイッチ回路ＳＷｎまで同様に、デジタル入力信号Ｖｎが「１」の場合オフ状態、「０」の場合オン状態となる。

なお、実施の形態１と同様、デジタル入力信号ＶＩＮ１（Ｖｎ、・・・、Ｖ２、Ｖ１）は、ｎビットのデジタル信号であり、最上位ビット（ＭＳＢ）がＶｎ、最下位ビット（ＬＳＢ）がＶ１となる。

抵抗Ｒ１〜Ｒｎは、ノードＮ１から接地端子ＧＮＤとの間に順に直列接続される。抵抗Ｒ１が接地端子ＧＮＤと接続され、抵抗ＲｎがノードＮ１に接続される。上述したように、抵抗Ｒ１〜Ｒｎに対してそれぞれスイッチ回路ＳＷ１〜ＳＷｎが並列接続されている。抵抗Ｒ１〜Ｒｎは、それぞれデジタル入力信号Ｖ１〜Ｖｎのビット桁に応じた重み付けがされている。この抵抗Ｒ１〜Ｒｎの重み付けに関しては、後述する。なお、抵抗Ｒ１〜Ｒｎとスイッチ回路ＳＷ１〜ＳＷｎからなる並列回路を、それぞれ１０１〜１０ｎとし、電圧生成素子１０１〜１０ｎと称す。

電流源ＩＤＣｒｅｆは、電圧供給端子ＶＨＩＧＨとノードＮ１との間に接続される。電流源ＩＤＣｒｅｆは、ノードＮ１側に出力電流Ｉｒｅｆを出力する。この電流Ｉｒｅｆは、オフ状態となったスイッチ回路に対応する抵抗を流れる。なお、オン状態となったスイッチ回路は、それに対応する抵抗の両端をショートするため、オン状態となったスイッチ回路に対応する抵抗には電流Ｉｒｅｆは流れない。

このため、ノードＮ１に発生する電圧は、オフ状態となったスイッチ回路に対応する抵抗の合成抵抗による電圧降下により決定される。そして、ノードＮ１に発生する電圧が、ＤＡコンバータ部２００の出力電圧ＶＲＥＦとなる。

ここで、抵抗Ｒ１〜Ｒｎの抵抗値の関係を説明する。抵抗Ｒ１〜Ｒｎのうち任意の抵抗Ｒｉ（ｉ≦ｎ−１）とすると、抵抗Ｒｉの抵抗値は、以下の式（５）〜（８）のように設定される。

上記式（５）〜（８）中のＶｓｔｅｐは、所定の出力電圧ステップ幅、Ａ_２は各抵抗の最大ばらつき、α２はそのＡ_２によって決定される定数、Ｒｉは各抵抗の設計抵抗値、Ｒ_Ｒｉは各抵抗の実際の抵抗値である。

上記Ａ_２の値は、製造プロセスにより当該半導体集積回路装置が製造される面内ばらつきによって決定される。そして、そのＡ_２によって決定されるα２、つまり式（７）は、面内ばらつきにより生じる抵抗の設計抵抗値からのばらつき（正負側）を考慮したものとなっている。換言すると、式（８）に示すように、抵抗Ｒｉの実際の抵抗値（Ｒ_Ｒｉ）は、最小で設計値Ｒ_ｉの（１−Ａ_２）倍、最大で（１＋Ａ_２）倍となる。

ここで、抵抗Ｒｉ（ｉ＝１〜ｎ）の具体的な構成としては、例えば、所定の抵抗値を有する単位抵抗が、上記（５）のような抵抗値を満たすよう直列接続されるような構成としてもよい。

次に、本実施の形態２にかかる半導体集積回路装置の動作及び効果について説明する。

まず、面内ばらつきを考慮しない、つまり、上記式（５）、式（６）のようなα２を付加せず、各電流源の電流値が設計値通りの場合を想定する。この場合、抵抗Ｒ_ｉの抵抗値はＲ_ｉ＝Ｒ_Ｒｉとなる。例えば、Ｒ_Ｒ１＝Ｖｓｔｅｐ／Ｉｒｅｆ（ｉ＝１）かつＲ_ｉ＋１＝２Ｒ_ｉとすることで、出力電圧ＶＲＥＦを所望の電圧ステップＶｓｔｅｐとすることができる。

例えば、デジタル入力信号が８ビット（ｎ＝８）として、ＶＩＮ１＝（０１１１１１１１）の場合、スイッチ回路ＳＷ１〜ＳＷ７までがオフ状態となっており、抵抗Ｒ１〜Ｒ７に電流Ｉｒｅｆが流れ、それら抵抗の電圧降下に応じた出力電圧ＶＲＥＦ＝１２８Ｖｓｔｅｐが出力される。次に、デジタル入力信号が「１」増加し、ＶＩＮ１＝（１０００００００）にビット桁が上がるときは、スイッチ回路ＳＷ１〜ＳＷ７がオン状態となり、スイッチ回路ＳＷ８がオフ状態に切り替わる。このときでも、面内ばらつきがない場合では、出力電圧ＶＲＥＦ＝１２９Ｖｓｔｅｐが出力される。

なお、１Ｖｓｔｅｐは、アナログ電圧である出力電圧ＶＲＥＦの最大許容電圧ステップである。この電圧ステップＶｓｔｅｐを実現する方法の一例として、電流源ＩＤＣｒｅｆの出力電流Ｉｒｅｆに対して電圧降下が１Ｖｓｔｅｐとなるよう、抵抗Ｒ１の抵抗値を設定する。

このデジタル入力信号ＶＩＮ１に対する出力電圧ＶＲＥＦのグラフは、図３と同様となるため省略する。本実施の形態２でも、ばらつきが無い場合には、デジタル入力信号ＶＩＮ１が増加していくのに比例して、出力電圧ＶＲＥＦも増加する。

しかし、実施の形態１で説明したのと同様、各抵抗に５％のばらつきがあり、例えば、ｉ＜８ではＩ_Ｒｉ＝０．９５Ｒ_ｉ、ｉ＝８ではＲ_Ｒｉ＝１．０５Ｒ_ｉとなる場合では、ＶＩＮ１＝（０１１１１１１１）からＶＩＮ１＝（１０００００００）に切り替わるときの電圧ステップは、１４Ｖｓｔｅｐとなってしまう。このばらつきについても図３と同様となるため省略する。よって、デジタル入力信号のビット桁の切り替わり時において、上述したばらつきの影響により、所望電圧ステップ（＝１×Ｖｓｔｅｐ）の１４倍ものステップ幅でアナログ出力電圧ＶＲＥＦが変化する。このように、製造ばらつきにより、ＤＡコンバータ部が出力不可能な電圧範囲Ｘが存在してしまうことになり、このＤＡコンバータ部の出力電圧ＶＲＥＦを利用する後段回路の処理に問題が発生する可能性がある。

ここで、本実施の形態２のＤＡコンバータ部２００では、上述した式（５）〜（８）を満たすように、各抵抗が設計される。この場合のデジタル入力信号ＶＩＮ１に対する出力電圧ＶＲＥＦのグラフは、図４、図５と同様となるため省略する。

本実施の形態２のＤＡコンバータ部２００では、式（５）〜（８）を満たすように、各抵抗の抵抗値が設計されており、デジタル入力信号ＶＩＮ１が任意の値から１つ増加する時に、出力電圧ＶＲＥＦと電圧ステップ幅が、Ｖｓｔｅｐ以下に抑制される。このため、実施の形態１と同様、デジタル入力信号のビット桁の切り替わり時に発生していた製造ばらつきによるＤＡコンバータ部が出力不可能な電圧範囲が生じることがない。

以上、図６のような構成のＤＡコンバータ部であっても、実施の形態１と同様の効果を得ることが可能である。

また、従来技術である公開特許公報特開２０００−３１５９５１で開示されているＤＡコンバータは、Ｒ−２Ｒ型のＤＡコンバータとなり、ビット桁の重み付けに対応した直列接続された抵抗の他に、並列接続した抵抗も必要となる。ここで、本実施の形態２のＤＡコンバータ２００は、ビット桁の重み付けに対応した直列接続された抵抗でよく、上記従来技術に対して小面積で作成することができ、回路規模の増大化を防ぐことができるメリットがある。

発明の実施の形態３

以下、本発明を適用した具体的な実施の形態３について、図面を参照しながら詳細に説明する。この実施の形態３は、本発明を、半導体集積回路装置に適用したものである。図７に本実施の形態３にかかる半導体集積回路装置３００の構成の一例を示す。

図７に示すように、半導体集積回路装置３００は、モニタ回路３０１と、制御回路３０２と、リファレンス電圧生成回路３０３と、電圧供給回路３０４と、ＶＤＤ供給配線３０５とを有する。また、モニタ回路３０１と、制御回路３０２と、リファレンス電圧生成回路３０３とで、チップＩＣ３１０を構成する。また、半導体集積回路装置３００は、ＶＨＩＧＨ電圧入力端子３０６を有する。

リファレンス電圧生成回路３０３は、制御回路３０２が出力するｎビットのデジタル信号ＶＩＮ１に応じて、アナログ電圧である電圧ＶＲＥＦを出力する。リファレンス電圧生成回路３０３の構成は、実施の形態１、２で説明したＤＡコンバータ部１００もしくは２００と同様の構成となる。よって、ＤＡコンバータ部１００もしくは２００の動作等の説明は実施の形態１、２で既に行っているため、本実施の形態３では省略する。

電圧供給回路３０４は、リファレンス電圧生成回路３０３の出力電圧ＶＲＥＦを入力し、その電圧ＶＲＥＦに応じて電源電圧ＶＤＤを生成する。電圧供給回路３０４が生成した電源電圧ＶＤＤは、ＶＤＤ供給配線３０５に供給される。このＶＤＤ供給配線３０５に供給されに供給された電源電圧ＶＤＤは、ＩＣ３１０の電源電圧として利用される。

図８に電圧供給回路３０４の構成の一例を示す。図８に示すように、電圧供給回路３０４は、差動増幅器ＡＭＰ３０１と、ＮＭＯＳトランジスタＭＮ３０１とを有する。

差動増幅器ＡＭＰ３０１は、反転入力端子がノードＮ３０１に接続され、非反転入力端子にリファレンス電圧生成回路３０３の出力電圧ＶＲＥＦが入力される。差動増幅器ＡＭＰ３０１の出力端子は、ＮＭＯＳトランジスタＭＮ３０１のゲートに接続される。

ＮＭＯＳトランジスタＭＮ３０１は、ソースが電圧供給端子ＶＨＩＧＨに接続され、ドレインがノードＮ３０１に接続される。ノードＮ３０１は、電圧供給回路３０４の出力ノードであり、ここから電源電圧ＶＤＤが、ＶＤＤ供給配線３０５に供給される。

図８に示した電圧供給回路３０４の構成からも分かるように、ノードＮ３０１の電圧（電源電圧ＶＤＤ）が差動増幅器ＡＭＰ３０１の反転入力端子にフィードバックされている。このため、差動増幅器ＡＭＰ３０１は、ノードＮ３０１の電圧（電源電圧ＶＤＤ）がリファレンス電圧生成回路３０３の出力電圧ＶＲＥＦと等しくなるように制御する。結果として、ＶＤＤ＝ＶＲＥＦとなる。よって、リファレンス電圧生成回路３０３が出力する電圧ＶＲＥＦが変化した場合、それに追従して電圧供給回路３０４がＶＤＤ供給配線３０５に供給する電源電圧ＶＤＤも変化する。

モニタ回路３０１は、チップＩＣ３１０の動作性能が要求性能Ｆｒｅｑを満たしているかを判定し、その判定結果に応じて制御回路３０２にＵＰ／ＤＯＷＮ制御信号を出力する。モニタ回路３０１の具体的な構成として、例えば、モニタ回路３０１がチップＩＣ３１０の電源電圧ＶＤＤに応じて発振する発振器を備えるようにしてもよい。この発振器は、例えば、それぞれが電源電圧ＶＤＤを電源として動作し、直列接続された奇数個のインバータチェーン等が考えられる。なお、上記発振器は、電源電圧ＶＤＤを電源電圧として動作する限りは、モニタ回路３０１の外部に配置されてもかまわない。

そして、例えばモニタ回路３０１は、その発振器の発振周波数と要求性能Ｆｒｅｑとなる周波数とを比較し、比較結果に応じたＵＰ／ＤＯＷＮ制御信号を出力する。例えば、電源電圧ＶＤＤが低下して上記発振器が発振する発振周波数が低下し、要求性能Ｆｒｅｑ（本例では周波数の値）より低くなった場合、ＵＰ制御信号を出力する。逆に、電源電圧ＶＤＤが上昇して上記発振器が発振する発振周波数が上昇し、要求性能Ｆｒｅｑより高くなった場合、ＤＯＷＮ制御信号を出力する。要求性能Ｆｒｅｑは、例えば、所定の周波数を出力するＰＬＬ回路により生成してもよい。

制御回路３０２は、モニタ回路３０１からのＵＰ／ＤＯＷＮ制御信号を入力し、そのＵＰ／ＤＯＷＮ制御信号に応じてｎビットのデジタル信号ＶＩＮ１をリファレンス電圧生成回路３０３に出力する。なお、ｎビットのデジタル信号ＶＩＮ１を出力するタイミングは、トリガー信号Ｔｒｉｇｇｅｒによって制御される。つまり、トリガー信号Ｔｒｉｇｇｅｒが入力されることで、ｎビットのデジタル信号ＶＩＮ１の値の更新が行われる。

ＶＨＩＧＨ入力端子３０６は、電圧ＶＨＩＧＨを半導体集積回路装置３００の外部から入力する。この電圧ＶＨＩＧＨは、電圧供給回路３０４やチップＩＣ３１０内のリファレンス電圧生成回路３０３に供給される。なお、電源電圧ＶＤＤに影響されずに電圧ＶＨＩＧＨを供給可能であるならば、電圧ＶＨＩＧＨを生成する電源回路を半導体集積回路装置３００内に有していてもよい。

上記半導体集積回路装置３００の動作を説明する。なお、ここではモニタ回路３０１がチップＩＣ３１０の電源電圧ＶＤＤに応じて発振する発振器を備え、要求性能Ｆｒｅｑが所定の周波数の値として与えられるものとする。

まず、上述のようにモニタ回路３０１は、チップＩＣ３１０に供給される電源電圧ＶＤＤに応じて変化する発振器の発振周波数をモニターしている。電源電圧ＶＤＤが低下した場合、モニタ回路３０１は、発振器の発振周波数と要求性能Ｆｒｅｑとなる周波数とを比較し、要求性能Ｆｒｅｑより低くなったことを判定する。この判定結果として、モニタ回路３０１はＵＰ制御信号を出力する。

次に、制御回路３０２は、モニタ回路３０１からのＵＰ制御信号を受け、トリガー信号Ｔｒｉｇｇｅｒの入力タイミングで、ｎビットのデジタル信号ＶＩＮ１の値を現在の値から１つ増加させ、リファレンス電圧生成回路３０３に出力する。

次に、リファレンス電圧生成回路３０３が実施の形態１もしくは２で説明した動作により、出力電圧であるＶＲＥＦの値を変化させる。具体的には、全般的に出力電圧ＶＲＥＦを上昇させる方向に変化する。但し、例えば実施の形態１で説明したように、リファレンス電圧生成回路３０３であるＤＡコンバータ部１００は、ビット桁が切り替わるときのデジタル入力信号ＶＩＮ１の下位ビットの電流源の出力電流値の総和よりも、上位ビットに対応する電流源の出力電流が小さくなる。このため、ｎビットのデジタル信号ＶＩＮ１のビット桁が切り替わった場合は、一旦電圧ＶＲＥＦが低下することには注意する。

次に、リファレンス電圧生成回路３０３が出力する電圧ＶＲＥＦが上昇することから電圧供給回路３０４が生成する電源電圧ＶＤＤも電圧ＶＲＥＦと一致するように追従して上昇する。そして、その上昇した電源電圧ＶＤＤがＶＤＤ供給配線３０５を経由して再びチップＩＣ３１０に供給され、モニタ回路３０１が備える発振器の発振周波数が上昇する。

そして、上記のようなフィードバック制御を繰り返すことで、最終的に要求性能Ｆｒｅｑを満たすようになるまで電源電圧ＶＤＤが制御される。

なお、電源電圧ＶＤＤが上昇した場合は、逆の動作となるため、説明は省略する。

ここで、上述したように、ｎビットのデジタル信号ＶＩＮ１のビット桁が切り替わるとき、デジタル入力信号ＶＩＮ１の下位ビットに対応する電流源の出力電流値の総和よりも、上位ビットに対応する電流源の出力電流が小さくなる。このため、制御回路３０２がｎビットのデジタル信号ＶＩＮ１の値を増加させたにもかかわらず、上記フィードバック制御で電源電圧ＶＤＤが上昇しない場合がある。しかし、その後のフィードバック制御にて、ｎビットのデジタル信号ＶＩＮ１の値が増加していくため、いずれはビット桁が切り替わる前よりも電源電圧ＶＤＤが上昇することになり、この点に関し、特に問題が発生することがない。

また、実施の形態１または２で説明したような効果により、ＤＡコンバータ部１００もしくは２００を備えるリファレンス電圧生成回路３０３は、製造ばらつきの影響により出力電圧ＶＲＥＦの出力不可能な電圧範囲の発生を防いでいる。このため、本実施の形態３の半導体集積回路装置３００は、電圧範囲のもれがないようにリファレンス電圧生成回路３０３が出力する電圧ＶＲＥＦ、即ち電源電圧ＶＤＤを細かい電圧ステップ幅で制御することが可能となる。よって、チップＩＣ３１０の動作要求性能Ｆｒｅｑを満たす最小限の電源電圧ＶＤＤ（以降、ＶＤＤｍｉｎと称す）と、実際に制御される電圧との誤差を小さくすることができ、半導体集積回路装置３００の消費電力を低減することができる。

発明の実施の形態４

以下、本発明を適用した具体的な実施の形態４について、図面を参照しながら詳細に説明する。この実施の形態４は、本発明を、半導体集積回路装置に適用したものである。図９に本実施の形態４にかかる半導体集積回路装置４００の構成の一例を示す。

図９に示すように、半導体集積回路装置４００は、モニタ回路３０１と、制御回路４０２と、リファレンス電圧生成回路４０３と、電圧供給回路３０４と、ＶＤＤ供給配線３０５とを有する。また、モニタ回路３０１と、制御回路４０２と、リファレンス電圧生成回路４０３とで、チップＩＣ４１０を構成する。また、半導体集積回路装置４００は、ＶＨＩＧＨ電圧入力端子３０６を有する。

なお、図９に示された符号のうち、図７と同じ符号を付した構成は、図７と同じか又は類似の構成を示している。実施の形態３と異なるのは、制御回路４０２と、リファレンス電圧生成回路４０３であり、本実施の形態４ではその相違点を中心に説明する。その他の同様の部分の説明は本実施の形態４では省略する。

制御回路４０２は、モニタ回路３０１からのＵＰ／ＤＯＷＮ制御信号を入力し、そのＵＰ／ＤＯＷＮ制御信号に応じてｎビットのデジタル信号ＶＩＮ１とｍ（ｍ＜ｎ）ビットのデジタル信号ＶＩＮ２をリファレンス電圧生成回路３０３に出力する。なお、ｎビットのデジタル信号ＶＩＮ１及びｍビットのデジタル信号ＶＩＮ２を出力するタイミングは、トリガー信号Ｔｒｉｇｇｅｒによって制御される。つまり、トリガー信号Ｔｒｉｇｇｅｒが入力されることで、デジタル信号ＶＩＮ１、ＶＩＮ２の値の更新が行われる。

図１０に制御回路４０２の構成の一例を示す。図１０に示すように、制御回路４０２は、ＡＮＤ回路ＡＮＤ４０１〜ＡＮＤ４０６と、加算／減算器４１１〜４１３と、フリップフロップ４２１〜４２３と、反転回路４３１〜４３４とを有する。

ＡＮＤ回路ＡＮＤ４０１は、モニタ回路３０１からのＵＰ制御信号と、フリップフロップ４２２が出力するｍビットのデジタル信号Ｖ１〜Ｖｍと、フリップフロップ４２３が出力するｍビットのデジタル信号Ｖｎ＋１〜Ｖｎ＋ｍとを入力し、ＡＮＤ演算を行い、演算結果を加算／減算器４１１へ出力する。

反転回路４３１は、フリップフロップ４２２が出力するｍビットのデジタル信号Ｖ１〜Ｖｍの値を反転して出力する。なお、以後、この反転信号を／Ｖ１〜／Ｖｍと称す。

反転回路４３２は、フリップフロップ４２３が出力するｍビットのデジタル信号Ｖｎ＋１〜Ｖｎ＋ｍの値を反転して出力する。なお、以後、この反転信号を／Ｖｎ＋１〜／Ｖｎ＋ｍと称す。

ＡＮＤ回路ＡＮＤ４０２は、モニタ回路３０１からのＤＯＷＮ制御信号と、反転回路４３１からのｍビットのデジタル信号／Ｖ１〜／Ｖｍと、反転回路４３２からのｍビットのデジタル信号／Ｖｎ＋１〜／Ｖｎ＋ｍとを入力し、ＡＮＤ演算を行い、演算結果を加算／減算器４１１へ出力する。

ＡＮＤ回路ＡＮＤ４０３は、モニタ回路３０１からのＵＰ制御信号と、フリップフロップ４２２が出力するｍビットのデジタル信号Ｖ１〜Ｖｍとを入力し、ＡＮＤ演算を行い、演算結果を加算／減算器４１２へ出力する。

ＡＮＤ回路ＡＮＤ４０４は、モニタ回路３０１からのＤＯＷＮ制御信号と、反転回路４３１からのｍビットのデジタル信号／Ｖ１〜／Ｖｍとを入力し、ＡＮＤ演算を行い、演算結果を加算／減算器４１２へ出力する。

ＡＮＤ回路ＡＮＤ４０５は、モニタ回路３０１からのＵＰ制御信号と、フリップフロップ４２２が出力するｍビットのデジタル信号Ｖ１〜Ｖｍとを入力し、ＡＮＤ演算を行い、演算結果を加算／減算器４１３へ出力する。

ＡＮＤ回路ＡＮＤ４０６は、モニタ回路３０１からのＤＯＷＮ制御信号と、反転回路４３１からのｍビットのデジタル信号／Ｖ１〜／Ｖｍとを入力し、ＡＮＤ演算を行い、演算結果を加算／減算器４１３へ出力する。

加算／減算器４１１は、ＡＮＤ回路ＡＮＤ４０１及びＡＮＤ４０２からの演算結果と、フリップフロップ４２１が出力する（ｎ−ｍ）ビットのデジタル信号Ｖｍ＋１〜Ｖｎを入力する。そして、ＡＮＤ回路ＡＮＤ４０１からの演算結果が「１」である場合、（ｎ−ｍ）ビットのデジタル信号Ｖｍ＋１〜Ｖｎを「１」増加させ、ＡＮＤ回路ＡＮＤ４０２からの演算結果が「１」である場合、（ｎ−ｍ）ビットのデジタル信号Ｖｍ＋１〜Ｖｎを「１」減少させ、フリップフロップ４２１に出力する。また、ＡＮＤ回路ＡＮＤ４０１及びＡＮＤ４０２からの演算結果が共に「０」である場合は、（ｎ−ｍ）ビットのデジタル信号Ｖｍ＋１〜Ｖｎをそのままの値でフリップフロップ４２１に出力する。

加算／減算器４１２は、ＡＮＤ回路ＡＮＤ４０３及びＡＮＤ４０４からの演算結果と、フリップフロップ４２２が出力するｍビットのデジタル信号Ｖ１〜Ｖｍを入力する。そして、ＡＮＤ回路ＡＮＤ４０３からの演算結果が「１」である場合、ｍビットのデジタル信号Ｖ１〜Ｖｍを「１」増加させ、ＡＮＤ回路ＡＮＤ４０４からの演算結果が「１」である場合、ｍビットのデジタル信号Ｖ１〜Ｖｍを「１」減少させ、フリップフロップ４２２に出力する。また、ＡＮＤ回路ＡＮＤ４０３及びＡＮＤ４０４からの演算結果が共に「０」である場合は、ｍビットのデジタル信号Ｖ１〜Ｖｍをそのままの値でフリップフロップ４２２に出力する。

加算／減算器４１３は、ＡＮＤ回路ＡＮＤ４０５及びＡＮＤ４０６からの演算結果と、フリップフロップ４２３が出力するｍビットのデジタル信号Ｖｎ＋１〜Ｖｎ＋ｍを入力する。そして、ＡＮＤ回路ＡＮＤ４０５からの演算結果が「１」である場合、ｍビットのデジタル信号Ｖｎ＋１〜Ｖｎ＋ｍを「１」増加させ、ＡＮＤ回路ＡＮＤ４０６からの演算結果が「１」である場合、ｍビットのデジタル信号Ｖｎ＋１〜Ｖｎ＋ｍを「１」減少させ、フリップフロップ４２３に出力する。また、ＡＮＤ回路ＡＮＤ４０５及びＡＮＤ４０６からの演算結果が共に「０」である場合は、ｍビットのデジタル信号Ｖｎ＋１〜Ｖｎ＋ｍをそのままの値でフリップフロップ４２３に出力する。

フリップフロップ４２１は、トリガー信号Ｔｒｉｇｇｅｒの入力し応じて、加算／減算器４１１から入力した（ｎ−ｍ）ビットのデジタル信号Ｖｍ＋１〜Ｖｎをラッチし、出力する。このラッチされたデジタル信号Ｖｍ＋１〜Ｖｎは、次のトリガー信号Ｔｒｉｇｇｅｒの入力まで保持される。

フリップフロップ４２２は、トリガー信号Ｔｒｉｇｇｅｒの入力し応じて、加算／減算器４１２から入力したｍビットのデジタル信号Ｖ１〜Ｖｍをラッチし、出力する。このラッチされたデジタル信号Ｖ１〜Ｖｍは、次のトリガー信号Ｔｒｉｇｇｅｒの入力まで保持される。

フリップフロップ４２３は、トリガー信号Ｔｒｉｇｇｅｒの入力し応じて、加算／減算器４１３から入力したｍビットのデジタル信号Ｖｎ＋１〜Ｖｎ＋ｍをラッチし、出力する。このラッチされたデジタル信号Ｖｎ＋１〜Ｖｎ＋ｍは、次のトリガー信号Ｔｒｉｇｇｅｒの入力まで保持される。

フリップフロップ４２２と４２１からそれぞれ出力される、ｍビットのデジタル信号Ｖ１〜Ｖｍと（ｎ−ｍ）ビットのデジタル信号Ｖｍ＋１〜Ｖｎは、連結されｎビットのデジタル信号Ｖ１〜Ｖｎとなり、デジタル信号ＶＩＮ１としてリファレンス電圧生成回路４０３に出力される。なお、実施の形態１と同様、デジタル入力信号ＶＩＮ１（Ｖｎ、・・・、Ｖ２、Ｖ１）は、最上位ビット（ＭＳＢ）がＶｎ、最下位ビット（ＬＳＢ）がＶ１となる。

フリップフロップ４２３から出力される、ｍビットのデジタル信号Ｖｎ＋１〜Ｖｎ＋ｍは、デジタル信号ＶＩＮ２としてリファレンス電圧生成回路４０３に出力される。なお、デジタル入力信号ＶＩＮ２（Ｖｎ＋ｍ、・・・、Ｖｎ＋２、Ｖｎ＋１）は、最上位ビット（ＭＳＢ）がＶｎ＋ｍ、最下位ビット（ＬＳＢ）がＶｎ＋１となる。

リファレンス電圧生成回路４０３は、制御回路４０２が出力するｎビットのデジタル信号ＶＩＮ１、ｍビットのデジタル信号ＶＩＮ２に応じて、アナログ電圧である電圧ＶＲＥＦを出力する。図１１にリファレンス電圧生成回路４０３の構成の一例を示す。図１１に示すように、ＤＡコンバータ部４４１とＤＡコンバータ部４４２とを有する。

ＤＡコンバータ部４４１は、制御回路４０２が出力するｎビットのデジタル信号ＶＩＮ１を入力し、ノードＮ１にデジタル信号ＶＩＮ１に応じた電流を供給する。ＤＡコンバータ部４４１は、基本的に実施の形態１と同様、ｎ個（ｎは２以上の整数）の電流源ＩＤＣ１〜ＩＤＣｎと、ｎ個のスイッチ回路ＳＷ１〜ＳＷｎと、抵抗Ｒとを有する。このように、ＤＡコンバータ部４４１は、基本的に実施の形態１のＤＡコンバータ部１００の構成と同様であるため、動作等の説明は省略し、相違する部分だけ説明する。

実施の形態１のＤＡコンバータ部１００との相違点として、ＤＡコンバータ部４４１が有する各電流源ＩＤＣｉ（ｉ＝１〜ｎ）の電流値Ｉｉは、以下の式（９）（１０）を満たすように設定される。

ＤＡコンバータ部４４２は、制御回路４０２が出力するｍビットのデジタル信号ＶＩＮ２を入力し、ノードＮ１にデジタル信号ＶＩＮ２に応じた電流を供給する。ＤＡコンバータ部４４２は、ｍ個の電流源ＩＤＣｎ＋１〜ＩＤＣｎ＋ｍと、ｍ個のスイッチ回路ＳＷｎ＋１〜ＳＷｎ＋ｍとを有する。

スイッチ回路ＳＷｎ＋１〜ＳＷｎ＋ｍは、それぞれ電流源ＩＤＣｎ＋１〜ＩＤＣｎ＋ｍとノードＮ１との間に接続される。スイッチ回路ＳＷｎ＋１〜ＳＷｎ＋ｍは、それぞれデジタル入力信号ＶＩＮ２（Ｖｎ＋ｍ、・・・、Ｖｎ＋２、Ｖｎ＋１）に応じてオン状態、オフ状態が制御される。より詳細には、スイッチ回路ＳＷｎ＋１はデジタル入力信号Ｖｎ＋１が「１」の場合オン状態、「０」の場合オフ状態となる。スイッチ回路ＳＷｎ＋２も同様にデジタル入力信号Ｖｎ＋２が「１」の場合オン状態、「０」の場合オフ状態となる。以下スイッチ回路ＳＷｎ＋ｍまで同様であり、デジタル入力信号Ｖｎ＋ｍが「１」の場合オン状態、「０」の場合オフ状態となる。

電流源ＩＤＣｎ＋１〜ＩＤＣｎ＋ｍは、それぞれ電圧供給端子ＶＨＩＧＨとスイッチ回路ＳＷｎ＋１〜ＳＷｎ＋ｍに接続される。電流源ＩＤＣｎ＋１〜ＩＤＣｎ＋ｍは、それぞれスイッチ回路ＳＷｎ＋１〜ＳＷｎ＋ｍの方向に電流Ｉｎ＋１〜Ｉｎ＋ｍを出力する。電流源ＩＤＣｎ＋１〜ＩＤＣｎ＋ｍが出力する電流Ｉｎ＋１〜Ｉｎ＋ｍは、それぞれデジタル入力信号Ｖｎ＋１〜Ｖｎ＋ｍのビット桁に応じた重み付けがされている。例えば、デジタル入力信号ＶＩＮ２の最下位ビットのＶｎ＋１には電流源ＩＤＣｎ＋１が対応し、最上位ビットのＶｎ＋ｍには電流源ＩＤＣｎ＋ｍが対応する。ＤＡコンバータ部４４２が有する各電流源ＩＤＣｉ（ｉ＝ｎ＋１〜ｎ＋ｍ）の電流値Ｉｉは、以下の式（１１）（１２）を満たすように設定される。

電流源ＩＤＣｎ＋１〜ＩＤＣｎ＋ｍは、それぞれスイッチ回路ＳＷｎ＋１〜ＳＷｎ＋ｍと直列接続されている。電流源ＩＤＣｎ＋１〜ＩＤＣｎ＋ｍとスイッチ回路ＳＷｎ＋１〜ＳＷｎ＋ｍからなる直列回路を、それぞれ１０ｎ＋１〜１０ｎ＋ｍとし、電流生成素子１０ｎ＋１〜１０ｎ＋ｍと称す。電流生成素子１０ｎ＋１〜１０ｎ＋ｍは、電圧供給端子ＶＨＩＧＨとノードＮ１との間に並列接続されている。

デジタル入力信号ＶＩＮ１に応じてオン状態となった電流生成素子１０ｎ＋１〜１０ｎ＋ｍは、ノードＮ１に電流を供給する。このノードＮ１に供給される電流源ＩＤＣ１〜ＩＤＣｎ＋ｍからの総電流をＩｔｏｔａｌとする。よって、ノードＮ１には、Ｉｔｏｔａｌ×Ｒで決まるＶＲＥＦが発生し、リファレンス電圧生成回路４０３からの出力電圧ＶＲＥＦとなる。

上記半導体集積回路装置４００の動作を図１２、図１３を用いて説明する。なお、実施の形態３と同様、モニタ回路３０１がチップＩＣ４１０の電源電圧ＶＤＤに応じて発振する発振器を備え、要求性能Ｆｒｅｑが所定の周波数の値として与えられるものとする。

図１２に、デジタル入力信号ＶＩＮ１が６ビット（ｎ＝６）、デジタル信号ＶＩＮ２が４ビット（ｍ＝４）の場合のデジタル信号ＶＩＮ１、ＶＩＮ２（Ｖ１〜Ｖｎ＋ｍ）に対する、リファレンス電圧生成回路４０３の出力電圧ＶＲＥＦのグラフを示す。また、図１３に、図１２のデジタル信号ＶＩＮ１、ＶＩＮ２がＡ〜Ｃの値をとる場合の、具体的なデジタル信号ＶＩＮ１、ＶＩＮ２の数値の変化を示す。

図１２に示すように、基本的な動作としては実施の形態３と同様、モニタ回路３０１が電源電圧ＶＤＤの増減に応じて、ＵＰ／ＤＯＷＮ制御信号を出力し、そのＵＰ／ＤＯＷＮ制御信号に従って、ｎビットのデジタル信号ＶＩＮ１の値が「１」増減する。

例えば、モニタ回路３０１がＵＰ制御信号を出力する場合、図１３に示すようにＡからＢまで、ｎビットのデジタル信号ＶＩＮ１が「１」づつ増加する。よって、図１２に示すように出力電圧ＶＲＥＦも増加を続ける。

そして、Ｂの時点で、デジタル信号ＶＩＮ１の下位ｍビットＶ１〜Ｖｍ（本例ではｍ＝４）が全て１となる（スイッチ回路ＳＷ１〜ＳＷｍがオン状態）。ここで、本実施の形態４の制御回路４０２より、デジタル信号ＶＩＮ１の下位からｍ＋１ビット目のビット桁が０から１とならず、今度はＢの時点で全てのビット桁が０であったデジタル信号ＶＩＮ２（Ｖｎ＋１〜Ｖｎ＋ｍ）が、「１」づつ増加を開始し、全てのビット桁が１となるＣの時点までその値が増加する。このＢからＣの間、デジタル信号ＶＩＮ１の値は固定される。よって、図１２に示すように出力電圧ＶＲＥＦも増加を続ける。

そして、Ｃの時点で、デジタル信号ＶＩＮ２の全てのビット桁が１となる（スイッチ回路ＳＷｎ＋１〜ＳＷｎ＋ｍがオン状態）。更に、その後もモニタ回路３０１がＵＰ制御信号を出力し続ける場合、デジタル信号ＶＩＮ２の全てのビット桁を０とする（スイッチ回路ＳＷｎ＋１〜ＳＷｎ＋ｍがオフ状態）。このため、図１２に示すように出力電圧ＶＲＥＦが低下する。一方、値を固定されていたデジタル信号ＶＩＮ１が、再び「１」づつ増加を開始し、下位ｍビットＶ１〜Ｖｍが全て１となるまで増加する。よって、図１２に示すように出力電圧ＶＲＥＦも増加を続ける。以降、ＵＰ制御信号がリファレンス電圧生成回路４０３に入力される場合、同様の動作が行われる。

なお、このように、デジタル信号ＶＩＮ２に応じて、リファレンス電圧生成回路４０３がリファレンス電圧ＶＲＥＦのＢからＣへ増加させる増加分は、製造プロセスにより当該半導体集積回路装置が製造される場合の面内ばらつき応じた値とする。つまり、その面内ばらつきに応じて、デジタル信号ＶＩＮ２及びＤＡコンバータ部４４２のビット数ｍの値が決定される。

モニタ回路３０１がＤＯＷＮ制御信号を出力する場合は、逆の動作となる。例えば、デジタル信号ＶＩＮ１の下位ｍビットＶ１〜Ｖｍが全て０の状態（スイッチ回路ＳＷ１〜ＳＷｍがオフ状態）で、ＤＯＷＮ制御信号がリファレンス電圧生成回路４０３に入力される場合、デジタル信号ＶＩＮ１の値を「１」づつ減らして、デジタル信号ＶＩＮ２の全てのビット桁を１とする。そして、デジタル信号ＶＩＮ１の値を固定し、デジタル信号ＶＩＮ２の値を減少させる。そして、デジタル信号ＶＩＮ２の全てのビット桁が０となったら、再び、デジタル信号ＶＩＮ１の値を「１」づつ減らす。以降、ＤＯＷＮ制御信号がリファレンス電圧生成回路４０３に入力される場合、同様の動作が行われる。

このような実施の形態４の半導体集積回路装置４００の構成により、製造ばらつきの影響により出力電流ばらつきの大きくなるデジタル信号ＶＩＮ１の上位のビット桁の切り替え時の誤差をΣＩｉＲ（ｉ＝ｎ＋１〜ｎ＋ｍ）だけ緩和することが可能となる。このため、リファレンス電圧生成回路４０３が出力する電圧ＶＲＥＦの電圧ステップ幅を小さく抑えることができる。よって、実施の形態１と同様、半導体集積回路装置４００の電圧供給回路３０４の出力不可能な電圧範囲の発生を防ぐことが可能であり、かつ、特許文献１のように、補正用のビットが追加する必要も無く、電流補正用の電流源や計測結果を保持するメモリ等の回路を追加しなくてもよいため、回路規模が増加する問題が発生しない。また、必要な補正量をあらかじめ計測する必要もなく、テスト工程が増加することがないため、テストコストの増大化の問題が発生しないメリットを有する。

なお、本発明は上記実施の形態に限られたものでなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、実施の形態４では、リファレンス電圧生成回路４０３を実施の形態１のＤＡコンバータ部の構成に類似した、ビット桁の重み付けを電流源の出力電流で対応させている。しかし、実施の形態２のように、ビット桁の重み付けを直列接続された抵抗の抵抗値で行ってもよい。但し、この場合、デジタル信号ＶＩＮ２に対応するＤＡコンバータ部が新たに必要となる。

また、実施の形態３、４では、電圧供給回路３０４の供給電圧ＶＤＤをチップＩＣ３１０もしくは４１０の電源電圧としてモニタ回路３０１がモニターしているが、電圧供給回路３０４の供給電圧をチップＩＣ３１０もしくは４１０の基板電圧とし、その基板電圧をモニタ回路３０１がモニターするようにしてもよい。

１００、２００、４４１、４４２ ＤＡコンバータ部
３００、４００ 半導体集積回路装置
ＩＤＣ１〜ＩＤＣｎ、ＩＤＣｒｅｆ、ＩＤＣｎ＋１〜ＩＤＣｎ＋ｍ 電流源
ＳＷ１〜ＳＷｎ、ＳＷｎ＋１〜ＳＷｎ＋ｍ スイッチ回路
Ｒ、Ｒ１〜Ｒｎ 抵抗
ＭＰ１０ ＰＭＯＳトランジスタ
３０１ モニタ回路
３０２、４０２ 制御回路
３０３、４０３ リファレンス電圧生成回路
３０４ 電圧供給回路
３０５ ＶＤＤ供給配線
３１０ チップＩＣ
ＡＮＤ４０１〜ＡＮＤ４０６ ＡＮＤ回路
４１１〜４１３ 加算／減算器
４２１〜４２３ フリップフロップ
４３１〜４３４ 反転回路

Claims (18)

1. ｎ（２以上の正の整数）桁のデジタル信号を電圧信号に変換するＤＡコンバータを有する半導体集積回路装置であって、
   それぞれが前記デジタル信号の各ビット桁に対応し、前記デジタル信号に応じて前記電圧信号を生成するｎ個の電圧生成素子を有し、
   前記ｎ個の電圧生成素子のうちビット桁が最下位からｋ（ｋ≦ｎ）番目に対応する電圧生成素子の生成する電圧は、ビット桁が最下位からｋ−１番目に対応するｋ−１個の電圧生成素子の生成する電圧に第１の所定の値を足した電圧よりも低くなることを特徴とする
   半導体集積回路装置。
2. 前記ＤＡコンバータは、前記ｎ個の電圧生成素子と、前記ｎ個の電圧生成素子に接続される抵抗と、を有し、
   前記ｎ個の電圧生成素子は、
   それぞれが前記デジタル信号の各ビット桁に対応した電流を出力し、並列接続されたｎ個の電流源と、
   それぞれが前記電流源に直列接続され、前記デジタル信号に応じてオン状態となるｎ個のスイッチ回路と、を備え、
   前記ｎ個の電流源は、ビット桁が小さい方からｋ（ｋ≦ｎ）番目に対応する電流源の出力電流が、ビット桁が最下位からｋ−１番目に対応するｋ−１個の電流源の総出力電流に前記第１の所定の値を足した電流よりも小さく、
   前記抵抗は、オン状態となった前記スイッチ回路と接続される前記電流源からの電流が流れることを特徴とする
   請求項１に記載の半導体集積回路装置。
3. 前記ＤＡコンバータが、リファレンス電圧生成回路であり、
   前記ｎ個の電圧生成素子と前記抵抗が接続されるノードの電圧が、前記リファレンス電圧生成回路が出力するリファレンス電圧となることを特徴とする
   請求項２に記載の半導体集積回路装置。
4. 当該半導体集積回路装置は、モニタ回路と、制御回路と、前記リファレンス電圧生成回路と、電圧供給回路とを有し、
   前記モニタ回路は、前記電源供給回路からの供給電圧に応じて制御信号を出力し、
   前記制御回路は、前記制御信号に応じてｎビットの前記デジタル信号を出力し、
   前記リファレンス電圧生成回路は、前記デジタル信号に応じて、前記リファレンス電圧を出力し、
   前記電圧供給回路は、前記リファレンス電圧に応じた前記供給電圧を供給することを特徴とする
   請求項３に記載の半導体集積回路装置。
5. 前記リファレンス電圧生成回路は、前記デジタル信号に応じて、
   ビット桁が小さい方からｋ番目に対応するスイッチ回路をオン状態にするには、同時にビット桁が最下位からｋ−１番目に対応するｋ−１個のスイッチ回路が全てオフ状態となり、
   ビット桁が小さい方からｋ番目に対応するスイッチ回路をオフ状態にするには、同時にビット桁が最下位からｋ−１番目に対応するｋ−１個のスイッチ回路が全てオン状態となることを
   特徴とする
   請求項４に記載の半導体集積回路装置。
6. 前記モニタ回路は、前記供給電圧に応じた前記モニタ回路を含むチップの所定の性能の値と、前記チップ外部から与えられる第２の所定の値と比較し、その比較結果に応じて前記制御信号を変化させることを特徴とする
   請求項４に記載の半導体集積回路装置。
7. 前記第１の所定の値は、ビット桁が最小位の場合の電流値であり、かつ
   ビット桁が小さい方からｋ番目に対応する電流源の出力電流に対して、ビット桁が最下位からｋ−１番目に対応するｋ−１個の電流源の総出力電流に前記第１の所定の値を足した電流よりも小さくなるときの値は、当該半導体集積回路装置が形成される製造プロセスにより生じる面内ばらつきに応じて決定されることを特徴とする
   請求項１〜請求項６のいずれか１項に記載の半導体集積回路装置。
8. 前記ＤＡコンバータは、前記ｎ個の電圧生成素子と、前記ｎ個の電圧生成素子に電流を供給する電流源と、を有し、
   前記ｎ個の電圧生成素子は、
   それぞれが前記デジタル信号の各ビット桁に対応した抵抗値を有し、直列接続されたｎ個の抵抗と、
   それぞれが前記抵抗に並列接続され、前記デジタル信号に応じてオフ状態となるｎ個のスイッチ回路と、を備え、
   前記ｎ個の抵抗は、ビット桁が小さい方からｋ（ｋ≦ｎ）番目に対応する抵抗の抵抗値が、ビット桁が最下位からｋ−１番目に対応するｋ−１個の抵抗の合成抵抗値に前記第１の所定の値を足した抵抗値よりも小さくなることを特徴とする
   請求項１に記載の半導体集積回路装置。
9. 前記ＤＡコンバータが、リファレンス電圧生成回路であり、
   前記電流源が、前記ｎ個の電圧生成素子に電流を供給する供給ノードの電圧が、前記リファレンス電圧生成回路が出力するリファレンス電圧となることを特徴とする
   請求項８に記載の半導体集積回路装置。
10. 当該半導体集積回路装置は、モニタ回路と、制御回路と、前記リファレンス電圧生成回路と、電圧供給回路とを有し、
    前記モニタ回路は、前記電源供給回路からの供給電圧に応じて制御信号を出力し、
    前記制御回路は、前記制御信号に応じてｎビットの前記デジタル信号を出力し、
    前記リファレンス電圧生成回路は、前記デジタル信号に応じて、前記リファレンス電圧を出力し、
    前記電圧供給回路は、前記リファレンス電圧に応じた前記供給電圧を供給することを特徴とする
    請求項９に記載の半導体集積回路装置。
11. 前記リファレンス電圧生成回路は、前記デジタル信号に応じて、
    ビット桁が小さい方からｋ番目に対応するスイッチ回路をオフ状態にするには、同時にビット桁が最下位からｋ−１番目に対応するｋ−１個のスイッチ回路が全てオン状態となり、
    ビット桁が小さい方からｋ番目に対応するスイッチ回路をオン状態にするには、同時にビット桁が最下位からｋ−１番目に対応するｋ−１個のスイッチ回路が全てオフ状態となることを
    特徴とする
    請求項１０に記載の半導体集積回路装置。
12. 前記モニタ回路は、前記供給電圧に応じた前記モニタ回路を含むチップの所定の性能の値と、前記チップ外部から与えられる第２の所定の値と比較し、その比較結果に応じて前記制御信号を変化させることを特徴とする
    請求項１０に記載の半導体集積回路装置。
13. 前記第１の所定の値は、ビット桁が最小位の場合の抵抗値であり、かつ
    ビット桁が小さい方からｋ番目に対応する抵抗の抵抗値に対して、ビット桁が最下位からｋ−１番目に対応するｋ−１個の抵抗の合成抵抗に前記第１の所定の値を足した抵抗値よりも小さくなるときの値は、当該半導体集積回路装置が形成される製造プロセスにより生じる面内ばらつきに応じて決定されることを特徴とする
    請求項１、請求項９〜請求項１２のいずれか１項に記載の半導体集積回路装置。
14. ｎ桁（ｎは２以上の正の整数）の第１のデジタル信号、ｍ桁（ｍはｎより小さい正の整数）の第２のデジタル信号を電圧信号に変換するＤＡコンバータを有する半導体集積回路装置であって、
    それぞれが前記ｎ桁のデジタル信号の各ビット桁に対応し、前記ｎ桁のデジタル信号に応じて前記電圧信号を生成するｎ個の第１の電圧生成素子群と、
    それぞれが前記ｍ桁のデジタル信号の各ビット桁に対応し、前記ｍ桁のデジタル信号に応じて前記電圧信号を生成するｍ個の第２の電圧生成素子群と、を有し、
    前記第２の電圧生成素子群は、前記第１のデジタル信号に応じて前記第１の電圧生成群のうちビット桁が最下位からｋ（ｋ≦ｎ−ｍ）番目までが全て有効状態となった場合、同時に前記第２のデジタル信号に応じて全て無効状態から順に有効状態となり、
    もしくは、前記第１の電圧生成素子群は、前記第２のデジタル信号に応じて前記第２の電圧生成素子群の全て有効状態となった場合、同時にｋ＋１番目の電圧生成素子を無効状態とし、ビット桁が最下位からｋ番目までの全てを有効状態となることを特徴とする
    半導体集積回路装置。
15. 当該半導体集積回路装置は、抵抗を更に有し、
    前記第１の電圧生成素子群は、
    それぞれが前記第１のデジタル信号の各ビット桁に対応した電流を出力し、並列接続されたｎ個の電流源と、
    それぞれが前記第１の電圧生成素子群内の前記電流源に直列接続され、前記第１のデジタル信号に応じてオン状態となるｎ個のスイッチ回路と、を備え、
    前記第２の電圧生成素子群は、
    それぞれが前記第２のデジタル信号の各ビット桁に対応した電流を出力し、並列接続されたｍ個の電流源と、
    それぞれが前記第２の電圧生成素子群内の前記電流源に直列接続され、前記第２のデジタル信号に応じてオン状態となるｍ個のスイッチ回路と、を備え、
    前記第１の電圧生成素子群の前記ｎ個の電流源は、ビット桁が小さい方からｓ（ｓ≦ｎ）番目に対応する電流源の出力電流が、ビット桁が最下位からｓ−１番目に対応するｓ−１個の電流源の総出力電流の実質的に倍となり、
    前記第２の電圧生成素子群の前記ｍ個の電流源は、ビット桁が小さい方からｔ（ｔ≦ｍ）番目に対応する電流源の出力電流が、ビット桁が最下位からｔ−１番目に対応するｔ−１個の電流源の総出力電流の実質的に倍となり、
    前記抵抗は、前記第１及び第２の電圧生成素子群のオン状態となった前記スイッチ回路と接続される前記電流源からの電流が流れることを特徴とする
    請求項１４に記載の半導体集積回路装置。
16. 前記ｍの値は、当該半導体集積回路装置が形成される製造プロセスにより生じる面内ばらつきに応じて決定されることを特徴とする
    請求項１５に記載の半導体集積回路装置。
17. 当該半導体集積回路装置は、直列接続された前記第１、第２の電圧生成素子群に電流を供給する電流源と、を更に有し、
    前記第１の電圧生成素子群は、
    それぞれが前記第１のデジタル信号の各ビット桁に対応した抵抗値を有し、直列接続されたｎ個の抵抗と、
    それぞれが前記第１の電圧生成素子群の抵抗に並列接続され、前記第１のデジタル信号に応じてオフ状態となるｎ個のスイッチ回路と、を備え、
    前記第２の電圧生成素子群は、
    それぞれが前記第２のデジタル信号の各ビット桁に対応した抵抗値を有し、直列接続されたｍ個の抵抗と、
    それぞれが前記第２の電圧生成素子群の抵抗に並列接続され、前記第２のデジタル信号に応じてオフ状態となるｍ個のスイッチ回路と、を備え、
    前記第１の電圧生成素子群の前記ｎ個の抵抗は、ビット桁が小さい方からｓ（ｓ≦ｎ）番目に対応する抵抗の抵抗値が、ビット桁が最下位からｓ−１番目に対応するｓ−１個の抵抗の合成抵抗値の実質的に倍となり、
    前記第２の電圧生成素子群の前記ｍ個の抵抗は、ビット桁が小さい方からｔ（ｔ≦ｍ）番目に対応する抵抗の抵抗値が、ビット桁が最下位からｔ−１番目に対応するｔ−１個の抵抗の合成抵抗値の実質的に倍となることを特徴とする
    請求項１４に記載の半導体集積回路装置。
18. 前記ｍの値は、当該半導体集積回路装置が形成される製造プロセスにより生じる面内ばらつきに応じて決定されることを特徴とする
    請求項１７に記載の半導体集積回路装置。

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