JPH08293780A - 出力バッファ回路 - Google Patents
出力バッファ回路Info
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- JPH08293780A JPH08293780A JP7095304A JP9530495A JPH08293780A JP H08293780 A JPH08293780 A JP H08293780A JP 7095304 A JP7095304 A JP 7095304A JP 9530495 A JP9530495 A JP 9530495A JP H08293780 A JPH08293780 A JP H08293780A
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Abstract
(57)【要約】
【目的】外部条件やプロセスの変動に対する出力バッフ
ァの駆動能力の変化を抑制するため連続的に補正する。 【構成】駆動能力補償回路が、基準電圧ＶＲと電流駆動
能力を示す信号Ｅとを比較して比較信号Ｂを発生しこの
比較信号Ｂをアナログ的に処理して上記電流駆動能力補
償用の補償信号ＳＣを発生する補償信号発生回路１と、
補償信号ＳＣの供給に応答して上記電流駆動能力が制御
されるトランジスタＮ２１を含むバッファ回路２とを備
える。
ァの駆動能力の変化を抑制するため連続的に補正する。 【構成】駆動能力補償回路が、基準電圧ＶＲと電流駆動
能力を示す信号Ｅとを比較して比較信号Ｂを発生しこの
比較信号Ｂをアナログ的に処理して上記電流駆動能力補
償用の補償信号ＳＣを発生する補償信号発生回路１と、
補償信号ＳＣの供給に応答して上記電流駆動能力が制御
されるトランジスタＮ２１を含むバッファ回路２とを備
える。
Description
【０００１】
【産業上の利用分野】本発明は出力バッファ回路に関
し、特にプロセス変動や外部条件に対して駆動能力を一
定に保持するように補正する駆動能力可変型のＡＳＩＣ
などに用いられる出力バッファ回路に関する。
し、特にプロセス変動や外部条件に対して駆動能力を一
定に保持するように補正する駆動能力可変型のＡＳＩＣ
などに用いられる出力バッファ回路に関する。
【０００２】
【従来の技術】微細化および高集積度化の技術進歩に伴
ない、ＣＭＯＳトランジスタを用いたＡＳＩＣにおいて
もゲート数１Ｍゲート、クロック周波数１００ＭＨｚ以
上のものが用いられるようになってきている。しかし、
この種のＡＳＩＣではプロセス条件の変化から、ＭＯＳ
トランジスタのチャネル抵抗などの電気的特性の変動が
生じがちであり、出力素子として用いた場合、駆動能力
の変化により出力波形のスルーレートが変化し遅延量が
変化するという問題点がある。また、電源電圧や周囲温
度などの環境変化によっても同様に駆動能力が変化し遅
延量が変化する。このような、プロセス変動や外部条件
による遅延量変動の対策として、駆動能力を一定に保持
するように補正する駆動能力可変型のバッファ回路が提
案されている。
ない、ＣＭＯＳトランジスタを用いたＡＳＩＣにおいて
もゲート数１Ｍゲート、クロック周波数１００ＭＨｚ以
上のものが用いられるようになってきている。しかし、
この種のＡＳＩＣではプロセス条件の変化から、ＭＯＳ
トランジスタのチャネル抵抗などの電気的特性の変動が
生じがちであり、出力素子として用いた場合、駆動能力
の変化により出力波形のスルーレートが変化し遅延量が
変化するという問題点がある。また、電源電圧や周囲温
度などの環境変化によっても同様に駆動能力が変化し遅
延量が変化する。このような、プロセス変動や外部条件
による遅延量変動の対策として、駆動能力を一定に保持
するように補正する駆動能力可変型のバッファ回路が提
案されている。
【０００３】従来、この種の出力バッファ回路は、例え
ば、アイイーイーイー１９９３年カストム・インテグレ
ーテッドサーキット・コンフアレンス（ＩＥＥＥ １９
９３Ｃｕｓｔｕｍ Ｉｎｔｅｇｌａｔｅｄ Ｃｉｒｃｕ
ｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ）予稿集第２９．１．１
〜４頁所載の論文アウトプットバッファ・ウイズ・オン
チップ・コンペンセーションサーキット（Ｏｕｔｐｕｔ
Ｂｕｆｆｅｒ ｗｉｔｈ Ｏｎ−Ｃｈｉｐ Ｃｏｍｐ
ｅｎｓａｔｉｏｎＣｉｒｃｕｉｔ）（文献１）記載され
ているように、補償信号発生回路とこの補償信号でバッ
ファの駆動能力をディジタル的に制御する制御回路付の
バッファ回路とを備え、外部条件やプロセス変動などに
起因する出力トランジスタの駆動能力の変動により、立
上りによる出力変化を抑圧していた。
ば、アイイーイーイー１９９３年カストム・インテグレ
ーテッドサーキット・コンフアレンス（ＩＥＥＥ １９
９３Ｃｕｓｔｕｍ Ｉｎｔｅｇｌａｔｅｄ Ｃｉｒｃｕ
ｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ）予稿集第２９．１．１
〜４頁所載の論文アウトプットバッファ・ウイズ・オン
チップ・コンペンセーションサーキット（Ｏｕｔｐｕｔ
Ｂｕｆｆｅｒ ｗｉｔｈ Ｏｎ−Ｃｈｉｐ Ｃｏｍｐ
ｅｎｓａｔｉｏｎＣｉｒｃｕｉｔ）（文献１）記載され
ているように、補償信号発生回路とこの補償信号でバッ
ファの駆動能力をディジタル的に制御する制御回路付の
バッファ回路とを備え、外部条件やプロセス変動などに
起因する出力トランジスタの駆動能力の変動により、立
上りによる出力変化を抑圧していた。
【０００４】文献１記載の従来の出力バッファ回路をブ
ロックで示す図３を参照すると、この従来の出力バッフ
ァ回路は、プロセス変動に起因するＭＯＳトランジスタ
のチャネル抵抗の電圧降下測定によりＮおよびＰチャネ
ルの各々のトランジスタ用の補償信号ＣＰ，ＣＮを発生
する補償信号発生回路５と、補償信号ＣＰ，ＣＮの供給
に応答して駆動能力が制御されるバッファ回路６とを備
える。
ロックで示す図３を参照すると、この従来の出力バッフ
ァ回路は、プロセス変動に起因するＭＯＳトランジスタ
のチャネル抵抗の電圧降下測定によりＮおよびＰチャネ
ルの各々のトランジスタ用の補償信号ＣＰ，ＣＮを発生
する補償信号発生回路５と、補償信号ＣＰ，ＣＮの供給
に応答して駆動能力が制御されるバッファ回路６とを備
える。
【０００５】補償信号発生回路５はそれぞれディジタル
バイナリ数の補償信号ＡＰ，ＡＮで駆動され信号ＰＩ，
ＮＩをそれぞれの負荷抵抗ＲＬＰ，ＲＬＮに発生する可
変チャネル幅のＰ，ＮチャネルトランジスタＰ５１，Ｎ
５１と、信号ＰＩ，ＰＮの各々と基準電圧ＶＲＰ，ＶＲ
Ｎとを比較しディジタルの比較信号ＰＣ，ＮＣをそれぞ
れ発生する比較回路５１，５２と、比較信号ＰＣ，ＮＣ
の供給に応答してディジタルの補償信号ＣＰ，ＣＮおよ
び補償信号ＡＰ，ＢＰを発生する制御回路５３とを備え
る。
バイナリ数の補償信号ＡＰ，ＡＮで駆動され信号ＰＩ，
ＮＩをそれぞれの負荷抵抗ＲＬＰ，ＲＬＮに発生する可
変チャネル幅のＰ，ＮチャネルトランジスタＰ５１，Ｎ
５１と、信号ＰＩ，ＰＮの各々と基準電圧ＶＲＰ，ＶＲ
Ｎとを比較しディジタルの比較信号ＰＣ，ＮＣをそれぞ
れ発生する比較回路５１，５２と、比較信号ＰＣ，ＮＣ
の供給に応答してディジタルの補償信号ＣＰ，ＣＮおよ
び補償信号ＡＰ，ＢＰを発生する制御回路５３とを備え
る。
【０００６】バッファ回路６は補償信号ＣＰ，ＣＮの各
々の供給に応答してディジタル補償信号ＢＰ，ＢＮをそ
れぞれ発生する制御回路６１，６２と、信号ＢＰ，ＢＮ
の供給に応答して出力信号Ｏを出力する可変チャネル幅
のトランジスタＰ６１，Ｎ６１とから成る出力回路６３
とを備える。
々の供給に応答してディジタル補償信号ＢＰ，ＢＮをそ
れぞれ発生する制御回路６１，６２と、信号ＢＰ，ＢＮ
の供給に応答して出力信号Ｏを出力する可変チャネル幅
のトランジスタＰ６１，Ｎ６１とから成る出力回路６３
とを備える。
【０００７】トランジスタＰ５１，Ｎ５１およびトラン
ジスタＰ６１，Ｎ６１は４種類のチャネル幅のゲートの
１つをそれぞれ備える４個のトランジスタから成り、こ
れら４個のトランジスタのオン／オフ制御により８段階
のチャネル幅制御を可能とするものである。
ジスタＰ６１，Ｎ６１は４種類のチャネル幅のゲートの
１つをそれぞれ備える４個のトランジスタから成り、こ
れら４個のトランジスタのオン／オフ制御により８段階
のチャネル幅制御を可能とするものである。
【０００８】次に、図３を参照して、従来の出力バッフ
ァ回路の動作について説明すると、まず、比較回路５
１，５２は信号ＰＩ，ＮＩの各々と基準電圧ＶＲＰ，Ｖ
ＲＮの各々とを比較し、それぞれディジタルのＬ，Ｈ各
レベル信号から成る比較信号ＰＣ，ＮＣをそれぞれ発生
する。ここで基準電圧ＶＲＰ，ＶＲＮは、例えば、出力
回路６３の正常条件の時の出力電圧に設定される。次
に、制御回路５３は、比較信号ＰＣ，ＮＣの各々をクロ
ックの供給毎にサンプリングし、カウンタ回路等から成
るレジスタに蓄積するとともに、過去の蓄積データであ
る履歴と平均化してバイナリ数の信号ＣＰ，ＣＮを発生
する。同時に信号ＡＰ，ＡＮとしてトランジスタＰ５
１，Ｎ５１の各々にフイードバックし、チャネル幅を制
御して信号ＰＩ，ＰＮすなわち出力信号Ｏと基準電圧Ｖ
ＲＰ，ＶＲＮとの差が縮小するようにする。
ァ回路の動作について説明すると、まず、比較回路５
１，５２は信号ＰＩ，ＮＩの各々と基準電圧ＶＲＰ，Ｖ
ＲＮの各々とを比較し、それぞれディジタルのＬ，Ｈ各
レベル信号から成る比較信号ＰＣ，ＮＣをそれぞれ発生
する。ここで基準電圧ＶＲＰ，ＶＲＮは、例えば、出力
回路６３の正常条件の時の出力電圧に設定される。次
に、制御回路５３は、比較信号ＰＣ，ＮＣの各々をクロ
ックの供給毎にサンプリングし、カウンタ回路等から成
るレジスタに蓄積するとともに、過去の蓄積データであ
る履歴と平均化してバイナリ数の信号ＣＰ，ＣＮを発生
する。同時に信号ＡＰ，ＡＮとしてトランジスタＰ５
１，Ｎ５１の各々にフイードバックし、チャネル幅を制
御して信号ＰＩ，ＰＮすなわち出力信号Ｏと基準電圧Ｖ
ＲＰ，ＶＲＮとの差が縮小するようにする。
【０００９】一方、制御回路６１，６２の各々は、信号
ＣＰ，ＣＮをそれぞれ信号ＡＰ，ＡＮに対応するバイナ
リ補償信号ＢＰ，ＢＮに変換し出力回路６３を駆動して
出力信号Ｏを出力する。
ＣＰ，ＣＮをそれぞれ信号ＡＰ，ＡＮに対応するバイナ
リ補償信号ＢＰ，ＢＮに変換し出力回路６３を駆動して
出力信号Ｏを出力する。
【００１０】このようにして外部条件やプロセス変動に
もかかわらず出力バッファの駆動能力を一定に保ち、遅
延量を一定に保つことができる。
もかかわらず出力バッファの駆動能力を一定に保ち、遅
延量を一定に保つことができる。
【００１１】
【発明が解決しようとする課題】上述した従来の出力バ
ッファ回路は、ディジタル回路により出力トランジスタ
のチャネル幅を制御することにより駆動能力の補償制御
を行うので出力バッファの駆動能力はディジタル的すな
わち離散的にしか変化できず、目標の駆動能力に一致さ
せることが困難であるため、遅延補償も離散的にしか行
えないという欠点があった。
ッファ回路は、ディジタル回路により出力トランジスタ
のチャネル幅を制御することにより駆動能力の補償制御
を行うので出力バッファの駆動能力はディジタル的すな
わち離散的にしか変化できず、目標の駆動能力に一致さ
せることが困難であるため、遅延補償も離散的にしか行
えないという欠点があった。
【００１２】また、ディジタル回路であるため、これら
回路の動作に起因するジッタやノイズの発生が多くこれ
らの抑圧が困難であるという欠点があった。
回路の動作に起因するジッタやノイズの発生が多くこれ
らの抑圧が困難であるという欠点があった。
【００１３】
【課題を解決するための手段】本発明の出力バッファ回
路は、電源電圧および周囲温度および製造プロセスに起
因するチャネル抵抗を含む外部条件の変化に対応して変
化するトランジスタの電流駆動能力を補償して一定の駆
動能力に保持する駆動能力補償回路を備える半導体集積
回路の出力バッファ回路において、前記駆動能力補償回
路が、基準電圧と前記電流駆動能力を示す駆動能力検出
信号とを比較して比較信号を発生しこの比較信号をアナ
ログ的に処理して前記電流駆動能力を補償する補償信号
を発生する補償信号発生回路と、前記補償信号の供給に
応答して前記電流駆動能力が制御されるトランジスタを
含むバッファ増幅回路とを備えて構成されている。
路は、電源電圧および周囲温度および製造プロセスに起
因するチャネル抵抗を含む外部条件の変化に対応して変
化するトランジスタの電流駆動能力を補償して一定の駆
動能力に保持する駆動能力補償回路を備える半導体集積
回路の出力バッファ回路において、前記駆動能力補償回
路が、基準電圧と前記電流駆動能力を示す駆動能力検出
信号とを比較して比較信号を発生しこの比較信号をアナ
ログ的に処理して前記電流駆動能力を補償する補償信号
を発生する補償信号発生回路と、前記補償信号の供給に
応答して前記電流駆動能力が制御されるトランジスタを
含むバッファ増幅回路とを備えて構成されている。
【００１４】
【実施例】次に、本発明の実施例をブロックで示す図１
を参照すると、この図に示す本実施例の出力バッファ回
路は、プロセス変動に起因するＭＯＳトランジスタのチ
ャネル抵抗の電圧降下測定により出力回路のトランジス
タ用の補償信号ＳＣを発生する補償信号発生回路１と、
補償信号ＳＣの供給に応答して駆動能力が制御されるバ
ッファ回路２とを備える。
を参照すると、この図に示す本実施例の出力バッファ回
路は、プロセス変動に起因するＭＯＳトランジスタのチ
ャネル抵抗の電圧降下測定により出力回路のトランジス
タ用の補償信号ＳＣを発生する補償信号発生回路１と、
補償信号ＳＣの供給に応答して駆動能力が制御されるバ
ッファ回路２とを備える。
【００１５】補償信号発生回路１は、基準電圧ＶＲと補
償入力信号Ｅとを比較し比較信号Ａを発生する比較回路
１１と、比較信号Ａを一時保持しクロックＣＫの供給に
応答して信号Ｂを出力するラッチ回路１２と、信号Ｂの
Ｌ，Ｈの各レベルに応答してクロックＣＫに同期したダ
ウン／アップパルス信号ＣＤ／ＣＵをそれぞれ発生する
パルス発生ロジック１３と、パルス信号ＣＤ／ＣＵをア
ナログ信号Ｄに変換するチャージポンプ回路１４と、信
号Ｄの高域成分を除去し平滑して補償信号ＳＣを出力す
るローパスフィルタ（ＬＰＦ）１５と、直列接続されそ
れぞれのゲートに電源電圧ＶＤ，信号ＳＣが供給され負
荷抵抗ＲＬに信号Ｅを発生するＮチャネルトランジスタ
Ｎ１１，Ｎ１２から成る出力回路１６とを備える。
償入力信号Ｅとを比較し比較信号Ａを発生する比較回路
１１と、比較信号Ａを一時保持しクロックＣＫの供給に
応答して信号Ｂを出力するラッチ回路１２と、信号Ｂの
Ｌ，Ｈの各レベルに応答してクロックＣＫに同期したダ
ウン／アップパルス信号ＣＤ／ＣＵをそれぞれ発生する
パルス発生ロジック１３と、パルス信号ＣＤ／ＣＵをア
ナログ信号Ｄに変換するチャージポンプ回路１４と、信
号Ｄの高域成分を除去し平滑して補償信号ＳＣを出力す
るローパスフィルタ（ＬＰＦ）１５と、直列接続されそ
れぞれのゲートに電源電圧ＶＤ，信号ＳＣが供給され負
荷抵抗ＲＬに信号Ｅを発生するＮチャネルトランジスタ
Ｎ１１，Ｎ１２から成る出力回路１６とを備える。
【００１６】バッファ回路２は、入力信号Ｆを反転し信
号バーＦを出力するインバータＩ２１と、直列接続され
オープンドレインバッファ回路を構成しそれぞれのゲー
トに信号バーＦ，信号ＳＣが供給されトランジスタＮ１
１，Ｎ１２と同様な特性のＮチャネルトランジスタＮ２
１，Ｎ２２から成る出力回路２１とを備える。
号バーＦを出力するインバータＩ２１と、直列接続され
オープンドレインバッファ回路を構成しそれぞれのゲー
トに信号バーＦ，信号ＳＣが供給されトランジスタＮ１
１，Ｎ１２と同様な特性のＮチャネルトランジスタＮ２
１，Ｎ２２から成る出力回路２１とを備える。
【００１７】次に、図１および動作タイムチャートを示
す図２を参照して本実施例の動作について説明すると、
比較回路１１は、従来と同様に、出力回路１６のプルア
ップ抵抗ＲＬに生じた補償入力信号Ｅと基準電圧ＶＲと
を比較し比較信号Ａを発生する。信号Ｅが信号ＶＲより
大きい場合には信号ＡがＨレベルとなる。ラッチ１２は
信号ＡをラッチしクロックＣＫ毎に信号Ａのレべル対応
のレベル、この例ではＨレベルの信号Ｂとして出力す
る。パルス発生ロジック１３はクロックＣＫの供給毎に
信号Ｂのレベルに対応し一定幅のパルス信号ＣＵあるい
はＣＤのいずれか、この例ではアップパルス信号ＣＵを
出力する。チャージポンプ回路１４は、図示のように、
信号ＣＵを反転するインバータＩ４１と直列接続された
ＰチャネルトランジスタＰ４１とＮチャネルトランジス
タＮ４１とから成り、入力信号がこの例のように信号Ｃ
Ｕの場合はＩ４１で反転してトランジスタＰ４１のゲー
トに供給する。するとトランジスタＰ４１が導通するの
で出力信号ＤはＨレベルとなる。反対に入力信号が信号
ＣＤの場合にはそのままトランジスタＮ４１のゲートに
供給され、このトランジスタＮ４１が導通するので出力
信号ＤはＬレベルとなる。
す図２を参照して本実施例の動作について説明すると、
比較回路１１は、従来と同様に、出力回路１６のプルア
ップ抵抗ＲＬに生じた補償入力信号Ｅと基準電圧ＶＲと
を比較し比較信号Ａを発生する。信号Ｅが信号ＶＲより
大きい場合には信号ＡがＨレベルとなる。ラッチ１２は
信号ＡをラッチしクロックＣＫ毎に信号Ａのレべル対応
のレベル、この例ではＨレベルの信号Ｂとして出力す
る。パルス発生ロジック１３はクロックＣＫの供給毎に
信号Ｂのレベルに対応し一定幅のパルス信号ＣＵあるい
はＣＤのいずれか、この例ではアップパルス信号ＣＵを
出力する。チャージポンプ回路１４は、図示のように、
信号ＣＵを反転するインバータＩ４１と直列接続された
ＰチャネルトランジスタＰ４１とＮチャネルトランジス
タＮ４１とから成り、入力信号がこの例のように信号Ｃ
Ｕの場合はＩ４１で反転してトランジスタＰ４１のゲー
トに供給する。するとトランジスタＰ４１が導通するの
で出力信号ＤはＨレベルとなる。反対に入力信号が信号
ＣＤの場合にはそのままトランジスタＮ４１のゲートに
供給され、このトランジスタＮ４１が導通するので出力
信号ＤはＬレベルとなる。
【００１８】ＬＰＦ１５はこの信号Ｄを平滑し補償信号
ＳＣを生成する。この信号ＳＣはＬＰＦを構成するＣＲ
回路の時定数に対応してゆっくりと変化し、ノイズ成分
やジッタ成分が効果的に除去される。補償信号ＳＣは出
力回路１６のトランジスタＮ１２のゲートおよび出力回
路２１のトランジスタＮ２２のゲートにそれぞれ供給さ
れる。バッファ回路２のトランジスタＮ２２は補償信号
ＳＣのレベルに対応して電流駆動能力が変化し、直列接
続された入力用トランジスタＮ２１の電流駆動能力を変
化させる。同様に、トランジスタＮ１２は信号ＳＣによ
り直列接続されたトランジスタＮ１１の電流駆動能力を
変化させ信号Ｅの変化として信号Ｅと基準電圧ＶＲとが
一致するように比較回路にフイードバックされ、プロセ
スや外部条件の変化を打ち消すように動作する。
ＳＣを生成する。この信号ＳＣはＬＰＦを構成するＣＲ
回路の時定数に対応してゆっくりと変化し、ノイズ成分
やジッタ成分が効果的に除去される。補償信号ＳＣは出
力回路１６のトランジスタＮ１２のゲートおよび出力回
路２１のトランジスタＮ２２のゲートにそれぞれ供給さ
れる。バッファ回路２のトランジスタＮ２２は補償信号
ＳＣのレベルに対応して電流駆動能力が変化し、直列接
続された入力用トランジスタＮ２１の電流駆動能力を変
化させる。同様に、トランジスタＮ１２は信号ＳＣによ
り直列接続されたトランジスタＮ１１の電流駆動能力を
変化させ信号Ｅの変化として信号Ｅと基準電圧ＶＲとが
一致するように比較回路にフイードバックされ、プロセ
スや外部条件の変化を打ち消すように動作する。
【００１９】
【発明の効果】以上説明したように、本発明の出力バッ
ファ回路は、駆動能力補償回路がアナログ補償信号発生
回路と、この補償信号により電流駆動能力が制御される
トランジスタを含むバッファ増幅回路とを備えるアナロ
グフイードバックループ技術を用いているので、本質的
に連続制御であり、バッファ駆動能力を常に目標値に一
致させることができるため、遅延時間もほぼ一定に保持
できるという効果がある。
ファ回路は、駆動能力補償回路がアナログ補償信号発生
回路と、この補償信号により電流駆動能力が制御される
トランジスタを含むバッファ増幅回路とを備えるアナロ
グフイードバックループ技術を用いているので、本質的
に連続制御であり、バッファ駆動能力を常に目標値に一
致させることができるため、遅延時間もほぼ一定に保持
できるという効果がある。
【００２０】また、ＬＰＦの時定数を変えることによっ
て、最適な駆動能力の追従速度を設定するとともにジッ
タやノイズの除去能力を大きくすることができるという
効果がある。
て、最適な駆動能力の追従速度を設定するとともにジッ
タやノイズの除去能力を大きくすることができるという
効果がある。
【図１】本発明の出力バッファ回路の一実施例を示すブ
ロック図である。
ロック図である。
【図２】本実施例の出力バッファ回路における動作の一
例を示すタイムチャートである。
例を示すタイムチャートである。
【図３】従来の出力バッファ回路の一例を示すブロック
図である。
図である。
１，５ 補償信号発生回路 ２，６ バッファ回路 １１，５１，５２ 比較回路 １２ ラッチ回路 １３ パルス発生ロジック １４ チャージポンプ回路 １５ ＬＰＦ １６，２１，６３ 出力回路 ６１，６２ 制御回路 Ｉ２１，Ｉ４１ インバータ Ｎ１１，Ｎ１２，Ｎ２１，Ｎ２２，Ｎ４１，Ｎ５１，Ｎ
６１，Ｐ４１，Ｐ５１，Ｐ６１ トランジスタ
６１，Ｐ４１，Ｐ５１，Ｐ６１ トランジスタ
Claims (2)
- 【請求項１】 電源電圧および周囲温度および製造プロ
セスに起因するチャネル抵抗を含む外部条件の変化に対
応して変化するトランジスタの電流駆動能力を補償して
一定の駆動能力に保持する駆動能力補償回路を備える半
導体集積回路の出力バッファ回路において、 前記駆動能力補償回路が、基準電圧と前記電流駆動能力
を示す駆動能力検出信号とを比較して比較信号を発生し
この比較信号をアナログ的に処理して前記電流駆動能力
を補償する補償信号を発生する補償信号発生回路と、 前記補償信号の供給に応答して前記電流駆動能力が制御
されるトランジスタを含むバッファ増幅回路とを備える
ことを特徴とする出力バッファ回路。 - 【請求項２】前記補償信号発生回路が前記基準電圧と前
記駆動能力検出信号とを比較して比較信号を発生する比
較回路と、 前記比較信号を一時保持しクロックの供給に応答してこ
の比較信号対応の保持信号を出力するラッチ回路と、 前記クロックの供給に応答して前記保持信号の第１，第
２のレベルにそれぞれ対応する第１，第２のパルス信号
のいずれか一方を出力するパルス発生ロジックと、 前記第１または第２のパルス信号の供給に応答してそれ
ぞれ第１または第２のレベルの直流電圧信号を生成する
パルス電圧変換回路と、 前記直流電圧信号を平滑して前記補償信号を発生するロ
ーパスフィルタと、 電源に負荷抵抗を経由してドレインを接続した第１のト
ランジスタとこの第１のトランジスタのソースにドレイ
ンを接続しゲートに前記補償信号の供給を受ける第２の
トランジスタを備え前記負荷抵抗に前記駆動能力検出信
号を発生する第１のバッファ回路とを備え、 前記バッファ増幅回路が、ゲートに入力信号の供給を受
けドレインに出力信号を出力する第３のトランジスタと
この第３のトランジスタのソースにドレインを接続しゲ
ートに前記補償信号の供給を受ける第４のトランジスタ
とを含む第２のバッファ回路を備えることを特徴とする
請求項１記載の出力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7095304A JP2715979B2 (ja) | 1995-04-20 | 1995-04-20 | 出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7095304A JP2715979B2 (ja) | 1995-04-20 | 1995-04-20 | 出力バッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08293780A true JPH08293780A (ja) | 1996-11-05 |
| JP2715979B2 JP2715979B2 (ja) | 1998-02-18 |
Family
ID=14134036
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7095304A Expired - Lifetime JP2715979B2 (ja) | 1995-04-20 | 1995-04-20 | 出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2715979B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6300821B1 (en) | 1998-12-25 | 2001-10-09 | Nec Corporation | Output buffer circuit having changeable output impedance |
| KR100369123B1 (ko) * | 1998-12-22 | 2003-03-17 | 주식회사 하이닉스반도체 | 데이터출력버퍼 |
| KR100429890B1 (ko) * | 2002-07-24 | 2004-05-03 | 삼성전자주식회사 | 데이터 신호의 스큐를 개선하는 데이터 출력 회로 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0426228A (ja) * | 1990-05-21 | 1992-01-29 | Nec Corp | 出力バッファ回路 |
-
1995
- 1995-04-20 JP JP7095304A patent/JP2715979B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH0426228A (ja) * | 1990-05-21 | 1992-01-29 | Nec Corp | 出力バッファ回路 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100369123B1 (ko) * | 1998-12-22 | 2003-03-17 | 주식회사 하이닉스반도체 | 데이터출력버퍼 |
| US6300821B1 (en) | 1998-12-25 | 2001-10-09 | Nec Corporation | Output buffer circuit having changeable output impedance |
| KR100429890B1 (ko) * | 2002-07-24 | 2004-05-03 | 삼성전자주식회사 | 데이터 신호의 스큐를 개선하는 데이터 출력 회로 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2715979B2 (ja) | 1998-02-18 |
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