JP2010193041A - Ａ／ｄ変換回路及びサンプルホールドタイミング調整方法 - Google Patents

Abstract

【課題】製造ばらつきや温度ドリフトにより変動するノイズ振幅や位相に対して最適タイミングにあわせること。
【解決手段】選択回路Ｍ１は信号Ｔ６、Ｔ４、Ｔ５、Ｔ７に応じてそれぞれ第１〜４電位を出力する。Ａ／Ｄ変換器Ｍ２は、クロックＴ１３に応じて、第１〜４電位に対してそれぞれＡ／Ｄ変換を施して変換値Ｃ（ｎ）、Ａ（ｎ）、Ｂ（ｎ）、Ｔ３を出力する。演算回路Ｍ３は、信号Ｔ６、Ｔ４、Ｔ５を出力し、第１−第２電位間と変換値Ｃ（ｎ）−変換値Ａ（ｎ）間との関係を直線で表した変換特性を生成し、変換値Ｂ（ｎ）が変換特性に対応している場合、信号Ｔ７を出力し、変換値Ｂ（ｎ）が変換特性に対応していない場合、信号Ｔ１０、Ｔ６、Ｔ４、Ｔ５を出力する。調整器Ｍ５は、（Ｊ−１）回目（１≦Ｊ≦Ｎ）の信号Ｔ１０に応じて、基準クロックＴ１２を第Ｊ遅延値だけ遅らせてクロックＴ１３としてＡ／Ｄ変換器Ｍ２に供給する。
【選択図】図１

Description

本発明は、アナログ信号をデジタル信号に変換するＡ／Ｄ変換回路に関する。

アナログ・デジタル混載技術は、ＬＳＩ（Ｌａｒｇｅ−Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）デバイスにとって重要であり、その重要性は増している。しかし、今後益々向上するＬＳＩデバイスの微細化と低電圧化により、ノイズ対策が重要な課題となってきている。

特に、Ａ／Ｄ変換回路をデジタル回路と同一チップ上に混載する場合、デジタル回路からのクロックに同期した基板伝搬によるノイズが重大な問題となる。Ａ／Ｄ変換回路は、サンプルホールド回路とコンパレータとを具備している。サンプルホールド回路は、アナログ信号をサンプリングし、アナログ値として保持する。コンパレータは、アナログ値と基準アナログ値とを比較し、その比較結果をデジタル値として出力する。即ち、アナログ／デジタル変換（Ａ／Ｄ変換）を行う。ここで、サンプルホールド回路は、雑音感度が高く、Ａ／Ｄ変換特性に特に影響を与える。サンプルホールド回路が動作するサンプルホールドタイミングと、デジタル回路のクロックタイミングとをずらしてノイズ対策を図るのは周知の技術である。

しかし、マルチクロックなどでデジタル系の回路動作が複雑になり設計規模が大きくなると、Ａ／Ｄ変換回路のサンプルホールドタイミングとデジタル回路のクロックタイミングとの間に最適な位相差を設定することは難しくなる。更に、製造ばらつきや温度ドリフトの影響まで考慮した場合、最適な位相差を予め設定することは不可能である。

サンプルホールドタイミングを位相調整して雑音感度を低減するＡ／Ｄ変換器（従来のＡ／Ｄ変換回路と称する）が特開２０００−１９６４５１号公報に記載されている。従来のＡ／Ｄ変換回路は、Ａ／Ｄコンバータとクロック位相調整回路とを具備している。クロック位相調整回路は遅延素子（例えば、インバータ回路）を備え、半導体チップ完成後において、遅延素子の組み合わせにより、クロック位相調整回路に複数の位相差を予め設定しておく。従来のＡ／Ｄ変換回路は、ＬＳＩ半導体チップに内蔵されたＡ／ＤコンバータのＡ／Ｄ変換精度が電源ノイズによって不十分な場合には、ＬＳＩ半導体チップの完成後であっても、ロジック回路部からの電源ノイズとＡ／Ｄコンバータへのクロック信号との位相差を設定指示に応じてクロック位相調整回路で変更する。これにより、従来のＡ／Ｄ変換回路は、ロジック回路部からの電源ノイズの影響を受けることなくＡ／Ｄ変換を行う。しかし、この位相差は、製造ばらつきや温度ドリフトの影響まで考慮されていない。

特開２０００−１９６４５１号公報

Ａ／Ｄ変換回路のサンプルホールドタイミングとデジタル回路のクロック信号との位相差を予め設定するときに、製造ばらつきや温度ドリフトの影響を考慮した場合、製造ばらつきや温度ドリフトにより変動するノイズ振幅や位相に対して最適タイミングにあわせることが出来ない。

一般的にノイズの発生メカニズムとして考えられるのが、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）論理ゲートが遷移するたびに、電源端子やグラウンド端子に対して充放電に起因する。上述の場合、デジタル回路に寄生的に存在するインダクタンス成分と電流の変化によって周波数成分を持ったノイズが発生し、ノイズの一部は基板内部へと伝搬する。この場合、その電流は、動作電圧やトランジスタの製造ばらつき、動作温度の違いによって変化するため、変化に伴ってノイズの振幅が異なる。従って、従来のＡ／Ｄ変換回路において、半導体チップ完成後に位相差を設定した場合でも、その位相差は、ユーザの使用状態で異なるノイズの位相、振幅に対して、最適な位相差とはならないという問題がある。

以下に、発明を実施するための形態で使用される符号を括弧付きで用いて、課題を解決するための手段を記載する。この符号は、特許請求の範囲の記載と発明を実施するための形態の記載との対応を明らかにするために付加されたものであり、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。

本発明のＡ／Ｄ変換回路は、入力信号選択回路（Ｍ１）とＡ／Ｄ変換器（Ｍ２）と演算回路（Ｍ３）とサンプリングタイミング調整器（Ｍ５）とを具備している。入力信号選択回路（Ｍ１）は、第１〜４制御信号（Ｔ６“１”、Ｔ４“１”、Ｔ５“１”、Ｔ７“１”）に応じて、それぞれ、アナログ電位である第１電位（Ｔ１５）、第１電位（Ｔ１５）より低い第２電位（Ｔ１７）、第１電位（Ｔ１５）と第２電位（Ｔ１７）との間の第３電位（Ｔ１６）、端子（ＡＩＮ）に供給されるアナログ電位である第４電位（Ｔ２（Ｔ１４））を出力する。Ａ／Ｄ変換器（Ｍ２）は、サンプリングクロック（Ｔ１３）に応じて、第１〜４電位（Ｔ１５、Ｔ１７、Ｔ１６、Ｔ１４）に対してそれぞれアナログ／デジタル変換（Ａ／Ｄ変換）を施して第１〜４変換値（Ｃ（ｎ）、Ａ（ｎ）、Ｂ（ｎ）、Ｔ３）を出力する。演算回路（Ｍ３）は、第１〜３制御信号（Ｔ６“１”、Ｔ４“１”、Ｔ５“１”）を出力し、第１電位（Ｔ１５）と第２電位（Ｔ１７）間と第１変換値（Ｃ（ｎ））と第２変換値（Ａ（ｎ））間との関係を直線で表した変換特性を生成し、第３変換値（Ｂ（ｎ））が変換特性に対応している場合、第４制御信号（Ｔ７“１”）を出力し、第３変換値（Ｂ（ｎ））が変換特性に対応していない場合、遅延値選択信号（Ｔ１０）、第１〜３制御信号（Ｔ６“１”、Ｔ４“１”、Ｔ５“１”）を出力する。サンプリングタイミング調整器（Ｍ５）は、１番目からＮ番目まで各々異なるＮ個（Ｎは２以上の整数）の遅延値を保持する遅延回路（Ｍ６）を備え、（Ｊ−１）回目（Ｊは１≦Ｊ≦Ｎを満たす整数）の遅延値選択信号（Ｔ１０）に応じて、基準サンプリングクロック（Ｔ１２）をＮ個の遅延値のうちの第Ｊ遅延値（Ｄ（ｎ）{ｎ＝Ｊ}）だけ遅らせてサンプリングクロック（Ｔ１３）としてＡ／Ｄ変換器（Ｍ２）に供給する。

以上により、本発明のＡ／Ｄ変換回路では、Ａ／Ｄ変換回路のサンプルホールドタイミングを実際の動作環境に合わせて設定することにより、動作電圧や製造ばらつき、温度ドリフトにより変動するノイズ振幅や位相に対して、サンプルホールドタイミングとデジタル回路のクロック信号（基板伝播ノイズの発生タイミング）との位相差を常に最適タイミングにあわせることができる。

図１は、本発明の第１、２実施形態によるＡ／Ｄ変換回路の構成を示すブロック図である。 図２は、図１の入力信号選択回路Ｍ１の構成を示している。 図３は、本発明の第１実施形態によるＡ／Ｄ変換回路の動作を示すフローチャートである。 図４は、本発明の第１実施形態によるＡ／Ｄ変換回路における変換特性を示している。 図５は、本発明の第２実施形態によるＡ／Ｄ変換回路の動作を示すフローチャートである。 図６は、本発明の第２実施形態によるＡ／Ｄ変換回路における変換特性を示している。

以下に添付図面を参照して、本発明の実施形態によるＡ／Ｄ変換回路について詳細に説明する。

（第１実施形態）
［構成］
図１は、本発明の第１実施形態によるＡ／Ｄ変換回路の構成を示すブロック図である。本発明の第１実施形態によるＡ／Ｄ変換回路は、入力信号選択回路Ｍ１、Ａ／Ｄ変換器Ｍ２、演算回路Ｍ３、記憶回路Ｍ４、サンプリングタイミング調整器Ｍ５を具備している。

入力信号選択回路Ｍ１には、端子ＩＮ１〜ＩＮ５、ＯＵＴ１が設けられている。端子ＩＮ１は、アナログ電位を表すアナログ信号Ｔ１が供給される端子ＡＩＮに接続されている。端子ＩＮ１〜ＩＮ５には、それぞれ、第１〜４制御信号Ｔ６、Ｔ４、Ｔ５、Ｔ７が供給される。入力信号選択回路Ｍ１は、その信号レベルがアクティブ状態（例えば“１”）である第１制御信号Ｔ６に応じて、アナログ電位である第１電位を端子ＯＵＴ１からＡ／Ｄ変換器Ｍ２に出力する。入力信号選択回路Ｍ１は、その信号レベルがアクティブ状態“１”である第２制御信号Ｔ４に応じて、第１電位よりも低いアナログ電位である第２電位を端子ＯＵＴ１からＡ／Ｄ変換器Ｍ２に出力する。入力信号選択回路Ｍ１は、その信号レベルがアクティブ状態“１”である第３制御信号Ｔ５に応じて、第１電位と第２電位との間のアナログ電位である第３電位を端子ＯＵＴ１からＡ／Ｄ変換器Ｍ２に出力する。入力信号選択回路Ｍ１は、その信号レベルがアクティブ状態“１”である第４制御信号Ｔ７に応じて、端子ＡＩＮを介して端子ＩＮ１に供給されるアナログ電位Ｔ１を第４電位Ｔ２として端子ＯＵＴ１からＡ／Ｄ変換器Ｍ２に出力する。

Ａ／Ｄ変換器Ｍ２は、入力信号選択回路Ｍ１からの電位と、サンプリングタイミング調整器Ｍ５からのサンプリングクロックＴ１３とを入力する。Ａ／Ｄ変換器Ｍ２は、サンプリングクロックＴ１３に応じて、入力信号選択回路Ｍ１からの第１電位に対してアナログ／デジタル変換（Ａ／Ｄ変換）を施し、その変換値を第１変換値Ｃ（ｎ）として演算回路Ｍ３に出力する。Ａ／Ｄ変換器Ｍ２は、サンプリングクロックＴ１３に応じて、入力信号選択回路Ｍ１からの第２電位に対してＡ／Ｄ変換を施し、その変換値を第２変換値Ａ（ｎ）として演算回路Ｍ３に出力する。Ａ／Ｄ変換器Ｍ２は、サンプリングクロックＴ１３に応じて、入力信号選択回路Ｍ１からの第３電位に対してＡ／Ｄ変換を施し、その変換値を第３変換値Ｂ（ｎ）として演算回路Ｍ３に出力する。Ａ／Ｄ変換器Ｍ２は、サンプリングクロックＴ１３に応じて、入力信号選択回路Ｍ１からの電位Ｔ２に対してＡ／Ｄ変換を施し、その変換値を第４変換値Ｔ３として出力する。

演算回路Ｍ３は、第１〜３制御信号Ｔ６“１”、Ｔ４“１”、Ｔ５“１”をこの順に出力する。即ち、演算回路Ｍ３は、第１〜３制御信号Ｔ６、Ｔ４、Ｔ５の信号レベルをこの順にアクティブ状態“１”にし、それ以外の信号レベルをインアクティブ状態“０”にする。演算回路Ｍ３は、第１電位と第２電位間と第１変換値Ｃ（ｎ）と第２変換値Ａ（ｎ）間との関係を直線で表した変換特性を生成（決定）する。演算回路Ｍ３は、第３変換値Ｂ（ｎ）が変換特性に対応している場合、第４制御信号Ｔ７“１”を出力する。即ち、演算回路Ｍ３は、第４制御信号Ｔ７の信号レベルをアクティブ状態“１”にする。一方、演算回路Ｍ３は、第３変換値Ｂ（ｎ）が変換特性に対応していない場合、遅延値選択信号Ｔ１０をサンプリングタイミング調整器Ｍ５に出力し、第１〜３制御信号Ｔ６“１”、Ｔ４“１”、Ｔ５“１”をこの順に出力する。

記憶回路Ｍ４は、データバスＴ８、Ｔ９を介して演算回路Ｍ３とデータ受渡しを行う。

サンプリングタイミング調整器Ｍ５は、遅延回路Ｍ６を備えている。遅延回路Ｍ６は、予め設定されたＮ個（Ｎは２以上の整数）の遅延値を保持している。Ｎ個の遅延値は、各々異なり、例えば１番目からＮ番目（Ｎは２以上の整数）までこの順に大きい。サンプリングタイミング調整器Ｍ５には、基準サンプリングクロックＴ１２が供給される。サンプリングタイミング調整器Ｍ５は、（Ｊ−１）回目（Ｊは１≦Ｊ≦Ｎを満たす整数）の遅延値選択信号Ｔ１０に応じて、基準サンプリングクロックＴ１２をＮ個の遅延値のうちの第Ｊ遅延値Ｄ（ｎ）{ｎ＝Ｊ}だけ遅らせてサンプリングクロックＴ１３としてＡ／Ｄ変換器Ｍ２に供給する。例えば、最初は（０回目の遅延値選択信号Ｔ１０の場合）、サンプリングタイミング調整器Ｍ５は、基準サンプリングクロックＴ１２を第１遅延値Ｄ（ｎ）{ｎ＝１}だけ遅らせてサンプリングクロックＴ１３としてＡ／Ｄ変換器Ｍ２に供給する。次に、サンプリングタイミング調整器Ｍ５は、１回目の遅延値選択信号Ｔ１０に応じて、基準サンプリングクロックＴ１２を第２遅延値Ｄ（ｎ）{ｎ＝２}だけ遅らせてサンプリングクロックＴ１３としてＡ／Ｄ変換器Ｍ２に供給する。

図２は、入力信号選択回路Ｍ１の構成を示している。入力信号選択回路Ｍ１は、Ｐ型ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ（以下、Ｐ型トランジスタ）ＭＰ１〜ＭＰ４と、Ｎ型ＭＯＳトランジスタ（以下、Ｎ型トランジスタ）ＭＮ１〜ＭＮ３と、インバータＡ１〜Ａ３と、直列接続された抵抗素子Ｒ１、Ｒ２とを具備している。Ｐ型トランジスタＭＰ１〜ＭＰ４とＮ型トランジスタＭＮ１〜ＭＮ３はスイッチとして使われる。

Ｐ型トランジスタＭＰ３は、そのソースに電源電位が供給され、そのドレインに抵抗素子Ｒ１の一端が接続されている。Ｐ型トランジスタＭＰ３のゲートには、第４制御信号Ｔ７が供給される端子ＩＮ５が接続されている。

Ｐ型トランジスタＭＰ１は、そのソースにＰ型トランジスタＭＰ３のドレインが接続され、そのゲートにインバータＡ１の出力が接続されている。インバータＡ１の入力には、第３制御信号Ｔ６が供給される端子ＩＮ４が接続されている。

Ｐ型トランジスタＭＰ２とＮ型トランジスタＭＮ１はトランスファーゲートを構成する。Ｐ型トランジスタＭＰ２及びＮ型トランジスタＭＮ１は、そのソースに抵抗素子Ｒ１の他端と抵抗素子Ｒ２の一端が接続されている。Ｐ型トランジスタＭＰ２のゲートは、インバータＡ２の出力に接続され、Ｎ型トランジスタＭＮ１のゲートは、インバータＡ２の入力に接続されている。インバータＡ２の入力には、第２制御信号Ｔ５が供給される端子ＩＮ３が接続されている。

Ｎ型トランジスタＭＮ２は、そのソースが抵抗素子Ｒ２の他端に接続されている。抵抗素子Ｒ２の他端は、接地されている。Ｎ型トランジスタＭＮ２のゲートには、第１制御信号Ｔ４が供給される端子ＩＮ２が接続されている。

Ｐ型トランジスタＭＰ４とＮ型トランジスタＭＮ３はトランスファーゲートを構成する。Ｐ型トランジスタＭＰ４及びＮ型トランジスタＭＮ３は、そのソースに端子ＩＮ１が接続されている。Ｐ型トランジスタＭＰ４のゲートは、インバータＡ３の出力に接続され、Ｎ型トランジスタＭＮ３１のゲートは、インバータＡ３の入力に接続されている。インバータＡ３の入力には、端子ＩＮ５が接続されている。Ｐ型トランジスタＭＰ４及びＮ型トランジスタＭＮ３のドレインと、Ｐ型トランジスタＭＰ１のドレインと、Ｐ型トランジスタＭＰ２及びＮ型トランジスタＭＮ１のドレインと、Ｎ型トランジスタＭＮ２のドレインには、端子ＯＵＴ１が接続されている。

Ｐ型トランジスタＭＰ１〜ＭＰ４のバックゲート電位は電源電位に固定されている。Ｎ型トランジスタＭＮ１〜ＭＮ３のバックゲート電位は接地電位に固定されている。

ここで、Ｐ型トランジスタＭＰ３とＰ型トランジスタＭＰ１とがオンし、それ以外のトランジスタがオフしている場合、電源電位として上述の第１電位（以下、第１電位Ｔ１５と称する）が端子ＯＵＴ１に供給される。Ｐ型トランジスタＭＰ３とＮ型トランジスタＭＮ２とがオンし、それ以外のトランジスタがオフしている場合、接地電位として上述の第２電位（以下、第２電位Ｔ１７と称する）が端子ＯＵＴ１に供給される。Ｐ型トランジスタＭＰ３とＰ型トランジスタＭＰ２及びＮ型トランジスタＭＮ１とがオンし、それ以外のトランジスタがオフしている場合、上述の第３電位（以下、第３電位Ｔ１６と称する）が端子ＯＵＴ１に供給される。Ｐ型トランジスタＭＰ４及びＮ型トランジスタＭＮ３がオンし、それ以外のトランジスタがオフしている場合、上述の第４電位Ｔ２（以下、第４電位Ｔ１４と称する）が端子ＯＵＴ１に供給される。

［動作］
図３は、本発明の第１実施形態によるＡ／Ｄ変換回路の動作を示すフローチャートである。図４は、本発明の第１実施形態によるＡ／Ｄ変換回路における変換特性を示している。

演算回路Ｍ３は、端子ＩＮ４、ＩＮ２、ＩＮ３、ＩＮ５にそれぞれ供給される第１〜４制御信号Ｔ６、Ｔ４、Ｔ５、Ｔ７の信号レベルをインアクティブ状態“０”にする。このとき、Ｐ型トランジスタＭＰ１と、Ｐ型トランジスタＭＰ２及びＮ型トランジスタＭＮ１と、Ｎ型トランジスタＭＮ２と、Ｐ型トランジスタＭＰ４及びＮ型トランジスタＭＮ３とがオフし、Ｐ型トランジスタＭＰ３とがオンする（ステップＳ１）。サンプリングタイミング調整器Ｍ５は、基準サンプリングクロックＴ１２を第１遅延値Ｄ（ｎ）{ｎ＝１}だけ遅らせてサンプリングクロックＴ１３を生成してＡ／Ｄ変換器Ｍ２に供給する（ステップＳ２、Ｓ１４−ＹＥＳ、Ｓ３）。

演算回路Ｍ３は、端子ＩＮ４に供給される第１制御信号Ｔ６の信号レベルをアクティブ状態“１”にする。このとき、Ｐ型トランジスタＭＰ１がオンする。入力信号選択回路Ｍ１は、第１制御信号Ｔ６“１”に応じて、第１電位Ｔ１５を端子ＯＵＴ１からＡ／Ｄ変換器Ｍ２に出力する。Ａ／Ｄ変換器Ｍ２は、サンプリングクロックＴ１３に応じて、入力信号選択回路Ｍ１からの第１電位Ｔ１５に対してアナログ／デジタル変換（Ａ／Ｄ変換）を施し、その変換値を第１変換値Ｃ（ｎ）{ｎ＝１}として演算回路Ｍ３に出力する（ステップＳ４）。演算回路Ｍ３は、第１変換値Ｃ（ｎ）を記憶回路Ｍ４に格納する（ステップＳ５）。

演算回路Ｍ３は、端子ＩＮ４に供給される第１制御信号Ｔ６の信号レベルをインアクティブ状態“０”にし、端子ＩＮ２に供給される第２制御信号Ｔ４の信号レベルをアクティブ状態“１”にする。このとき、Ｐ型トランジスタＭＰ１がオフし、Ｎ型トランジスタＭＮ２がオンする。入力信号選択回路Ｍ１は、第２制御信号Ｔ４“１”に応じて、第２電位Ｔ１７を端子ＯＵＴ１からＡ／Ｄ変換器Ｍ２に出力する。Ａ／Ｄ変換器Ｍ２は、サンプリングクロックＴ１３に応じて、入力信号選択回路Ｍ１からの第２電位Ｔ１７に対してＡ／Ｄ変換を施し、その変換値を第２変換値Ａ（ｎ）として演算回路Ｍ３に出力する（ステップＳ６）。演算回路Ｍ３は、第２変換値Ａ（ｎ）を記憶回路Ｍ４に格納する（ステップＳ７）。

演算回路Ｍ３は、第１変換値Ｃ（ｎ）と第２変換値Ａ（ｎ）とを記憶回路Ｍ４から読み出す。ここで、抵抗素子Ｒ１の一端、抵抗素子Ｒ１の他端と抵抗素子Ｒ２の一端との接続点、抵抗素子Ｒ２の他端をそれぞれノードＣ、Ｂ、Ａと称する。また、ノードＡ、Ｂ、Ｃに供給される第１電位Ｔ１５、第３電位Ｔ１６、第２電位Ｔ１７をそれぞれＣ［Ｖ］、Ｂ［Ｖ］、Ａ［Ｖ］とも称する。この場合、演算回路Ｍ３は、第１電位Ｃ［Ｖ］と第２電位Ａ［Ｖ］間と第１変換値Ｃ（ｎ）と第２変換値Ａ（ｎ）間との関係を直線で表した変換特性を生成する。演算回路Ｍ３は、この変換特性における第３電位Ｂ［Ｖ］に対する変換値を期待値Ｅ（ｎ）として決定する。演算回路Ｍ３は、期待値Ｅ（ｎ）を記憶回路Ｍ４に格納する（ステップＳ８）。

演算回路Ｍ３は、端子ＩＮ２に供給される第２制御信号Ｔ４の信号レベルをインアクティブ状態“０”にし、端子ＩＮ３に供給される第３制御信号Ｔ５の信号レベルをアクティブ状態“１”にする。このとき、Ｎ型トランジスタＭＮ２がオフし、Ｐ型トランジスタＭＰ２及びＮ型トランジスタＭＮ１がオンする。入力信号選択回路Ｍ１は、第２制御信号Ｔ５“１”に応じて、第３電位Ｔ１６を端子ＯＵＴ１からＡ／Ｄ変換器Ｍ２に出力する。Ａ／Ｄ変換器Ｍ２は、サンプリングクロックＴ１３に応じて、入力信号選択回路Ｍ１からの第３電位Ｔ１６に対してＡ／Ｄ変換を施し、その変換値を第３変換値Ｂ（ｎ）として演算回路Ｍ３に出力する（ステップＳ９）。演算回路Ｍ３は、第３変換値Ｂ（ｎ）を記憶回路Ｍ４に格納する（ステップＳ１０）。

演算回路Ｍ３は、第３変換値Ｂ（ｎ）が変換特性に対応しているか否かを調べる。この場合、演算回路Ｍ３は、期待値Ｅ（ｎ）と第３変換値Ｂ（ｎ）とを記憶回路Ｍ４から読み出し、これらを比較する（ステップＳ１１）。

そこで、第３変換値Ｂ（ｎ）が変換特性に対応している。即ち、期待値Ｅ（ｎ）と第３変換値Ｂ（ｎ）とが一致する（ステップＳ１１−ＹＥＳ）。

この場合、演算回路Ｍ３は、最適な遅延値に位相調整されていると判断して、端子ＩＮ３に供給される第３制御信号Ｔ５の信号レベルをインアクティブ状態“０”にし、端子ＩＮ５に供給される第４制御信号Ｔ７の信号レベルをアクティブ状態“１”にする。このとき、Ｐ型トランジスタＭＰ３と、Ｐ型トランジスタＭＰ２及びＮ型トランジスタＭＮ１がオフし、Ｐ型トランジスタＭＰ４及びＮ型トランジスタＭＮ３がオンする。入力信号選択回路Ｍ１は、第４制御信号Ｔ７“１”に応じて、端子ＡＩＮを介して端子ＩＮ１に供給されるアナログ電位Ｔ１を第４電位Ｔ２（第４電位Ｔ１４）として端子ＯＵＴ１からＡ／Ｄ変換器Ｍ２に出力する。Ａ／Ｄ変換器Ｍ２は、サンプリングクロックＴ１３に応じて、入力信号選択回路Ｍ１からの電位Ｔ１４に対してＡ／Ｄ変換を施し、その変換値を第４変換値Ｔ３として出力する。

一方、第３変換値Ｂ（ｎ）が変換特性に対応していない。即ち、期待値Ｅ（ｎ）と第３変換値Ｂ（ｎ）とが一致しない（ステップＳ１１−ＮＯ）。

この場合、演算回路Ｍ３は、期待値Ｅ（ｎ）と第３変換値Ｂ（ｎ）との差分を差分Ｚ（ｎ）として記憶回路Ｍ４に格納し（ステップＳ１２）、遅延値選択信号Ｔ１０をサンプリングタイミング調整器Ｍ５に出力する。サンプリングタイミング調整器Ｍ５は、（Ｊ−１）回目（Ｊは１≦Ｊ≦Ｎを満たす整数）の遅延値選択信号Ｔ１０に応じて、基準サンプリングクロックＴ１２をＮ個の遅延値のうちの第Ｊ遅延値Ｄ（ｎ）{ｎ＝Ｊ}だけ遅らせてサンプリングクロックＴ１３としてＡ／Ｄ変換器Ｍ２に供給する（ステップＳ１３）。遅延値選択信号Ｔ１０が１回目の場合、Ｊは２である（ステップＳ１４−ＹＥＳ）。この場合、サンプリングタイミング調整器Ｍ５は、１回目の遅延値選択信号Ｔ１０に応じて、基準サンプリングクロックＴ１２を第２遅延値Ｄ（ｎ）{ｎ＝２}だけ遅らせてサンプリングクロックＴ１３を生成してＡ／Ｄ変換器Ｍ２に供給する（ステップＳ３）。以降、ステップＳ４以降が実行される。

ステップＳ１１をＮ回実行した結果、Ｎ個の遅延値に対して期待値Ｅ（ｎ）と第３変換値Ｂ（ｎ）とが一致しない場合も考えられる。この場合、ステップＳ１２がＮ回実行されることにより、１番目からＮ番目までこの順にＮ個の差分Ｚ（ｎ）が記憶回路Ｍ４に格納される。そこで、演算回路Ｍ３は、記憶回路Ｍ４に格納されたＮ個の差分Ｚ（ｎ）の中から、最も小さい差分であるＩ番目の差分（Ｉは１〜Ｎのいずれかを表す整数）を選択し、Ｉ番目の差分に対応する遅延値を選択するための遅延値指定選択信号をサンプリングタイミング調整器Ｍ５に出力する（ステップＳ１３）。サンプリングタイミング調整器Ｍ５は、遅延値指定選択信号に応じて、基準サンプリングクロックＴ１２をＮ個の遅延値のうちの第Ｉ遅延値Ｄ（ｎ）{ｎ＝Ｉ}だけ遅らせてサンプリングクロックＴ１３を生成してＡ／Ｄ変換器Ｍ２に供給する（ステップＳ１４−ＮＯ、Ｓ１５）。

この場合、演算回路Ｍ３は、端子ＩＮ３に供給される第３制御信号Ｔ５の信号レベルをインアクティブ状態“０”にし、端子ＩＮ５に供給される第４制御信号Ｔ７の信号レベルをアクティブ状態“１”にする。このとき、Ｐ型トランジスタＭＰ３と、Ｐ型トランジスタＭＰ２及びＮ型トランジスタＭＮ１がオフし、Ｐ型トランジスタＭＰ４及びＮ型トランジスタＭＮ３がオンする。入力信号選択回路Ｍ１は、第４制御信号Ｔ７“１”に応じて、端子ＡＩＮを介して端子ＩＮ１に供給されるアナログ電位Ｔ１を第４電位Ｔ２（第４電位Ｔ１４）として端子ＯＵＴ１からＡ／Ｄ変換器Ｍ２に出力する。Ａ／Ｄ変換器Ｍ２は、サンプリングクロックＴ１３に応じて、入力信号選択回路Ｍ１からの電位Ｔ１４に対してＡ／Ｄ変換を施し、その変換値を第４変換値Ｔ３として出力する。

［効果］
以上の説明により、本発明の第１実施形態によるＡ／Ｄ変換回路では、Ａ／Ｄ変換回路のサンプルホールドタイミングを実際の動作環境に合わせて設定することにより、動作電圧や製造ばらつき、温度ドリフトにより変動するノイズ振幅や位相に対して、サンプルホールドタイミングとデジタル回路のクロック信号（基板伝播ノイズの発生タイミング）との位相差を常に最適タイミングにあわせることができる。

（第２実施形態）
第１実施形態では、最適な遅延値に位相調整されているか否かを判断するときに、期待値Ｅ（ｎ）と第３変換値Ｂ（ｎ）との差分が最も小さくなる遅延値を最適値としている。第２実施形態では、最適な遅延値に位相調整されているか否かを判断するときに、期待値変換特性と変換特性との角度φ（ｎ）が最も小さくなる遅延値を最適値とする。第２実施形態では、第１実施形態と重複する説明については省略する。

［構成］
本発明の第２実施形態によるＡ／Ｄ変換回路は、その構成が第１実施形態のそれと同じである。

［動作］
図５は、本発明の第２実施形態によるＡ／Ｄ変換回路の動作を示すフローチャートである。図６は、本発明の第２実施形態によるＡ／Ｄ変換回路における変換特性を示している。第２実施形態では、第１実施形態におけるステップＳ８、Ｓ１２が削除される。また、第２実施形態では、第１実施形態におけるＳ１１に代えて、後述のステップＳ１６、Ｓ１７が実行される。また、第２実施形態では、第１実施形態におけるＳ１５に代えて、後述のステップＳ１８が実行される。

まず、前述のステップＳ１、Ｓ２、Ｓ１４−ＹＥＳ、Ｓ３〜Ｓ７が実行される。

次に、ステップＳ９、Ｓ１０が実行される。

演算回路Ｍ３は、第１変換値Ｃ（ｎ）と第３変換値Ｂ（ｎ）と第２変換値Ａ（ｎ）とを記憶回路Ｍ４から読み出す。ここで、抵抗素子Ｒ１の一端、抵抗素子Ｒ１の他端と抵抗素子Ｒ２の一端との接続点、抵抗素子Ｒ２の他端をそれぞれノードＣ、Ｂ、Ａと称する。また、ノードＡ、Ｂ、Ｃに供給される第１電位Ｔ１５、第３電位Ｔ１６、第２電位Ｔ１７をそれぞれＣ［Ｖ］、Ｂ［Ｖ］、Ａ［Ｖ］とも称する。この場合、演算回路Ｍ３は、第１電位Ｃ［Ｖ］と第２電位Ａ［Ｖ］間と第１変換値Ｃ（ｎ）と第２変換値Ａ（ｎ）間との関係を直線で表した変換特性を生成（決定）する。また、演算回路Ｍ３は、第３電位Ｂ［Ｖ］と第２電位Ａ［Ｖ］間と第３変換値Ｂ（ｎ）と第２変換値Ａ（ｎ）間との関係を直線で表した期待値変換特性を生成（決定）する。演算回路Ｍ３は、期待値変換特性と変換特性との角度φ（ｎ）を記憶回路Ｍ４に格納する（ステップＳ１６）。

演算回路Ｍ３は、第３変換値Ｂ（ｎ）が変換特性に対応しているか否かを調べる。この場合、演算回路Ｍ３は、角度φ（ｎ）を記憶回路Ｍ４から読み出し、これが０であるか否かを調べる（ステップＳ１７）。

そこで、第３変換値Ｂ（ｎ）が変換特性に対応している。即ち、角度φ（ｎ）が０である（ステップＳ１７−ＹＥＳ）。

この場合、演算回路Ｍ３は、最適な遅延値に位相調整されていると判断して、端子ＩＮ３に供給される第３制御信号Ｔ５の信号レベルをインアクティブ状態“０”にし、端子ＩＮ５に供給される第４制御信号Ｔ７の信号レベルをアクティブ状態“１”にする。入力信号選択回路Ｍ１は、第４制御信号Ｔ７“１”に応じて、端子ＡＩＮを介して端子ＩＮ１に供給されるアナログ電位Ｔ１を第４電位Ｔ２（第４電位Ｔ１４）として端子ＯＵＴ１からＡ／Ｄ変換器Ｍ２に出力する。Ａ／Ｄ変換器Ｍ２は、サンプリングクロックＴ１３に応じて、入力信号選択回路Ｍ１からの電位Ｔ１４に対してＡ／Ｄ変換を施し、その変換値を第４変換値Ｔ３として出力する。

一方、第３変換値Ｂ（ｎ）が変換特性に対応していない。即ち、角度φ（ｎ）が０ではない（ステップＳ１７−ＮＯ）。

この場合、演算回路Ｍ３は、遅延値選択信号Ｔ１０をサンプリングタイミング調整器Ｍ５に出力する。サンプリングタイミング調整器Ｍ５は、（Ｊ−１）回目（Ｊは１≦Ｊ≦Ｎを満たす整数）の遅延値選択信号Ｔ１０に応じて、基準サンプリングクロックＴ１２をＮ個の遅延値のうちの第Ｊ遅延値Ｄ（ｎ）{ｎ＝Ｊ}だけ遅らせてサンプリングクロックＴ１３としてＡ／Ｄ変換器Ｍ２に供給する（ステップＳ１３）。遅延値選択信号Ｔ１０が１回目の場合、Ｊは２である（ステップＳ１４−ＹＥＳ）。この場合、サンプリングタイミング調整器Ｍ５は、１回目の遅延値選択信号Ｔ１０に応じて、基準サンプリングクロックＴ１２を第２遅延値Ｄ（ｎ）{ｎ＝２}だけ遅らせてサンプリングクロックＴ１３を生成してＡ／Ｄ変換器Ｍ２に供給する（ステップＳ３）。以降、ステップＳ４以降が実行される。

ステップＳ１７をＮ回実行した結果、Ｎ個の遅延値に対して角度φ（ｎ）が０ではない場合も考えられる。この場合、ステップＳ１６がＮ回実行されることにより、１番目からＮ番目までこの順にＮ個の角度φ（ｎ）が記憶回路Ｍ４に格納される。そこで、演算回路Ｍ３は、記憶回路Ｍ４に格納されたＮ個の角度φ（ｎ）の中から、最も小さい角度であるＩ番目の角度（Ｉは１〜Ｎのいずれかを表す整数）を選択し、Ｉ番目の角度に対応する遅延値を選択するための遅延値指定選択信号をサンプリングタイミング調整器Ｍ５に出力する（ステップＳ１３）。サンプリングタイミング調整器Ｍ５は、遅延値指定選択信号に応じて、基準サンプリングクロックＴ１２をＮ個の遅延値のうちの第Ｉ遅延値Ｄ（ｎ）{ｎ＝Ｉ}だけ遅らせてサンプリングクロックＴ１３を生成してＡ／Ｄ変換器Ｍ２に供給する（ステップＳ１４−ＮＯ、Ｓ１８）。

この場合、演算回路Ｍ３は、端子ＩＮ３に供給される第３制御信号Ｔ５の信号レベルをインアクティブ状態“０”にし、端子ＩＮ５に供給される第４制御信号Ｔ７の信号レベルをアクティブ状態“１”にする。入力信号選択回路Ｍ１は、第４制御信号Ｔ７“１”に応じて、端子ＡＩＮを介して端子ＩＮ１に供給されるアナログ電位Ｔ１を第４電位Ｔ２（第４電位Ｔ１４）として端子ＯＵＴ１からＡ／Ｄ変換器Ｍ２に出力する。Ａ／Ｄ変換器Ｍ２は、サンプリングクロックＴ１３に応じて、入力信号選択回路Ｍ１からの電位Ｔ１４に対してＡ／Ｄ変換を施し、その変換値を第４変換値Ｔ３として出力する。

［効果］
以上の説明により、本発明の第２実施形態によるＡ／Ｄ変換回路では、第１実施形態と同様に、Ａ／Ｄ変換回路のサンプルホールドタイミングを実際の動作環境に合わせて設定することにより、動作電圧や製造ばらつき、温度ドリフトにより変動するノイズ振幅や位相に対して、サンプルホールドタイミングとデジタル回路のクロック信号（基板伝播ノイズの発生タイミング）との位相差を常に最適タイミングにあわせることができる。

Ａ１〜Ａ３ インバータ、
ＡＩＮ 端子、
Ａ、Ｂ、Ｃ ノード、
ＩＮ１〜ＩＮ５ 端子、
Ｍ１ 入力信号選択回路、
Ｍ２ Ａ／Ｄ変換器、
Ｍ３ 演算回路、
Ｍ４ 記憶回路、
Ｍ５ サンプリングタイミング調整器、
Ｍ６ 遅延回路、
ＭＰ１〜ＭＰ４ Ｐ型トランジスタ、
ＭＮ１〜ＭＮ３ Ｎ型トランジスタ、
ＯＵＴ１ 端子、
Ｒ１、Ｒ２ 抵抗素子、
Ｔ１、Ｔ２ 第４電位、
Ｔ３ 第４変換値、
Ｔ４ 第１制御信号、
Ｔ５ 第２制御信号、
Ｔ６ 第３制御信号、
Ｔ７ 第４制御信号、
Ｔ８、Ｔ９ データバス、
Ｔ１０ 遅延値選択信号、
Ｔ１２ 基準サンプリングクロック、
Ｔ１３ サンプリングクロック、
Ｔ１４ 第４電位、
Ｔ１５ 第１電位、
Ｔ１６ 第３電位、
Ｔ１７ 第２電位、

Claims (13)

1. 第１〜４制御信号に応じて、それぞれ、アナログ電位である第１電位、前記第１電位より低い第２電位、前記第１電位と前記第２電位との間の第３電位、端子に供給されるアナログ電位である第４電位を出力する入力信号選択回路と、
   サンプリングクロックに応じて、前記第１〜４電位に対してそれぞれアナログ／デジタル変換（Ａ／Ｄ変換）を施して第１〜４変換値を出力するＡ／Ｄ変換器と、
   前記第１〜３制御信号を出力し、前記第１電位と前記第２電位間と前記第１変換値と前記第２変換値間との関係を直線で表した変換特性を生成し、前記第３変換値が前記変換特性に対応している場合、前記第４制御信号を出力し、前記第３変換値が前記変換特性に対応していない場合、遅延値選択信号、前記第１〜３制御信号を出力する演算回路と、
   １番目からＮ番目まで各々異なるＮ個（Ｎは２以上の整数）の遅延値を保持する遅延回路を備え、（Ｊ−１）回目（Ｊは１≦Ｊ≦Ｎを満たす整数）の前記遅延値選択信号に応じて、基準サンプリングクロックを前記Ｎ個の遅延値のうちの第Ｊ遅延値だけ遅らせて前記サンプリングクロックとして前記Ａ／Ｄ変換器に供給するサンプリングタイミング調整器と
   を具備するＡ／Ｄ変換回路。
2. 前記演算回路は、
   前記変換特性における前記第３電位に対する変換値を期待値として決定し、
   前記期待値と前記第３変換値とが一致した場合、前記第３変換値が前記変換特性に対応しているため、前記第４制御信号を出力し、
   前記期待値と前記第３変換値とが一致しない場合、前記第３変換値が前記変換特性に対応していないため、遅延値選択信号、前記第１〜３制御信号を出力する
   請求項１に記載のＡ／Ｄ変換回路。
3. 記憶回路
   を更に具備し、
   前記演算回路は、前記期待値と前記第３変換値とが一致しない場合、前記期待値と前記第３変換値との差分を前記記憶回路に格納し、
   前記Ｎ個の遅延値に対して前記期待値と前記第３変換値とが一致しない場合、１番目からＮ番目までこの順にＮ個の前記差分が前記記憶回路に格納され、
   前記演算回路は、
   前記記憶回路に格納された前記Ｎ個の差分の中から、最も小さい差分であるＩ番目の差分（Ｉは１〜Ｎのいずれかを表す整数）を選択し、
   前記Ｉ番目の差分に対応する遅延値を選択するための遅延値指定選択信号を前記サンプリングタイミング調整器に出力し、
   前記サンプリングタイミング調整器は、前記遅延値指定選択信号に応じて、前記基準サンプリングクロックを前記Ｎ個の遅延値のうちの前記第Ｉ遅延値だけ遅らせて前記サンプリングクロックとして前記Ａ／Ｄ変換器に供給する
   請求項２に記載のＡ／Ｄ変換回路。
4. 前記演算回路は、
   前記第３電位と前記第２電位間と前記第３変換値と前記第２変換値間との関係を直線で表した期待値変換特性を生成し、
   前記期待値変換特性と前記変換特性との角度が０である場合、前記第３変換値が前記変換特性に対応しているため、前記第４制御信号を出力し、
   前記角度が０ではない場合、前記第３変換値が前記変換特性に対応していないため、遅延値選択信号、前記第１〜３制御信号を出力する
   請求項１に記載のＡ／Ｄ変換回路。
5. 前記角度を格納する記憶回路
   を更に具備し、
   前記Ｎ個の遅延値に対して前記角度が０ではない場合、１番目からＮ番目までこの順にＮ個の前記角度が前記記憶回路に格納され、
   前記演算回路は、
   前記記憶回路に格納された前記Ｎ個の角度の中から、最も小さい角度であるＩ番目の角度（Ｉは１〜Ｎのいずれかを表す整数）を選択し、
   前記Ｉ番目の角度に対応する遅延値を選択するための遅延値指定選択信号を前記サンプリングタイミング調整器に出力し、
   前記サンプリングタイミング調整器は、前記遅延値指定選択信号に応じて、前記基準サンプリングクロックを前記Ｎ個の遅延値のうちの前記第Ｉ遅延値だけ遅らせて前記サンプリングクロックとして前記Ａ／Ｄ変換器に供給する
   請求項４に記載のＡ／Ｄ変換回路。
6. 前記入力信号選択回路は、
   その一端に第１電位が供給される第１抵抗素子と、
   その一端が第１抵抗素子の他端に接続され、その他端に第２電位が供給される第２抵抗素子と
   を備え、
   前記第１〜４制御信号に応じて、それぞれ、前記第１抵抗素子の一端に供給される前記第１電位、前記第２抵抗素子の他端に供給される前記第２電位、前記第１抵抗素子と前記第２抵抗素子との接続点に供給される前記第３電位、端子に供給される前記第４電位を出力する
   請求項１〜５のいずれかに記載のＡ／Ｄ変換回路。
7. 前記第１電位は電源電位であり、前記第２電位は接地電位である
   請求項１〜６のいずれかに記載のＡ／Ｄ変換回路。
8. （ａ） アナログ電位である第１電位を出力するステップと、
   （ｂ） サンプリングクロックに応じて、前記第１電位に対してアナログ／デジタル変換（Ａ／Ｄ変換）を施して第１変換値を出力するステップと、
   （ｃ） 前記第１電位より低い第２電位を出力するステップと、
   （ｄ） 前記サンプリングクロックに応じて、前記第２電位に対してＡ／Ｄ変換を施して第２変換値を出力するステップと、
   （ｅ） 前記第１電位と前記第２電位との間の第３電位を出力するステップと、
   （ｆ） 前記サンプリングクロックに応じて、前記第３電位に対してＡ／Ｄ変換を施して第３変換値を出力するステップと、
   （ｇ） 前記第１電位と前記第２電位間と前記第１変換値と前記第２変換値間との関係を直線で表した変換特性を生成するステップと、
   （ｈ） 前記第３変換値が前記変換特性に対応している場合、前記入力信号選択回路が、端子に供給されるアナログ電位である第４電位を出力するステップと、
   （ｉ） 前記サンプリングクロックに応じて、前記第４電位に対してＡ／Ｄ変換を施して第４変換値を出力するステップと、
   （ｊ） 前記第３変換値が前記変換特性に対応していない場合、遅延値選択信号を出力するステップと、
   （ｋ） 前記第３変換値が前記変換特性に対応していない場合、前記（ａ）のステップと前記（ｃ）のステップと前記（ｅ）のステップとを実行するステップと、
   （ｌ） （Ｊ−１）回目（Ｊは１≦Ｊ≦Ｎを満たす整数）の前記遅延値選択信号に応じて、基準サンプリングクロックを、１番目からＮ番目（Ｎは２以上の整数）まで各々異なるＮ個の遅延値のうちの第Ｊ遅延値だけ遅らせて前記サンプリングクロックとして出力するステップと
   を具備するサンプルホールドタイミング調整方法。
9. （ｍ） 前記変換特性における前記第３電位に対する変換値を期待値として決定するステップと、
   （ｎ） 前記期待値と前記第３変換値とが一致した場合、前記第３変換値が前記変換特性に対応しているため、前記（ｈ）のステップを実行するステップと、
   （ｏ） 前記期待値と前記第３変換値とが一致しない場合、前記第３変換値が前記変換特性に対応していないため、前記（ｊ）のステップと前記（ｋ）のステップとを実行するステップと
   を更に具備する請求項８に記載のサンプルホールドタイミング調整方法。
10. （ｐ） 前記期待値と前記第３変換値とが一致しない場合、前記期待値と前記第３変換値との差分を記憶回路に格納するステップと、ここで、前記Ｎ個の遅延値に対して前記期待値と前記第３変換値とが一致しない場合、１番目からＮ番目までこの順にＮ個の前記差分が前記記憶回路に格納され、
    前記Ｎ個の遅延値に対して前記期待値と前記第３変換値とが一致しない場合、
    （ｑ） 前記記憶回路に格納された前記Ｎ個の差分の中から、最も小さい差分であるＩ番目の差分（Ｉは１〜Ｎのいずれかを表す整数）を選択するステップと、
    （ｒ） 前記Ｉ番目の差分に対応する遅延値を選択するための遅延値指定選択信号を出力するステップと、
    （ｓ） 前記遅延値指定選択信号に応じて、前記基準サンプリングクロックを前記Ｎ個の遅延値のうちの前記第Ｉ遅延値だけ遅らせて前記サンプリングクロックとして出力するステップと
    を更に具備する請求項９に記載のサンプルホールドタイミング調整方法。
11. （ｔ） 前記第３電位と前記第２電位間と前記第３変換値と前記第２変換値間との関係を直線で表した期待値変換特性を生成するステップと、
    （ｕ） 前記期待値変換特性と前記変換特性との角度が０である場合、前記第３変換値が前記変換特性に対応しているため、前記（ｈ）のステップを実行するステップと、
    （ｖ） 前記角度が０ではない場合、前記第３変換値が前記変換特性に対応していないため、前記（ｊ）のステップと前記（ｋ）のステップとを実行するステップと
    を更に具備する請求項８に記載のサンプルホールドタイミング調整方法。
12. 前記角度を格納するステップと、ここで、前記Ｎ個の遅延値に対して前記角度が０ではない場合、１番目からＮ番目までこの順にＮ個の前記角度が前記記憶回路に格納され、
    前記Ｎ個の遅延値に対して前記角度が０ではない場合、
    （ｗ） 前記記憶回路に格納された前記Ｎ個の角度の中から、最も小さい角度であるＩ番目の角度（Ｉは１〜Ｎのいずれかを表す整数）を選択するステップと、
    （ｘ） 前記Ｉ番目の角度に対応する遅延値を選択するための遅延値指定選択信号を出力するステップと、
    （ｙ） 前記遅延値指定選択信号に応じて、前記基準サンプリングクロックを前記Ｎ個の遅延値のうちの前記第Ｉ遅延値だけ遅らせて前記サンプリングクロックとして出力するステップと
    を更に具備する請求項１１に記載のサンプルホールドタイミング調整方法。
13. 前記第１電位は電源電位であり、前記第２電位は接地電位である
    請求項８〜１２のいずれかに記載のサンプルホールドタイミング調整方法。

Images