JP2006093748A - 半導体集積回路装置のタイミング制御回路 - Google Patents

Abstract

【課題】半導体集積回路装置の制御対象回路に与える制御信号が製造プロセスや電源電圧、周囲温度などの変動によって変動するのを抑制すること。
【解決手段】外部クロックｅｘｔＣＬＫに基づき基準信号ａｃｔＣＬＫを生成する中央制御回路２側に、遅延値を制御するディジタル値ＤＣＴＲＬ［ｎ：０］からなる遅延制御信号を生成する遅延制御回路６を設け、中央制御回路２からローカル制御回路３に対して基準信号と遅延制御信号とを供給する。ローカル制御回路３に設けた可変遅延回路７は、遅延値がディジタル値で制御される単位遅延回路を多段に接続して構成され、メモリセルアレイ１に供給する各種の制御信号を、前記基準信号を前記遅延制御信号のディジタル値が示す所定の遅延値だけ遅延したタイミングで生成する。
【選択図】図１−１

Description

この発明は、半導体集積回路装置のタイミング制御回路に関するものである。

ここでは、この発明の理解を容易にするため、半導体集積回路装置として半導体記憶装置を例に挙げて説明する。半導体記憶装置のタイミング制御回路では、メモリセルアレイに、例えば、ワード線活性化信号、センスアンプ活性化信号、ワード線イコライズ信号、コラムデコード信号など各種のアレイ制御信号を供給して読み書きを制御する。

ここで、メモリセルアレイに対する各種のアレイ制御信号を発生する従来のタイミング制御回路では、主制御回路に固定の遅延量を与える遅延素子（ＲＣ遅延素子やゲート遅延素子）を多段に直列接続した遅延回路を設け、この遅延回路に外部からクロックを与えて上記の各種のアレイ制御信号を当該遅延回路の対応する遅延段から出力する。そして、副制御回路が、主制御回路からの各種のアレイ制御信号をメモリセルアレイの各部に分配するように構成される。この場合、副制御回路では、主制御回路から受け取ったアレイ制御信号の性格に応じて、レベル変換操作を施してメモリセルアレイの各部に分配し、また特別の操作を行わずそのままメモリセルアレイの各部に分配するようにしている。

特開２００３−２７３７２８号公報

しかしながら、主制御回路において遅延回路を用いて各種のアレイ制御信号を生成する構成では、ＲＣ遅延素子やゲート遅延素子の遅延値が製造プロセスや電源電圧、周囲温度などの変動によってばらつくことが生ずる。

また、副制御回路では、主制御回路から受け取ったアレイ制御信号の性格に応じて、レベル変換操作を施してメモリセルアレイの各部に分配し、また特別の操作を行わずそのままメモリセルアレイの各部に分配するようにしているので、メモリセルアレイに到達するまでの信号経路に存するＲＣ成分のばらつきや、回路構成の相違などによって、各アレイ制御信号間の位相差が主制御回路を出た直後とメモリセルアレイに到達した時とで異なることが生ずる。

そのため、従来では、設計時に各アレイ制御信号の経路遅延をレイアウト後に正確に見積もる必要があるので、設計が煩雑化し、相当の設計時間を要している。

この発明は、上記に鑑みてなされたものであり、半導体集積回路装置の制御対象回路に与える制御信号が製造プロセスや電源電圧、周囲温度などの変動によって変動するのを抑制することができる半導体集積回路装置のタイミング制御回路を得ることを目的とする。

上述した目的を達成するために、この発明は、外部クロックに基づき基準信号を生成する主制御回路と、半導体集積回路装置内の各部に各種の制御信号を分配する副制御回路とを備える半導体集積回路装置のタイミング制御回路において、前記主制御回路側に、遅延値を制御するディジタル値からなる遅延制御信号を生成する遅延制御回路を設け、当該主制御回路から前記副制御回路に対して、前記基準信号と前記遅延制御信号とを供給し、前記副制御回路に、遅延値がディジタル値で制御される単位遅延回路を多段に接続して構成され、前記各種の制御信号を、前記基準信号を前記遅延制御信号のディジタル値が示す所定の遅延値だけ遅延したタイミングで生成する可変遅延回路を設けたことを特徴とする。

この発明によれば、半導体集積回路装置の制御対象回路に与える制御信号は、副制御回路に設けたディジタル制御が可能な可変遅延回路にて全て生成するようにし、主制御回路からはディジタルの遅延制御信号を供給するだけであるので、制御対象回路の各部に供給する制御信号間の位相差は生じない。このとき、副制御回路に設けた可変遅延回路での遅延値は、主制御回路から供給するディジタルの遅延制御信号によって、製造プロセスや電源電圧、周囲温度の変動に影響されない形で正確に制御することができる。したがって、設計時の大幅な省力化が可能となり、設計時間を短縮することができる。

この発明によれば、半導体集積回路装置の制御対象回路に与える制御信号が製造プロセスや電源電圧、周囲温度などの変動によって変動するのを抑制することができるので、設計時の省力化が図れ、設計時間の短縮化が図れるという効果を奏する。

以下に図面を参照して、この発明にかかる半導体集積回路装置のタイミング制御回路の好適な実施の形態を詳細に説明する。

実施の形態１．
図１−１と図１−２は、この発明の実施の形態１による半導体集積回路装置のタイミング制御回路の構成を示すブロック図である。なお、図１−１と図１−２では、半導体集積回路装置としての半導体記憶装置への適用例が示されている。以下に示す他の実施の形態においても同様であるが、この発明は、これに限定されないことは言うまでもない。

図１−１において、半導体記憶装置では、メモリセルアレイ１のタイミング制御回路として、中央制御回路２とローカル制御回路３とを備えている。中央制御回路２では、この実施の形態に関わる部分として、本来的に備えている動作クロック発生回路５とこの実施の形態による遅延制御回路６とが示されている。ローカル制御回路３では、この実施の形態による可変遅延回路７を備えている。

動作クロック発生回路５は、外部クロックｅｘｔＣＬＫに基づき、読み書き動作時と非読み書き動作時とを規定する動作クロックａｃｔＣＬＫを生成し、ローカル制御回路３に与える。

遅延制御回路６は、その具体的な構成例は後述するが（図４、図５−４参照）、外部クロックｅｘｔＣＬＫに基づきｎ＋１ビットのディジタルの遅延制御信号ＤＣＴＲＬ［ｎ：０］を生成し、それをｎ＋１ビット並列の状態でローカル制御回路３に与える。

この遅延制御回路６は、図１−１では中央制御回路２に設けた場合を示しているが、周辺に存する回路素子を用いて構成することも可能である。図１−２は、そのようにして構成した遅延制御回路６を中央制御回路２の外に設けた場合を示している。この場合でも、遅延制御回路６が生成する遅延制御信号ＤＣＴＲＬ［ｎ：０］は、中央制御回路２を経由してローカル制御回路３に与える。以下に示す他の実施の形態では、この図１−２の構成を用いて説明している。

ローカル制御回路３に設けた可変遅延回路７は、例えば図２や図３に示す構成によって中央制御回路２から動作クロックａｃｔＣＬＫと遅延制御信号ＤＣＴＲＬ［ｎ：０］とを受けて、遅延値を制御しつつ全てのアレイ制御信号（ＲＸＴ、ＳＯ、ＢＬＥＱ等）を生成し、メモリセルアレイ１の各部に供給する。なお、ＲＸＴはワード線活性化信号であり、ＳＯはセンスアンプ活性化信号であり、ＢＬＥＱはワード線イコライズ信号である。

遅延制御回路６は、可変遅延回路７の構成と関連付けて構成することもできる（図４）ので、まず、図２や図３を参照して、可変遅延回路７の構成例について説明する。なお、遅延制御信号ＤＣＴＲＬ［ｎ：０］は、ＤＣＴＲＬ［０］、ＤＣＴＲＬ［１］、ＤＣＴＲＬ［２］の３ビットであるとしている。

図２では、ＣＭＯＳインバータを用いた電流制限型の可変遅延回路が示されている。図２に示す可変遅延回路７は、単位遅延回路１０を多段に接続して構成されている。単位遅延回路１０は、動作クロックａｃｔＣＬＫが入力端に印加されるＣＭＯＳインバータ（Ｑ１，Ｑ２）と、ＣＭＯＳインバータ（Ｑ１，Ｑ２）の出力端に入力端が接続されるＣＭＯＳインバータ（Ｑ７，Ｑ８）とを備えている。このように２つのＣＭＯＳインバータ（Ｑ１，Ｑ２）（Ｑ７，Ｑ８）を直列に接続した構成とするのは、入出力の論理値を揃えるためである。

そして、ＣＭＯＳインバータ（Ｑ１，Ｑ２）では、ＮＭＯＳトランジスタＱ２のソース電極と接地との間に、３つの電流制限用のＮＭＯＳトランジスタＱ３，Ｑ４，Ｑ５が並列に接続されている。ＮＭＯＳトランジスタＱ３，Ｑ４，Ｑ５のゲート電極には、遅延制御信号ＤＣＴＲＬ［０］、ＤＣＴＲＬ［１］、ＤＣＴＲＬ［２］が印加される。これによって、ＮＭＯＳトランジスタＱ３，Ｑ４，Ｑ５の全部または一部がオン動作して出力端を流れる電流値が変化し、遅延量を可変することができる。

また、ＣＭＯＳインバータ（Ｑ７，Ｑ８）では、ＮＭＯＳトランジスタＱ８のソース電極と接地との間に、３つの電流制限用のＮＭＯＳトランジスタＱ９，Ｑ１０，Ｑ１１が並列に接続されている。ＮＭＯＳトランジスタＱ９，Ｑ１０，Ｑ１１のゲート電極には、遅延制御信号ＤＣＴＲＬ［０］、ＤＣＴＲＬ［１］、ＤＣＴＲＬ［２］が印加される。これによって、ＮＭＯＳトランジスタＱ９，Ｑ１０，Ｑ１１の全部または一部がオン動作して出力端を流れる電流値が変化し、遅延量を可変することができる。

ここで、電流制限用トランジスタ（Ｑ３，Ｑ４，Ｑ５）（Ｑ９，Ｑ１０，Ｑ１１）の各サイズ（電流駆動能力）は、互いに異なっている必要はなく全て同じでもよいが、図２では、サイズ比を２のべき乗比として構成した場合（例えば、Ｑ３，Ｑ４，Ｑ５のサイズ比は各トランジスタの左上に記載される数値に従い１：２：４となる）が示されている。結局、電流制限用トランジスタ（Ｑ３，Ｑ４，Ｑ５）（Ｑ９，Ｑ１０，Ｑ１１）の各サイズは、必要な遅延値の範囲によって最適化したサイズのトランジスタを用いることになる。図２に示した構成によれば、遅延制御信号ＤＣＴＲＬ［２：０］の値が１〜７になるのに対応して、制限電流の値を１〜７に変化させることが可能となる。

以上のように構成される単位遅延回路１０を多段に接続した可変遅延回路７では、所定の遅延段から、アレイ制御信号ＲＸＴ、ＳＯ、ＢＬＥＱ等が出力される。

次に、図３は、多段に接続する単位遅延回路を固定の遅延値を持つ遅延素子を用いて構成した例が示されている。図３において、入力端ＩＮから出力端ＯＵＴまでの間に３つセレクタ（ＳＥＬ）１１，１２，１３が配置される。セレクタ（ＳＥＬ）１１は、遅延制御信号ＤＣＴＲＬ［０］に従って入力端ＩＮからの直接ルートと１つの遅延素子（ＤＬＹ）１４を経由するルートとの一方を選択する。セレクタ（ＳＥＬ）１２は、遅延制御信号ＤＣＴＲＬ［１］に従ってセレクタ（ＳＥＬ）１１の出力端からの直接ルートと２つの遅延素子（ＤＬＹ）１４を経由するルートとの一方を選択する。セレクタ（ＳＥＬ）１３は、遅延制御信号ＤＣＴＲＬ［２］に従ってセレクタ（ＳＥＬ）１２の出力端からの直接ルートと４つの遅延素子（ＤＬＹ）１４を経由するルートとの一方を選択して出力端ＯＵＴに送出する。遅延素子（ＤＬＹ）１４の個数と配置態様は、任意であるが、図３では、図２の例に倣って２のべき乗の関係で配置した場合が示されている。

次に、図４を参照して、遅延制御回路６の構成例について説明する。図４に示す遅延制御回路６は、内部クロックｉｎｔＣＬＫを生成するリングオシレータ１５と、外部クロックｅｘｔＣＬＫとリングオシレータ１５が生成する内部クロックｉｎｔＣＬＫとの位相を比較してｎ＋１ビットの遅延制御信号ＤＣＴＲＬ［ｎ：０］を生成するディジタル位相比較回路１６とで構成されている。

リングオシレータ１５は、インバータ１８とｎ段の単位遅延回路１９（１９−１〜１９−ｎ）とをリング状に接続して構成されている。ｎ段の単位遅延回路１９（１９−１〜１９−ｎ）は、それぞれ、可変遅延回路７における単位遅延回路と同じ構成である。図４では、ｎ段の単位遅延回路１９（１９−１〜１９−ｎ）は、それぞれ図２に示した電流制限型の可変遅延回路における単位遅延回路１０にて構成した場合が示されている。

ｎ段の単位遅延回路１９（１９−１〜１９−ｎ）における１段当たりの遅延値をｄとすると、ｎ段構成での内部クロックｉｎｔＣＬＫの周期はｄ×２ｎとなる。そして、ディジタル位相比較回路１６によって外部クロックｅｘｔＣＬＫと内部クロックｉｎｔＣＬＫとの位相が揃っていると判断された場合は、この１段当たりの遅延値ｄは、外部クロックｅｘｔＣＬＫの周期をＴとすると、ｄ＝Ｔ／２ｎとなる。

この構成によれば、遅延制御回路６のリングオシレータ１５における単位遅延回路１９と可変遅延回路７における単位遅延回路１０とは同じ構成であるので、遅延制御信号ＤＣＴＲＬ［ｎ：０］に対して同じ値を入力することで、正確に遅延値ｄをｄ＝Ｔ／２ｎの値に制御することが可能になる。また、この遅延値ｄは、外部クロックｅｘｔＣＬＫの周期Ｔによってのみ決定されるので、ＰＶＴ［製造プロセス（Process）、電源電圧（Voltage）、周囲温度（Temperature）］の変動によるばらつきの問題は起こらない。そして、遅延制御信号ＤＣＴＲＬ［ｎ：０］は、ディジタル信号であるので、遅延制御回路６からローカル制御回路３内の可変遅延回路７までの配線経路が長くてもノイズの影響を受けないようになる。

次に、図５−１〜図５−３を参照して、ディジタル位相比較回路１６の構成例について説明する。図５−１では、基本部分である２クロックの位相を測定する回路例が示されている。すなわち、図５−１に示す位相測定回路は、選択回路（ＳＥＬ）２１と、選択回路（ＳＥＬ）２１の出力が並列に入力される複数個（図示例では５０個）のフリップロップ２２と、固定の遅延値を持つ遅延素子ＤＬＹの複数個（図示例では５０個）を直列に接続した遅延回路２３とを備えている。

選択回路（ＳＥＬ）２１は、外部から与えられる選択信号ＳＥＬに従って外部クロックｅｘｔＣＬＫと内部クロックｉｎｔＣＬＫとの一方を選択して出力する。遅延回路２３には、外部クロックｅｘｔＣＬＫが入力される。図示例では、各遅延素子ＤＬＹが持つ遅延値は、１サイクルの１／５０である。遅延回路２３の各遅延段から取り出される遅延信号ＰＤＸ１〜ＰＤＸ５０は、対応するフリップロップ２２のクロック入力端に与えられる。

これによって、外部クロックｅｘｔＣＬＫまたは内部クロックｉｎｔＣＬＫが並列に入力する５０個のフリップフロップ２２の出力端には、遅延回路２３にて１サイクルの１／５０ずつずらして生成した遅延信号ＰＤＸ１〜ＰＤＸ５０のタイミングで取り込んだ位相値ＰＤＯ１〜ＰＤＯ５０が保持出力される。

この保持された位相値ＰＤＯ１〜ＰＤＯ５０は、選択回路（ＳＥＬ）２１にて選択された外部クロックｅｘｔＣＬＫまたは内部クロックｉｎｔＣＬＫにおける遅延信号ＰＤＸ１〜ＰＤＸ５０のタイミングでの論理値を示している。したがって、この保持された位相値ＰＤＯ１〜ＰＤＯ５０によって、外部クロックｅｘｔＣＬＫと内部クロックｉｎｔＣＬＫの位相関係をディジタル値として求めることができる。

また、図５−２では、２クロックの位相比較後の位相差を図５−１に示した位相測定回路に適用してディジタル値を求める位相比較型回路の構成例が示されている。すなわち、図５−２において、一般的な位相比較回路に外部クロックｅｘｔＣＬＫと内部クロックｉｎｔＣＬＫとを与えて位相差を検出し、その位相差をパルス幅とするパルス信号ＰＤＵを得る。そして、パルス信号ＰＤＵを図５−１に示した位相測定回路における各フリップフロップ２２に入力させる。遅延回路２２には、外部クロックｅｘｔＣＬＫと内部クロックｉｎｔＣＬＫのいずれかを与える。選択回路２１は不使用である。

これによって、各フリップフロップ２２では、パルス信号ＰＤＵの期間内では、“１”を出力し、パルス信号ＰＤＵの期間を過ぎると“０”を出力する。図５−２に示す例では各フリップフロップ２２は、“１１１１０００”を出力する。したがって、位相値ＰＤＯ１〜ＰＤＯ５０の中で、“１”である個数をカウントすれば、パルス信号ＰＤＵの幅、つまり位相差を測定することができ、“１”の数に応じて遅延制御信号ＤＣＴＲＬを制御することができる。

また、図５−３では、図５−１に示した位相測定回路に用いて直接的にディジタル値を求める位相測定型回路の構成例が示されている。すなわち、選択回路２１では、外部クロックｅｘｔＣＬＫと内部クロックｉｎｔＣＬＫとを定期的に切り換えて出力するような選択信号を与える。

各遅延素子ＤＬＹが持つ遅延値は、上記のように、外部クロックｅｘｔＣＬＫの１サイクルの１／５０であるとする。そうすると、選択回路２１が外部クロックｅｘｔＣＬＫを選択した場合、位相値ＰＤＯ１〜ＰＤＯ２５には“１”が出力され、位相値ＰＤＯ２６〜ＰＤＯ５０には“０”が出力される。一方、選択回路２１が内部クロックｉｎｔＣＬＫを選択した場合には、内部クロックｉｎｔＣＬＫの位相の遅れに応じて位相値ＰＤＯは変化する。

図５−３では、選択回路２１が内部クロックｉｎｔＣＬＫを選択した場合、位相値ＰＤＯ１〜ＰＤＯ１４までは“０”が出力され、位相値ＰＤＯ１５以降で“１”が出力されるとしている。この場合、外部クロックｅｘｔＣＬＫと内部クロックｉｎｔＣＬＫの位相差は遅延素子ＤＬＹの数に換算すると、１４個に相当している。したがって、外部クロックｅｘｔＣＬＫと内部クロックｉｎｔＣＬＫの位相差は、（１サイクル／５０）×１４である。この値１４を元に遅延制御信号ＤＣＴＲＬを決定することができる。

このように、図５−３に示すディジタル位相比較回路１６では、遅延制御信号ＤＣＴＲＬは、周期的に更新される。更新周期の具体例としては、選択回路２１に、例えば外部クロックｅｘｔＣＬＫを分周した周期信号を与え、例えば１クロック周期毎に切り換えさせる例を挙げることができる。

また、ＤＲＡＭでは、メモリセルの記憶情報を保持するために、一定間隔毎にリフレッシュ動作を行っているので、そのリフレッシュ信号を選択回路２１に与え、リフレッシュコマンドが実行される毎に切り換えさせることもできる。遅延制御信号ＤＣＴＲＬの更新周期がリフレッシュ間隔程度で十分である場合には、リフレッシュ信号を用いて外部クロックｅｘｔＣＬＫと内部クロックｉｎｔＣＬＫと切り換える例は有効である。半導体記憶装置を通常使用する条件下では、電圧変化または温度変化は、ミリ秒のオーダーであり、リフレッシュサイクル毎に遅延制御信号ＤＣＴＲＬを更新することで、十分に最適な遅延値を得ることが可能である。

次に、図５−４は、遅延制御回路６の他の構成例を説明する図である。図５−４では、ＰＶＴの条件を適用したシミュレーション値と実際の遅延回路での値との位相差をモニターすることによって、遅延制御信号ＤＣＴＲＬを制御する例が示されている。

図５−４において、外部クロックｅｘｔＣＬＫを固定の遅延値を持つ遅延素子ＤＬＹで多段に遅延する遅延回路では、各遅延素子ＤＬＹは、ＰＶＴの条件がtypical（代表値）である場合に、途中に存する遅延段Ｐ３においてクロックＣＬＫを丁度１サイクルだけ遅延して出力することになるような微少の遅延値を持っている。そして、ここでは、この遅延段Ｐ３を中心に、時間的に先の２つの遅延段Ｐ１，Ｐ２と、時間的に後の２つの遅延段Ｐ４，Ｐ５との都合５つの遅延段Ｐ１〜Ｐ５を取り上げる。

中央の遅延段Ｐ３での遅延出力ＤＬＹＴは、ＰＶＴの条件がtypical（代表値）である場合には、上記のように外部クロックｅｘｔＣＬＫと同相である。この着目する遅延段Ｐ３の遅延出力ＤＬＹＴに対して、遅延段Ｐ１の遅延出力はＤＬＹＴ／１．２（ＤＬＹＴの１／１．２倍）であり、遅延段Ｐ２の遅延出力はＤＬＹＴ／１．１（ＤＬＹＴの１／１．１倍）であり、遅延段Ｐ４の遅延出力はＤＬＹＴ／０．９（ＤＬＹＴの１／０．９倍）であり、遅延段Ｐ５の遅延出力はＤＬＹＴ／０．８（ＤＬＹＴの１／０．８倍）である。

図５−４に示すタイムチャートでは、ＰＶＴの条件がtypical（代表値）である場合に遅延回路に入力される外部クロックｅｘｔクロックＣＬＫの波形および遅延段Ｐ１，Ｐ２，Ｐ４，Ｐ５の出力を１サイクルだけ遅延した地点で測定した波形とが示されている。遅延段Ｐ３にてモニターした値ＴＹＰは、“ＤＬＹＴ１／１．２，ＤＬＹＴ１／１．１，ＤＬＹＴ１／０．８，ＤＬＹＴ１／０．９”＝“１，１，０，０”である。

ＰＶＴの変動によって、遅延素子ＤＬＹの遅延値が、例えば１．１倍に変化した場合には、遅延段Ｐ３にてモニターした値ＴＹＰは、上記と同様に“ＤＬＹＴ１／１．２，ＤＬＹＴ１／１．１，ＤＬＹＴ１／０．８，ＤＬＹＴ１／０．９”＝“１，０，０，０”となる。このように、外部クロックｅｘｔＣＬＫを微少に遅延させた値をモニターすることによってＰＶＴの変動量を測定することが可能となるので、その値に応じて遅延制御信号ＤＣＴＲＬを制御することができる。

以上説明したように、この実施の形態１によれば、メモリセルアレイの各部に供給するアレイ制御信号は、ローカル制御回路に設けたディジタル制御が可能な可変遅延回路にて全て生成するようにし、中央制御回路からはディジタルの遅延制御信号を供給するだけであるので、メモリセルアレイの各部に供給するアレイ制御信号間の位相差は生じない。

このとき、ローカル制御回路に設けた可変遅延回路での遅延値は、中央制御回路から供給するディジタルの遅延制御信号によって、製造プロセスや電源電圧、周囲温度の変動に影響されない形で正確に制御することができる。したがって、設計時の大幅な省力化が可能となり、設計時間を短縮することができる。

また、ローカル制御回路に設けた可変遅延回路での遅延値は、広範囲に渡って制御可能であるので、当該半導体記憶装置が動作している状態における電源電圧や周囲温度の変化に対して、最適な遅延値を生成することが可能となる。

実施の形態２．
図６は、この発明の実施の形態２による半導体集積回路装置のタイミング制御回路における可変遅延回路であるレベルシフト型可変遅延回路の構成を示す回路図である。

図６において、ＰＭＯＳトランジスタ３１のソース電極は電圧ＶＤＤＨの電源に接続され、ＰＭＯＳトランジスタ３１のドレイン電極はＮＭＯＳトランジスタ３２のドレイン電極に接続されている。ＰＭＯＳトランジスタ３６のソース電極は電圧ＶＤＤＨの電源に接続され、ＰＭＯＳトランジスタ３６のドレイン電極はＮＭＯＳトランジスタ３７のドレイン電極に接続されている。入力端ｉｎはＮＭＯＳトランジスタ３２のゲート電極に直接接続されるとともに、インバータ４１を介してＮＭＯＳトランジスタ３７のゲート電極に接続されている。ＰＭＯＳトランジスタ３１のドレイン電極とＮＭＯＳトランジスタ３２のドレイン電極との接続端にはＰＭＯＳトランジスタ３６のゲート電極が接続されている。また、ＰＭＯＳトランジスタ３６のドレイン電極とＮＭＯＳトランジスタ３７のドレイン電極との接続端は出力端ｏｕｔを構成するとともに、ＰＭＯＳトランジスタ３１のゲート電極が接続されている。

そして、ＮＭＯＳトランジスタ３２のソース電極と接地との間には、ＮＭＯＳトランジスタ３３，３４，３５が並列に接続され、また、ＮＭＯＳトランジスタ３７のソース電極と接地との間には、ＮＭＯＳトランジスタ３８，３９，４０が並列に接続されている。ＮＭＯＳトランジスタ３３〜３５のゲート電極と、ＮＭＯＳトランジスタ３８〜４０のゲート電極とには、それぞれディジタル値ＤＣＴＲＬ［０］、ＤＣＴＲＬ［１］、ＤＣＴＲＬ［２］が印加される。

ここで、電源電圧ＶＤＤＨは、例えば３．３Ｖである。一方、入力端ｉｎに印加される信号は、例えば１．２Ｖを基準にした信号である。すなわち、出力端ｏｕｔには、入力端ｉｎに印加される１．２Ｖを基準にした信号が３．３Ｖを基準にした信号に変換され、かつ遅延量がディジタル値ＤＣＴＲＬ［０］、ＤＣＴＲＬ［１］、ＤＣＴＲＬ［２］で制御されて出力される。

例えば、半導体記憶装置では、中央制御回路およびローカル制御回路の一部では、例えばＶＤＤＬ＝１．２Ｖなどの電源電圧で動作するのに対して、アレイ制御信号の一部（ビット線イコライズ信号ＢＬＥＱ、ワード線リセット信号ＸＲＳＴなど）は、例えばＶＤＤＨ＝３．３Ｖで動作しているので、そのようなビット線イコライズ信号ＢＬＥＱ、ワード線リセット信号ＸＲＳＴなどは、レベルシフトしてメモリセルアレイに供給する必要がある。

そのとき、電源電圧ＶＤＤＬと電源電圧ＶＤＤＨとは、互いに独立して変動するので、それらの電圧条件のばらつきによって、レベルシフト回路を通過する信号の遅延値は、電源電圧ＶＤＤＬによって制御されている遅延回路とは異なった電圧依存性を示す。

そこで、この実施の形態２では、可変遅延回路７として、図６に示すように、レベルシフト機能と遅延制御機能とを併せ持つレベルシフト型可変遅延回路の構成を採るようにしたので、電源電圧の相違による遅延のばらつきを抑えることが可能となる。

実施の形態３．
図７は、この発明の実施の形態３による半導体集積回路装置のタイミング制御回路における中央制御回路からローカル制御回路に与える動作クロックの転送方式の構成を示すブロック図である。図８は、図７に示す２相動作クロック発生回路と単発パルス発生回路との構成を説明する図である。

図７において、この実施の形態３では、中央制御回路２に２相動作クロック発生回路４３が設けられ、ローカル制御回路３に２相動作クロック発生回路４３の出力を受けて単発パルスを可変遅延回路７に供給する単発パルス発生回路４４が設けられている。

２相動作クロック発生回路４３は、図８の左端側に示すように、動作クロックａｃｔＣＬＫと、この動作クロックａｃｔＣＬＫから所定時間ｔだけ遅延した動作クロックａｃｔＣＬＫ＿ｎとを発生する。

単発パルス発生回路４４は、図８の右端側に示すように、例えばセレクタ４５とフリップフロップ４６とで構成される。セレクタ４５の２つの信号入力端には、２相動作クロック発生回路４３の２出力が入力される。セレクタ４５の制御信号入力端は、フリップフロップ４６のデータ入力端Ｄと反転データ出力端ＱＣとが接続されている。そして、セレクタ４５の出力端は、フリップフロップ４６のクロック入力端に接続されている。

単発パルス発生回路４４では、この構成によって、フリップフロップ４６のデータ出力端Ｑから、動作クロックａｃｔＣＬＫの立ち下がりエッジから動作クロックａｃｔＣＬＫ＿ｎの立ち下がりエッジまでの所定時間ｔ内、論理値“１”となる単発パルスが出力される。

図１−１や図１−２に示した動作クロックａｃｔＣＬＫは、アレイ制御信号を生成するための基準となる信号である。この信号の伝播遅延が変動すると、アレイ制御信号の変動を引き起こす。

そこで、この実施の形態３では、中央制御回路はローカル制御回路に供給する基準信号を２相で転送するようにした。これによって、中央制御回路における該当信号のドライバ（ＰＭＯＳ／ＮＭＯＳ）のドライブ能力のばらつきを無くすことが可能となるので、より正確に基準信号の転送が行えるようになる。

実施の形態４．
図９は、この発明の実施の形態４による半導体集積回路装置のタイミング制御回路における中央制御回路からローカル制御回路に与える遅延制御信号の転送方式の構成を示すブロック図である。

図９において、中央制御回路２側では、遅延制御回路６の出力段に、パラレル・シリアル変換回路（Ｐ／Ｓ）５１が設けられている。対応してローカル制御回路３では、可変遅延回路７の入力段にシリアル・パラレル変換器５２が設けられている。

この構成によれば、遅延制御回路６が出力するｎ＋１ビット並列の遅延制御信号ＤＣＴＲＬ［ｎ：０］がＰ／Ｓ５１にてビット直列の信号に変換され、Ｓ／Ｐ５２にて再びｎ＋１ビット並列の遅延制御信号ＤＣＴＲＬ［ｎ：０］が復元され、可変遅延回路７に供給される。

すなわち、この実施の形態４では、中央制御回路からローカル制御回路に転送する遅延制御信号の配線本数を大幅に削減することができるので、遅延制御回路が生成する遅延制御信号のビット幅を増加させることが容易に行える。つまり、より精度の高い遅延制御を実施するために遅延制御信号のビット幅を増加させることが容易に行えるようになる。

実施の形態５．
図１０は、この発明の実施の形態５による半導体集積回路装置のタイミング制御回路における中央制御回路がローカル制御回路の出力結果をモニターする方式の構成を示すブロック図である（その１）。

図１０において、中央制御回路２側に設けられる遅延制御回路５５には、可変遅延回路７が生成するアレイ制御信号の一部、例えばビット線イコライズ信号ＢＬＥＱがフィードバック信号５６として入力されている。

遅延制御回路５５は、遅延制御回路６と同様に遅延制御信号ＤＣＴＲＬ［ｎ：０］を生成出力する機能を有するとともに、フィードバック信号５６によってレベルシフト回路の遅延などを含むより正確な遅延情報を得て、それを遅延制御に反映させる機能を有している。

このように、この実施の形態５によれば、遅延制御回路は可変遅延回路での実際の遅延状態をモニターすることができる。

実施の形態６．
図１１は、この発明の実施の形態６による半導体集積回路装置のタイミング制御回路における中央制御回路がローカル制御回路の出力結果をモニターする方式の構成を示すブロック図である（その２）。

図１１において、中央制御回路２側に設けられる遅延制御回路６０には、遅延制御回路６は図してないが、この遅延制御回路６の入力段に、レベルシフト回路６１と位相比較回路６２とが設けられている。レベルシフト回路６１は、外部クロックｅｘｔＣＬＫをレベル変換する。このレベルシフト回路６１は、遅延のばらつきの大きい回路である。位相比較回路６２は、直接入力する外部クロックｅｘｔＣＬＫの位相とレベルシフト回路６１から入力する外部クロックｅｘｔＣＬＫの位相とを比較し、その比較結果を図示しない遅延制御回路６に与える。図示しない遅延制御回路６では、レベルシフト回路６１での遅延情報を加味した遅延制御信号ＤＣＴＲＬ［ｎ：０］を生成することになる。

また、ローカル制御回路３では、可変遅延回路７の出力段にレベルシフト回路６３が設けられている。このレベルシフト回路６３は、レベルシフト回路６１と同一の回路（レプリカ回路）である。

すなわち、実施の形態６では、可変遅延回路の出力段に遅延のばらつきが大きいレベルシフト回路を設け、同時にそのレプリカ回路を遅延制御回路に設けたので、遅延制御回路では可変遅延回路が生成する制御信号の位相をモニターすることができ、より最適な遅延値を得ることが可能となる。

なお、実施の形態６では、遅延制御回路内にレプリカ回路を設ける場合を示したが、その他、例えば、チップのパッド部の下層に配置することでもよい。パッド部では、上層メタル配線のみが使用されているケースが多いので、その下層にレプリカ回路を配置することで、チップ面積の有効活用が図れる。

以上の各実施の形態では、半導体記憶装置を念頭に説明したが、この発明は、これに限定されるものではなく、広く半導体集積回路装置に適用することができるものである。

加えて、各実施の形態では、遅延制御信号はディジタル信号であるとして説明したが、アナログ信号としても同様に実施することが可能である。

以上のように、この発明にかかる半導体集積回路装置のタイミング制御回路は、制御対象回路に与える制御信号のタイミングを製造プロセスや電源電圧、周囲温度の変動に影響されない形で正確に制御するのに有用であり、特に、半導体記憶装置でのタイミング制御に適している。

この発明の実施の形態１による半導体集積回路装置のタイミング制御回路の構成を示すブロック図である（その１）。 この発明の実施の形態１による半導体集積回路装置のタイミング制御回路の構成を示すブロック図である（その２）。 図１−１、図１−２に示す可変遅延回路の構成例を示す回路図である（その１）。 図１−１、図１−２に示す可変遅延回路の構成例を示す回路図である（その２）。 図１−１、図１−２に示す遅延制御回路の構成例を示す回路図である。 図４に示すディジタル位相比較回路の構成例（その１）を説明する回路図である。 図４に示すディジタル位相比較回路の構成例（その２）を説明するタイムチャートである。 図４に示すディジタル位相比較回路の構成例（その３）を説明するタイムチャートである。 図１−１、図１−２に示す遅延制御回路の他の構成例を説明する図である。 この発明の実施の形態２による半導体集積回路装置のタイミング制御回路における可変遅延回路であるレベルシフト型可変遅延回路の構成を示す回路図である。 この発明の実施の形態３による半導体集積回路装置のタイミング制御回路における中央制御回路からローカル制御回路に与える動作クロックの転送方式の構成を示すブロック図である。 図７に示す２相動作クロック発生回路と単発パルス発生回路の構成を説明する図である。 この発明の実施の形態４による半導体集積回路装置のタイミング制御回路における中央制御回路からローカル制御回路に与える遅延制御信号の転送方式の構成を示すブロック図である。 この発明の実施の形態５による半導体集積回路装置のタイミング制御回路における中央制御回路がローカル制御回路の出力結果をモニターする方式の構成を示すブロック図である（その１）。 この発明の実施の形態６による半導体集積回路装置のタイミング制御回路における中央制御回路がローカル制御回路の出力結果をモニターする方式の構成を示すブロック図である（その２）。

符号の説明

１ メモリセルアレイ（制御対象回路）
２ 中央制御回路（主制御回路）
３ ローカル制御回路（副制御回路）
５ 動作クロック発生回路
６ 遅延制御回路
７ 可変遅延回路
１０ 単位遅延回路
１１，１２，１３ セレクタ（ＳＥＬ）
１４ 遅延素子（ＤＬＹ）
１５ リングオシレータ
１６ ディジタル位相比較回路
１８ インバータ
１９−１〜１９−ｎ 単位遅延回路
２１ セレクタ（ＳＥＬ）
２２ フリップフロップ
２３ 遅延素子（ＤＬＹ）
３１，３６ ＰＭＯＳトランジスタ
３２〜３５，３７〜４０ ＮＭＯＳトランジスタ
４１ インバータ
４３ ２相動作クロック発生回路
４４ 単発パルス発生回路
４５ セレクタ
４６ フリップフロップ
５１ パラレル・シリアル変換回路（Ｐ／Ｓ）
５２ シリアル・パラレル変換回路（Ｓ／Ｐ）
５５ 遅延制御回路
６０ 遅延制御回路
６１ レベルシフト回路
６２ 位相比較回路
６３ レベルシフト回路

Claims (16)

1. 外部クロックに基づき基準信号を生成する主制御回路と、半導体集積回路装置内の各部に各種の制御信号を分配する副制御回路とを備える半導体集積回路装置のタイミング制御回路において、
   前記主制御回路側に、遅延値を制御するディジタル値からなる遅延制御信号を生成する遅延制御回路を設け、当該主制御回路から前記副制御回路に対して、前記基準信号と前記遅延制御信号とを供給し、
   前記副制御回路に、遅延値がディジタル値で制御される単位遅延回路を多段に接続して構成され、前記各種の制御信号を、前記基準信号を前記遅延制御信号のディジタル値が示す所定の遅延値だけ遅延したタイミングで生成する可変遅延回路を設けた、
   ことを特徴とする半導体集積回路装置のタイミング制御回路。
2. 前記可変遅延回路における単位遅延回路は、
   ＣＭＯＳで構成されるインバータ回路と、
   当該インバータ回路と接地との間に並列に接続され、そのオン・オフ動作が前記ディジタル値で制御される複数の電流制限用トランジスタと、
   を備えていることを特徴とする請求項１に記載の半導体集積回路装置のタイミング制御回路。
3. 前記可変遅延回路における単位遅延回路は、
   入力端と出力端との間に、前記ディジタル値の対応するビットの論理値に応じて、固定の遅延量を与える１以上の遅延手段を経由するルートと前記遅延手段を経由しない直接ルートとを選択する選択回路の複数個が直列に配置されている、
   ことを特徴とする請求項１に記載の半導体集積回路装置のタイミング制御回路。
4. 前記遅延制御回路は、
   遅延値がディジタル値で制御される単位遅延回路の複数個をリング状に接続したリングオシレータと、
   前記リングオシレータが出力する内部クロックと外部クロックとの位相比較に基づき前記遅延制御信号のディジタル値を生成する位相比較回路と、
   を備えていることを特徴とする請求項１に記載の半導体集積回路装置のタイミング制御回路。
5. 前記リングオシレータにおける単位遅延回路は、前記可変遅延回路における単位遅延回路と同じ構成である、ことを特徴とする請求項４に記載の半導体集積回路装置のタイミング制御回路。
6. 前記位相比較回路は、
   外部から与えられる選択信号に従って前記外部クロックと前記内部クロックとの一方を選択する選択回路と、
   前記外部クロックを固定の微少遅延量で多段に遅延する遅延回路と、
   前記遅延回路の各遅延段から取り出されるクロックによって前記選択回路の出力を並列に取り込み保持する複数のフリップフロップと、
   を備えていることを特徴とする請求項４に記載の半導体集積回路装置のタイミング制御回路。
7. 前記位相比較回路は、
   前記外部クロックと前記内部クロックとの位相差を検出し、その位相差をパルス幅とするパルス信号を発生する回路と、
   前記外部クロックを固定の微少遅延量で多段に遅延する遅延回路と、
   前記遅延回路の各遅延段から取り出されるクロックによって前記パルス信号を並列に取り込み保持する複数のフリップフロップと、
   を備えていることを特徴とする請求項４に記載の半導体集積回路装置のタイミング制御回路。
8. 前記位相比較回路は、
   一定の周期で前記外部クロックと前記内部クロックとを交互に選択する選択回路と、
   前記外部クロックを固定の微少遅延量で多段に遅延する遅延回路と、
   前記遅延回路の各遅延段から取り出されるクロックによって前記選択回路の出力を並列に取り込み保持する複数のフリップフロップと、
   を備えていることを特徴とする請求項４に記載の半導体集積回路装置のタイミング制御回路。
9. 前記一定の周期は、前記外部クロックを分周したクロック周期、または、当該半導体集積回路装置がダイナミック型の半導体記憶装置であるときはリフレッシュ周期である、ことを特徴とする請求項８に記載の半導体集積回路装置のタイミング制御回路。
10. 前記遅延制御回路は、前記外部クロックを固定の微少遅延量で多段に遅延する遅延回路において、注目する遅延段での出力タイミングにてその前後に存する所定数の遅延段の各出力クロックをモニターし、そのモニター値を前記遅延制御信号のディジタル値とするように構成されている、ことを特徴とする請求項１に記載の半導体集積回路装置のタイミング制御回路。
11. 前記可変遅延回路は、レベルシフト機能と前記ディジタル値に基づく遅延値の制御機能とを一体的に実現するレベルシフト型可変遅延回路である、ことを特徴とする請求項１に記載の半導体集積回路装置のタイミング制御回路。
12. 前記主制御回路に、外部クロックに基づき２相の基準信号を生成する回路を設け、
    前記副制御回路に、前記２相の基準信号をエッジ検出によって単発パルスに変換し前記可変遅延回路に供給する回路を設けた、
    ことを特徴とする請求項１に記載の半導体集積回路装置のタイミング制御回路。
13. 前記主制御回路側に、前記遅延制御回路が出力するビット並列の遅延制御信号をビット直列の遅延制御信号に変換する回路を設け、
    前記副制御回路に、前記ビット直列の遅延制御信号をビット並列の遅延制御信号に変換し前記可変遅延回路に供給する回路を設けた、
    ことを特徴とする請求項１に記載の半導体集積回路装置のタイミング制御回路。
14. 前記遅延制御回路には、前記可変遅延回路が生成する制御信号の一部がフィードバックされることを特徴とする請求項１に記載の半導体集積回路装置のタイミング制御回路。
15. 前記副制御回路には、前記可変遅延回路の出力段に遅延のばらつきが大きいレベルシフト回路が設けられ、
    前記主制御回路側には、前記レベルシフト回路と同一構成のレプリカ回路と、前記レプリカ回路を経由した外部クロックと直接入力した前記外部クロックとの位相比較を行う回路とが設けられ、前記遅延制御回路はその位相比較の結果を受けて前記レプリカ回路での遅延量を加味して前記遅延制御信号を生成する、
    ことを特徴とする請求項１に記載の半導体集積回路装置のタイミング制御回路。
16. 前記レプリカ回路は、回路チップのパッド部下層に配置されている、ことを特徴とする請求項１５に記載の半導体集積回路装置のタイミング制御回路。

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