JPH06216705A - 可変遅延回路 - Google Patents
可変遅延回路Info
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- JPH06216705A JPH06216705A JP50A JP1949893A JPH06216705A JP H06216705 A JPH06216705 A JP H06216705A JP 50 A JP50 A JP 50A JP 1949893 A JP1949893 A JP 1949893A JP H06216705 A JPH06216705 A JP H06216705A
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- circuit
- cmos gate
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Abstract
(57)【要約】
【目的】 ＣＭＯＳゲート回路を用いた可変遅延回路に
おいて、温度による遅延時間の変動を抑えて、遅延時間
の制御精度を向上させる。 【構成】 リング発振器２２はＣＭＯＳ回路１０で構成
され、ＰＬＬ制御により温度変動の影響を受けることな
く高精度に発振周波数が制御される。可変遅延回路を構
成するＣＭＯＳゲート縦列接続回路１１は、リング発振
器２２と同一基板２０上に構成され、リング発振器２２
の動作電圧を共用して動作する。可変分周器２６の分周
比Ｎを変化させるとリング発振器２２の動作電圧が変化
してその発振周波数が変化し、この動作電圧を共用して
いるＣＭＯＳゲート縦列接続回路１２の遅延時間が分周
比Ｎに対応した値に高精度に制御される。
おいて、温度による遅延時間の変動を抑えて、遅延時間
の制御精度を向上させる。 【構成】 リング発振器２２はＣＭＯＳ回路１０で構成
され、ＰＬＬ制御により温度変動の影響を受けることな
く高精度に発振周波数が制御される。可変遅延回路を構
成するＣＭＯＳゲート縦列接続回路１１は、リング発振
器２２と同一基板２０上に構成され、リング発振器２２
の動作電圧を共用して動作する。可変分周器２６の分周
比Ｎを変化させるとリング発振器２２の動作電圧が変化
してその発振周波数が変化し、この動作電圧を共用して
いるＣＭＯＳゲート縦列接続回路１２の遅延時間が分周
比Ｎに対応した値に高精度に制御される。
Description
【０００１】
【産業上の利用分野】この発明は、ＣＭＯＳゲート回路
を用いた可変遅延回路に関し、温度による遅延時間の変
動を抑えつつ遅延時間を可変制御できるようにして、遅
延時間の制御精度を向上させたものである。
を用いた可変遅延回路に関し、温度による遅延時間の変
動を抑えつつ遅延時間を可変制御できるようにして、遅
延時間の制御精度を向上させたものである。
【０００２】
【従来の技術】ＣＭＯＳゲート回路の信号遅延特性を利
用した可変遅延回路として、本出願人の出願に係る特願
昭５９−１６０７８４号の明細書および図面に記載のも
のがある。これは、ＣＭＯＳゲート回路の入出力間の遅
延時間がその動作電圧により変化することを利用して、
この動作電圧を可変制御することにより、入出力間の遅
延時間を可変制御するようにしたものである。
用した可変遅延回路として、本出願人の出願に係る特願
昭５９−１６０７８４号の明細書および図面に記載のも
のがある。これは、ＣＭＯＳゲート回路の入出力間の遅
延時間がその動作電圧により変化することを利用して、
この動作電圧を可変制御することにより、入出力間の遅
延時間を可変制御するようにしたものである。
【０００３】
【発明が解決しようとする課題】ＣＭＯＳゲート回路の
遅延時間は温度にも依存するため、遅延時間の精度が悪
い欠点があった。この発明は、前記従来の技術における
問題点を解決して、温度による遅延時間の変動を抑えつ
つ遅延時間を可変制御できるようにして、遅延時間の制
御精度を向上させたＣＭＯＳゲート回路を用いた可変遅
延回路を提供しようとするものである。
遅延時間は温度にも依存するため、遅延時間の精度が悪
い欠点があった。この発明は、前記従来の技術における
問題点を解決して、温度による遅延時間の変動を抑えつ
つ遅延時間を可変制御できるようにして、遅延時間の制
御精度を向上させたＣＭＯＳゲート回路を用いた可変遅
延回路を提供しようとするものである。
【０００４】
【課題を解決するための手段】この発明は、ＣＭＯＳゲ
ート回路を複数段縦列接続して構成され、二値化信号を
入力して、ＣＭＯＳゲート回路自身の信号遅延特性を利
用して各段で順次遅延して出力するＣＭＯＳゲート縦列
接続回路と、このＣＭＯＳゲート縦列接続回路と同等の
環境に置かれたＣＭＯＳゲート回路を縦列接続しその出
力を入力側に帰還して構成されるリング発振器と、基準
周波数を安定発振する基準発振器と、前記リング発振器
および基準発振器のうちの少くとも一方の出力側に配さ
れる可変分周器と、少くとも一方が前記可変分周器を経
た前記リング発振器および前記基準発振器の出力を位相
比較する位相比較器と、少くとも一方が前記可変分周器
を経た前記リング発振器および前記基準発振器の出力の
位相関係が所定の状態となるように前記リング発振器の
動作電圧を制御するリング発振器制御手段と、このリン
グ発振器の前記動作電圧に基づいて前記ＣＭＯＳゲート
縦列接続回路の動作電圧を制御するＣＭＯＳゲート縦列
接続回路制御手段とを具備してなるものである。
ート回路を複数段縦列接続して構成され、二値化信号を
入力して、ＣＭＯＳゲート回路自身の信号遅延特性を利
用して各段で順次遅延して出力するＣＭＯＳゲート縦列
接続回路と、このＣＭＯＳゲート縦列接続回路と同等の
環境に置かれたＣＭＯＳゲート回路を縦列接続しその出
力を入力側に帰還して構成されるリング発振器と、基準
周波数を安定発振する基準発振器と、前記リング発振器
および基準発振器のうちの少くとも一方の出力側に配さ
れる可変分周器と、少くとも一方が前記可変分周器を経
た前記リング発振器および前記基準発振器の出力を位相
比較する位相比較器と、少くとも一方が前記可変分周器
を経た前記リング発振器および前記基準発振器の出力の
位相関係が所定の状態となるように前記リング発振器の
動作電圧を制御するリング発振器制御手段と、このリン
グ発振器の前記動作電圧に基づいて前記ＣＭＯＳゲート
縦列接続回路の動作電圧を制御するＣＭＯＳゲート縦列
接続回路制御手段とを具備してなるものである。
【０００５】
【作用】この発明によれば、リング発振器の発振周波数
が基準周波数に同期するようにリング発振器の動作電圧
がＰＬＬ制御され、これによりリング発振器を構成する
ＣＭＯＳゲート回路の温度による遅延時間の変動が抑制
される。そして、信号遅延を行なうＣＭＯＳ縦列接続回
路をこのリング発振器と同等の環境に置いて、リング発
振器の動作電圧に基づいてその動作電圧を制御するよう
にしたので、ＣＭＯＳゲート縦列接続回路の温度による
遅延時間の変動が抑制され、遅延時間の精度を向上させ
ることができる。そして、さらにリング発振器、基準発
振器のうちの少くとも一方の出力側に可変分周器を配し
たので、その分周比を可変制御することによりリング発
振器の発振周波数（すなわちその動作電圧）が可変制御
され、この動作電圧に基づいてＣＭＯＳゲート縦列接続
回路の動作電圧を制御することにより、遅延時間の精度
を確保しつつ遅延時間を可変制御することができる。
が基準周波数に同期するようにリング発振器の動作電圧
がＰＬＬ制御され、これによりリング発振器を構成する
ＣＭＯＳゲート回路の温度による遅延時間の変動が抑制
される。そして、信号遅延を行なうＣＭＯＳ縦列接続回
路をこのリング発振器と同等の環境に置いて、リング発
振器の動作電圧に基づいてその動作電圧を制御するよう
にしたので、ＣＭＯＳゲート縦列接続回路の温度による
遅延時間の変動が抑制され、遅延時間の精度を向上させ
ることができる。そして、さらにリング発振器、基準発
振器のうちの少くとも一方の出力側に可変分周器を配し
たので、その分周比を可変制御することによりリング発
振器の発振周波数（すなわちその動作電圧）が可変制御
され、この動作電圧に基づいてＣＭＯＳゲート縦列接続
回路の動作電圧を制御することにより、遅延時間の精度
を確保しつつ遅延時間を可変制御することができる。
【０００６】
【実施例】この発明の一実施例を以下説明する。まず、
ＣＭＯＳゲート回路による信号遅延の原理について説明
する。ＣＭＯＳゲート回路（ＣＭＯＳインバータ）は図
２に示すように、ｐチャンネルＭＯＳ‐ＦＥＴ１２とｎ
チャンネルＭＯＳ‐ＦＥＴ１４をゲートどうし、ドレイ
ンどうし互いにそれぞれ接続し、ソースに動作電圧
ＶDD、ＶSSをそれぞれ印加し、入力端子１３を介してゲ
ートに信号を入力し、ドレインから出力端子１５に入力
信号の反転信号を出力するようにしたものである。
ＣＭＯＳゲート回路による信号遅延の原理について説明
する。ＣＭＯＳゲート回路（ＣＭＯＳインバータ）は図
２に示すように、ｐチャンネルＭＯＳ‐ＦＥＴ１２とｎ
チャンネルＭＯＳ‐ＦＥＴ１４をゲートどうし、ドレイ
ンどうし互いにそれぞれ接続し、ソースに動作電圧
ＶDD、ＶSSをそれぞれ印加し、入力端子１３を介してゲ
ートに信号を入力し、ドレインから出力端子１５に入力
信号の反転信号を出力するようにしたものである。
【０００７】このＣＭＯＳゲート回路１０においては入
力と出力との間に遅延時間が生じる。この遅延時間は、
図３に示すように、動作電圧ＶDD‐ＶSSと温度に依存
し、動作電圧ＶDD‐ＶSSが小さいほど遅延時間が長く、
その変化率も大きい。また、温度が高いほど遅延時間が
長い。これらは動作電圧ＶDD‐ＶSSや温度によって素子
のコンダクタンスが変化するためである。
力と出力との間に遅延時間が生じる。この遅延時間は、
図３に示すように、動作電圧ＶDD‐ＶSSと温度に依存
し、動作電圧ＶDD‐ＶSSが小さいほど遅延時間が長く、
その変化率も大きい。また、温度が高いほど遅延時間が
長い。これらは動作電圧ＶDD‐ＶSSや温度によって素子
のコンダクタンスが変化するためである。
【０００８】ＣＭＯＳゲート回路１０は１個あたり約３
〜５ｎｓの遅延時間が得られ、これらを多段にカスケー
ド接続することによってより長い遅延時間を得ることが
できる。
〜５ｎｓの遅延時間が得られ、これらを多段にカスケー
ド接続することによってより長い遅延時間を得ることが
できる。
【０００９】ＣＭＯＳゲート回路を用いたこの発明の一
実施例を図１に示す。図１においては一点鎖線２０で示
した部分が同一基板（例えばＩＣ）上に構成されてい
る。図１において、リング発振器２２は奇数個のＣＭＯ
Ｓゲート回路１０を縦列接続し、終段のＣＭＯＳゲート
回路１０の出力を初段のＣＭＯＳゲート回路１０に入力
して構成される。リング発振器２２の発振周波数は、オ
ープンループの遅延時間で決まる。
実施例を図１に示す。図１においては一点鎖線２０で示
した部分が同一基板（例えばＩＣ）上に構成されてい
る。図１において、リング発振器２２は奇数個のＣＭＯ
Ｓゲート回路１０を縦列接続し、終段のＣＭＯＳゲート
回路１０の出力を初段のＣＭＯＳゲート回路１０に入力
して構成される。リング発振器２２の発振周波数は、オ
ープンループの遅延時間で決まる。
【００１０】リング発振器２２の発振出力は、可変分周
器２６で分周される。可変分周器２６の分周比は、外部
から入力される分周比データ（遅延時間設定データ）Ｎ
で設定される。
器２６で分周される。可変分周器２６の分周比は、外部
から入力される分周比データ（遅延時間設定データ）Ｎ
で設定される。
【００１１】基準発振器２８は例えば水晶発振子（必要
に応じて固定分周器で分周）で構成され、例えば４４．
１kHz の基準周波数を発振する。位相比較器３２は、基
準周波数と可変分周器２６の出力周波数とを位相比較
し、位相誤差に応じたパルス幅の信号を出力する。制御
電圧発生回路３０は、リング発振器制御手段およびＣＭ
ＯＳゲート縦列接続回路制御手段を構成するもので、Ｐ
ＬＬループ安定のための位相補正回路と平滑回路で構成
され、位相比較器３２の出力を位相補正して平滑する。
その平滑出力はリング発振器２２の各ＣＭＯＳゲート回
路１０に動作電圧Ｖc1として供給される。
に応じて固定分周器で分周）で構成され、例えば４４．
１kHz の基準周波数を発振する。位相比較器３２は、基
準周波数と可変分周器２６の出力周波数とを位相比較
し、位相誤差に応じたパルス幅の信号を出力する。制御
電圧発生回路３０は、リング発振器制御手段およびＣＭ
ＯＳゲート縦列接続回路制御手段を構成するもので、Ｐ
ＬＬループ安定のための位相補正回路と平滑回路で構成
され、位相比較器３２の出力を位相補正して平滑する。
その平滑出力はリング発振器２２の各ＣＭＯＳゲート回
路１０に動作電圧Ｖc1として供給される。
【００１２】ＣＭＯＳゲート回路１０の遅延時間は、前
述のように動作電圧により変化するので、以上のループ
によって負の帰還となるように構成してやればＰＬＬル
ープとなるので、リング発振器２２からは極めて安定し
た発振周波数が得られる。つまり、温度の変動にかかわ
らず、各ＣＭＯＳゲート回路１０は一定の遅延時間に制
御される。
述のように動作電圧により変化するので、以上のループ
によって負の帰還となるように構成してやればＰＬＬル
ープとなるので、リング発振器２２からは極めて安定し
た発振周波数が得られる。つまり、温度の変動にかかわ
らず、各ＣＭＯＳゲート回路１０は一定の遅延時間に制
御される。
【００１３】ＣＭＯＳゲート縦列接続回路１１は、リン
グ発振器のＣＭＯＳゲート回路１０と同一基板２０上に
これと同一構成のＣＭＯＳゲート回路１０を複数段縦列
接続して構成され、入力タップ２５から遅延対象の信号
を入力し、偶数段の出力に接続された出力タップ３３，
３４，……から遅延出力を取り出す。ＣＭＯＳゲート回
路１０には前記制御電圧発生回路３０の出力が動作電圧
として供給され、これによりＣＭＯＳゲート縦列接続回
路１１の各ＣＭＯＳゲート回路１０はリング発振器２２
の各ＣＭＯＳゲート回路１０と同一の遅延時間に制御さ
れる。なお、リング発振器２２とＣＭＯＳゲート縦列接
続回路１１のＣＭＯＳゲート回路１０の数は同じである
必要はない。
グ発振器のＣＭＯＳゲート回路１０と同一基板２０上に
これと同一構成のＣＭＯＳゲート回路１０を複数段縦列
接続して構成され、入力タップ２５から遅延対象の信号
を入力し、偶数段の出力に接続された出力タップ３３，
３４，……から遅延出力を取り出す。ＣＭＯＳゲート回
路１０には前記制御電圧発生回路３０の出力が動作電圧
として供給され、これによりＣＭＯＳゲート縦列接続回
路１１の各ＣＭＯＳゲート回路１０はリング発振器２２
の各ＣＭＯＳゲート回路１０と同一の遅延時間に制御さ
れる。なお、リング発振器２２とＣＭＯＳゲート縦列接
続回路１１のＣＭＯＳゲート回路１０の数は同じである
必要はない。
【００１４】以上の構成によれば、可変分周器２６の分
周比を変化させると、位相比較器３２の働きにより可変
分周器２６の出力と基準発振器２８の出力の位相関係が
所定の状態となるように制御電圧発生回路３０の出力電
圧レベルが制御されるので、ＣＭＯＳゲート縦列接続回
路１１の遅延時間が分周比に応じた値に制御されること
になり、これで可変遅延回路が構成される。
周比を変化させると、位相比較器３２の働きにより可変
分周器２６の出力と基準発振器２８の出力の位相関係が
所定の状態となるように制御電圧発生回路３０の出力電
圧レベルが制御されるので、ＣＭＯＳゲート縦列接続回
路１１の遅延時間が分周比に応じた値に制御されること
になり、これで可変遅延回路が構成される。
【００１５】ここで、制御電圧発生回路３０の出力電圧
によるＣＭＯＳゲート回路１０の動作電圧制御の具体例
を図４〜６に示す。図４の動作電圧制御構成例は、ＣＭ
ＯＳゲート回路１０のｐチャンネルＭＯＳ‐ＦＥＴ１２
と電源電圧ＶDD間に動作電圧制御用ｐチャンネルＭＯＳ
‐ＦＥＴ４０を挿入したものである。信号は入力端子４
２から入力されて出力端子４４から出力される。前記制
御電圧Ｖc1は、制御入力端子４６から入力される。制御
電圧Ｖc1の値によりＣＭＯＳゲート回路１０の動作電圧
が制御されて、遅延時間が可変される。
によるＣＭＯＳゲート回路１０の動作電圧制御の具体例
を図４〜６に示す。図４の動作電圧制御構成例は、ＣＭ
ＯＳゲート回路１０のｐチャンネルＭＯＳ‐ＦＥＴ１２
と電源電圧ＶDD間に動作電圧制御用ｐチャンネルＭＯＳ
‐ＦＥＴ４０を挿入したものである。信号は入力端子４
２から入力されて出力端子４４から出力される。前記制
御電圧Ｖc1は、制御入力端子４６から入力される。制御
電圧Ｖc1の値によりＣＭＯＳゲート回路１０の動作電圧
が制御されて、遅延時間が可変される。
【００１６】図５の動作電圧制御構成は、図４の例とは
逆に、ＣＭＯＳゲート回路１０のｎチャンネルＭＯＳ‐
ＦＥＴ１２と電源電圧ＶSS間に動作電圧制御用ｎチャン
ネルＭＯＳ‐ＦＥＴ５０を挿入したものである。図６の
動作電圧制御構成は、複数段のＣＭＯＳゲート回路１
０，１０，……の動作電圧を共通の動作電圧制御用ｐチ
ャンネルＭＯＳ‐ＦＥＴ４０で制御するようにしたもの
である。なお、制御電圧Ｖc1の値は、図１のリング発振
器２２の制御ループが負帰還となってＰＬＬループを構
成するように、動作電圧制御構成に応じて位相比較器３
２にて設定される。
逆に、ＣＭＯＳゲート回路１０のｎチャンネルＭＯＳ‐
ＦＥＴ１２と電源電圧ＶSS間に動作電圧制御用ｎチャン
ネルＭＯＳ‐ＦＥＴ５０を挿入したものである。図６の
動作電圧制御構成は、複数段のＣＭＯＳゲート回路１
０，１０，……の動作電圧を共通の動作電圧制御用ｐチ
ャンネルＭＯＳ‐ＦＥＴ４０で制御するようにしたもの
である。なお、制御電圧Ｖc1の値は、図１のリング発振
器２２の制御ループが負帰還となってＰＬＬループを構
成するように、動作電圧制御構成に応じて位相比較器３
２にて設定される。
【００１７】次に、図１の可変分周器２６の具体例を図
７に示す、可変分周器２６は外部から入力される分周比
のデータＮを入力してラッチ回路５６にラッチし、ダウ
ンカウンタ５８のボロー出力のタイミングでラッチデー
タＮをダウンカウンタ５８にロードし、リング発振器２
２の出力クロックでダウンカウントする。そして、再び
ボロー出力が出るごとにこの動作を繰り返し、このボロ
ー出力がリング発振器２２のクロックを１／Ｎ分周した
クロック（可変分周出力）として出力される。
７に示す、可変分周器２６は外部から入力される分周比
のデータＮを入力してラッチ回路５６にラッチし、ダウ
ンカウンタ５８のボロー出力のタイミングでラッチデー
タＮをダウンカウンタ５８にロードし、リング発振器２
２の出力クロックでダウンカウントする。そして、再び
ボロー出力が出るごとにこの動作を繰り返し、このボロ
ー出力がリング発振器２２のクロックを１／Ｎ分周した
クロック（可変分周出力）として出力される。
【００１８】一例として、リング発振器２２が２３段
で、基準発振器２８からの基準周波数が４４．１kHz の
場合、分周比Ｎ＝３８４に設定すると、リング発振器２
２の発振周波数は１６．９３４４MHz となり、ＣＭＯＳ
ゲート回路１０の１段当りの遅延時間は約２．５７ｎｓ
となる。したがって、図１のＣＭＯＳゲート縦列接続回
路１２のＣＭＯＳゲート回路１０の遅延時間も１段当り
約２．５７ｎｓとなり、出力タップ３３，３４，３５，
……の遅延時間は５．１３ｎｓ、１０．２７ｎｓ、１
５．４０ｎｓ、……となる。また、出力タップ３３，３
４，３５，……間の遅延時間をそれぞれ５ｎｓに合わせ
るには、分周比を３９４または３９５に設定すればよい
ことになる。このようにして、マイコンのプログラムに
より、遅延時間を直接かつ高精度にプログラマブル制御
できる。
で、基準発振器２８からの基準周波数が４４．１kHz の
場合、分周比Ｎ＝３８４に設定すると、リング発振器２
２の発振周波数は１６．９３４４MHz となり、ＣＭＯＳ
ゲート回路１０の１段当りの遅延時間は約２．５７ｎｓ
となる。したがって、図１のＣＭＯＳゲート縦列接続回
路１２のＣＭＯＳゲート回路１０の遅延時間も１段当り
約２．５７ｎｓとなり、出力タップ３３，３４，３５，
……の遅延時間は５．１３ｎｓ、１０．２７ｎｓ、１
５．４０ｎｓ、……となる。また、出力タップ３３，３
４，３５，……間の遅延時間をそれぞれ５ｎｓに合わせ
るには、分周比を３９４または３９５に設定すればよい
ことになる。このようにして、マイコンのプログラムに
より、遅延時間を直接かつ高精度にプログラマブル制御
できる。
【００１９】
【他の実施例】前記図１の実施例では、ＣＭＯＳゲート
縦列接続回路を１系統設けた場合について説明したが、
複数系統設けることもできる。図８がその一例で、３系
統のＣＭＯＳゲート縦列接続回路１２，６０，６２をリ
ング発振器２２と同一基板６４上に構成し、３種類の信
号を個別に信号遅延できるように構成されている。各Ｃ
ＭＯＳゲート縦列接続回路１２，６０，６２の各ＣＭＯ
Ｓゲート回路１０は、可変分周器２６の分周比Ｎによ
り、リング発振器２２の各ＣＭＯＳゲート回路１０と同
じ遅延時間に可変制御される。
縦列接続回路を１系統設けた場合について説明したが、
複数系統設けることもできる。図８がその一例で、３系
統のＣＭＯＳゲート縦列接続回路１２，６０，６２をリ
ング発振器２２と同一基板６４上に構成し、３種類の信
号を個別に信号遅延できるように構成されている。各Ｃ
ＭＯＳゲート縦列接続回路１２，６０，６２の各ＣＭＯ
Ｓゲート回路１０は、可変分周器２６の分周比Ｎによ
り、リング発振器２２の各ＣＭＯＳゲート回路１０と同
じ遅延時間に可変制御される。
【００２０】
【変更例】前記実施例ではリング発振器２２の出力信号
を可変分周したが、基準発振器２８からの基準周波数を
可変分周することでも同様に可変遅延回路を構成するこ
とができる。また、分周比はＰＬＬの応答周波数範囲内
であれば離散的な値でなくアナログ的に変化させてもよ
い。
を可変分周したが、基準発振器２８からの基準周波数を
可変分周することでも同様に可変遅延回路を構成するこ
とができる。また、分周比はＰＬＬの応答周波数範囲内
であれば離散的な値でなくアナログ的に変化させてもよ
い。
【００２１】
【発明の効果】以上説明したように、この発明によれ
ば、リング発振器の発振周波数が基準周波数に同期する
ようにリング発振器の動作電圧をＰＬＬ制御し、これに
よりリング発振器を構成するＣＭＯＳゲート回路の温度
による遅延時間の変動を抑制し、信号遅延を行なうＣＭ
ＯＳ縦列接続回路をこのリング発振器と同等の環境に置
いて、リング発振器の動作電圧に基づいてその動作電圧
を制御するようにしたので、ＣＭＯＳゲート縦列接続回
路の温度による遅延時間の変動が抑制され、遅延時間の
精度を向上させることができる。また、リング発振器、
基準発振器のうちの少くとも一方の出力側に可変分周器
を配したので、その分周比を可変制御することによりリ
ング発振器の発振周波数が可変制御され、この動作電圧
に基づいてＣＭＯＳゲート縦列接続回路の動作電圧を制
御することにより、遅延時間の精度を確保しつつ遅延時
間を可変制御することができる。
ば、リング発振器の発振周波数が基準周波数に同期する
ようにリング発振器の動作電圧をＰＬＬ制御し、これに
よりリング発振器を構成するＣＭＯＳゲート回路の温度
による遅延時間の変動を抑制し、信号遅延を行なうＣＭ
ＯＳ縦列接続回路をこのリング発振器と同等の環境に置
いて、リング発振器の動作電圧に基づいてその動作電圧
を制御するようにしたので、ＣＭＯＳゲート縦列接続回
路の温度による遅延時間の変動が抑制され、遅延時間の
精度を向上させることができる。また、リング発振器、
基準発振器のうちの少くとも一方の出力側に可変分周器
を配したので、その分周比を可変制御することによりリ
ング発振器の発振周波数が可変制御され、この動作電圧
に基づいてＣＭＯＳゲート縦列接続回路の動作電圧を制
御することにより、遅延時間の精度を確保しつつ遅延時
間を可変制御することができる。
【図１】 この発明の一実施例を示すブロック図であ
る。
る。
【図２】 ＣＭＯＳゲート回路を示す回路図である。
【図３】 図２のＣＭＯＳゲート回路における電源電圧
‐遅延時間特性を示す特性図である。
‐遅延時間特性を示す特性図である。
【図４】 図１の各ＣＭＯＳゲート回路の動作電圧制御
の具体例を示す回路図である。
の具体例を示す回路図である。
【図５】 図１の各ＣＭＯＳゲート回路の動作電圧制御
の他の具体例を示す回路図である。
の他の具体例を示す回路図である。
【図６】 図１の各ＣＭＯＳゲート回路の動作電圧制御
のさらに別の具体例を示す回路図である。
のさらに別の具体例を示す回路図である。
【図７】 図１の可変分周器２６の具体例を示すブロッ
ク図である。
ク図である。
【図８】 この発明の他の実施例を示すブロック図であ
る。
る。
１０ ＣＭＯＳゲート回路 １１，６０，６２ ＣＭＯＳゲート縦列接続回路 ２０，６４ 基板 ２２ リング発振器 ２６ 可変分周器 ２８ 基準発振器 ３０ 制御電圧発生回路（リング発振器制御手段、ＣＭ
ＯＳゲート縦列接続回路制御手段） ３２ 位相比較器
ＯＳゲート縦列接続回路制御手段） ３２ 位相比較器
Claims (1)
- 【請求項１】ＣＭＯＳゲート回路を複数段縦列接続して
構成され、二値化信号を入力して、ＣＭＯＳゲート回路
自身の信号遅延特性を利用して各段で順次遅延して出力
するＣＭＯＳゲート縦列接続回路と、 このＣＭＯＳゲート縦列接続回路と同等の環境に置かれ
たＣＭＯＳゲート回路を縦列接続しその出力を入力側に
帰還して構成されるリング発振器と、 基準周波数を安定発振する基準発振器と、 前記リング発振器および基準発振器のうちの少くとも一
方の出力側に配される可変分周器と、 少くとも一方が前記可変分周器を経た前記リング発振器
および前記基準発振器の出力を位相比較する位相比較器
と、 少くとも一方が前記可変分周器を経た前記リング発振器
および前記基準発振器の出力の位相関係が所定の状態と
なるように前記リング発振器の動作電圧を制御するリン
グ発振器制御手段と、 このリング発振器の前記動作電圧に基づいて前記ＣＭＯ
Ｓゲート縦列接続回路の動作電圧を制御するＣＭＯＳゲ
ート縦列接続回路制御手段とを具備してなる可変遅延回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50A JPH06216705A (ja) | 1993-01-12 | 1993-01-12 | 可変遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50A JPH06216705A (ja) | 1993-01-12 | 1993-01-12 | 可変遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06216705A true JPH06216705A (ja) | 1994-08-05 |
Family
ID=12001041
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50A Pending JPH06216705A (ja) | 1993-01-12 | 1993-01-12 | 可変遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06216705A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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-
1993
- 1993-01-12 JP JP50A patent/JPH06216705A/ja active Pending
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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| R150 | Certificate of patent (=grant) or registration of utility model |
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| FPAY | Renewal fee payment (prs date is renewal date of database) |
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